KR20080052524A - Trellis encoder and trellis encoding device comprising the trellis encoder - Google Patents
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Abstract
Description
본 발명은 트렐리스 인코더 및 이를 구비한 트렐리스 인코딩 장치에 대한 것으로, 보다 상세하게는, 부가기준신호가 삽입된 전송스트림을 전송하기 위한 디지털 방송 송신 시스템에서 부가기준신호를 인코딩하기 전 초기화를 수행하는 트렐리스 인코더 및 이를 구비한 트렐리스 인코딩 장치에 대한 것이다.The present invention relates to a trellis encoder and a trellis encoding apparatus having the same. More particularly, the present invention relates to a trellis encoder and a trellis encoding apparatus including the same. For a trellis encoder and a trellis encoding apparatus having the same.
전자 및 통신 기술의 발달에 힘입어, 방송 시스템 분야에서도 디지털 기술이 도입되어 디지털 방송에 대한 다양한 규격이 발표되고 있다. 이 중 하나로, 미국향 지상파 디지털 방송 시스템인 ATSC VSB 방식이 있다.With the development of electronic and communication technologies, digital technologies have been introduced in the broadcasting system field, and various standards for digital broadcasting have been published. One of them is ATSC VSB, a terrestrial digital broadcasting system for the United States.
ATSC VSB 방식은 싱글 캐리어 방식이며 312세그먼트 단위로 필드 동기신호(field sync)가 사용되고 있다. 이로 인해 열악한 채널, 특히 도플러 페이딩 채널에서 수신성능이 좋지 않다. The ATSC VSB method is a single carrier method and field sync signals are used in units of 312 segments. This results in poor reception, especially on poor channels, especially the Doppler fading channel.
도 1은 일반적인 미국향 지상파 디지털 방송 시스템으로서 ATSC DTV 규격에 따른 송수신 시스템의 구성을 나타낸 블록도이다. 도 1에 따르면, 디지털 방송 송신기는 랜덤화부(randomizer : 11), RS 인코더(Reed-Solomon encoder : 12), 인터 리버(interleaver : 13), 트렐리스 인코더(trellis encoder : 14), 먹스(MUX : 15), 변조부(modulator : 16)를 포함한다. 랜덤화부(11)는 전송 스트림을 랜덤화(randomize)하며, RS 인코더(12)는 전송 과정에서 채널 특성에 의해 발생하는 오류를 정정하기 위해 전송 스트림에 패리티 바이트를 추가하는 리드솔로몬 인코딩을 수행한다. 다음으로, 인터리버(13)는 리드솔로몬 인코딩된 데이터를 소정 패턴에 따라 섞어주는 인터리빙 작업을 수행하고, 트렐리스 인코더(14)는 인터리빙된 데이터에 대해 2/3 비율로 트렐리스 인코딩을 수행한 후 8 레벨(level) 심볼로 맵핑(mapping)을 수행하여 출력한다. 먹스(15)는 트렐리스 인코더(14)에서 출력된 전송 스트림에 필드 싱크(field Sync)와 세그먼트 싱크(Segment Sync)를 삽입하고, 변조부(16)는 먹스(15) 출력 신호에 DC 값을 부가하여 파일럿 톤을 삽입하고 VSB(Vestigial Side Bands) 변조를 수행한 후, RF 채널(Radio Frequency channel) 신호로 변환(up-converting)하여 전송한다. 1 is a block diagram showing a configuration of a transmission and reception system according to the ATSC DTV standard as a general US terrestrial digital broadcasting system. According to FIG. 1, a digital broadcast transmitter includes a
이에 따라, 변조된 송신 신호는 채널을 통하여 수신기로 수신된다. 도 1에 따르면 디지털 방송 수신기는 복조부(21), 등화부(22), 비터비 디코더(23), 디인터리버(24), RS 디코더(25), 역랜덤화부(26)를 포함한다. 복조부(demodulator : 21)는 수신된 신호에 대하여 동기를 검출하고, 복조를 수행한다. 등화부(equalizer : 22)는 복조된 신호에 대해 채널 왜곡을 보상하는 등화 작업을 수행하고, 비터비 디코더(23)는 등화된 신호에 대해 에러를 정정하고 심볼 데이터로 복호하는 작업을 수행한다. 그리고 나서, 디인터리버(24)는 디지털 방송 송신기의 인터리버(13)에 의해 분산된 데이터를 재 정렬하는 작업을 수행하고, RS 디코더(25)는 패리티에 따 라 에러를 정정하는 작업을 수행하며, 역랜덤화부(26)는 RS 디코더(25)를 통해 정정된 데이터를 역 랜덤화(derandomize)하여 MPEG-2 전송 스트림을 출력한다. 디지털 방송 송수신은 이상과 같은 방식으로 이루어진다.Accordingly, the modulated transmission signal is received at the receiver via the channel. According to FIG. 1, the digital broadcast receiver includes a
한편, 도 2는 미국향 디지털 방송(8-VSB) 시스템에서의 하나의 VSB 데이터 프레임 구성을 나타낸다. 도 2에 따르면, 1개의 프레임은 2개의 필드로 구성되며 1개의 필드는 첫번째 세그먼트인 1개의 필드 동기신호 세그먼트(field sync segment)와 312 개의 데이터 세그먼트로 구성된다. 또한, VSB 데이터 프레임에서 1개의 세그먼트는 MPEG-2 패킷 하나에 대응되며, 1개의 세그먼트는 4 심볼의 세그먼트 동기신호(segment sync)와 828 개의 데이터 심볼로 구성된다. 2 illustrates one VSB data frame configuration in a US-based digital broadcasting (8-VSB) system. According to FIG. 2, one frame consists of two fields and one field consists of one field sync segment, which is the first segment, and 312 data segments. In addition, one segment corresponds to one MPEG-2 packet in a VSB data frame, and one segment includes four symbols of segment sync and 828 data symbols.
도 2에서 동기신호인 세그먼트 동기신호와 필드 동기신호는 디지털 방송 수신기 측에서 동기 및 등화를 위해 사용된다. 즉, 필드 동기신호 및 세그먼트 동기신호는 디지털 방송 송신기 및 수신기 사이에 이미 알려진 데이터로서 수신기 측에서 등화를 수행할 때 기준 신호(Reference Signal)로서 사용된다. In FIG. 2, the segment synchronization signal and the field synchronization signal, which are synchronization signals, are used for synchronization and equalization at the digital broadcast receiver. That is, the field synchronizing signal and the segment synchronizing signal are data already known between the digital broadcast transmitter and the receiver and used as reference signals when performing equalization at the receiver side.
한편, 터보 스트림의 수신 성능을 개선시키기 위하여 듀얼 전송 스트림 내에 부가기준신호를 삽입하는 기술이 개발되고 있다. 이에 따라, 부가 기준 신호가 삽입된 듀얼 전송 스트림을 적절하게 인코딩하기 위한 기술에 대한 필요성이 대두되고 있다. 특히 이 경우에는, 트렐리스 인코더 내에 마련된 메모리들에 기저장된 값에 따라 부가기준신호의 값이 틀려질 수 있기 때문에, 부가기준신호를 처리하기에 앞서 트렐리스 인코더 내의 메모리를 적절하게 리셋시킬 수 있도록 하는 방법에 대한 필요성도 대두되고 있다. 또한, 메모리 리셋 과정에서 메모리를 강제적으로 0으 로 세팅하는 경우, 매퍼에 의해 출력되는 값이 DC 편차를 가질 수 있다는 문제점이 있어, 이를 해결할 수 있는 방법에 대한 필요성도 대두되고 있다.Meanwhile, in order to improve the reception performance of a turbo stream, a technique for inserting an additional reference signal into a dual transport stream has been developed. Accordingly, there is a need for a technique for properly encoding a dual transport stream into which an additional reference signal is inserted. In particular, in this case, since the value of the additional reference signal may be different according to values previously stored in the memories provided in the trellis encoder, the memory in the trellis encoder can be appropriately reset before processing the additional reference signal. There is also a need for ways to ensure this. In addition, when the memory is forcibly set to 0 during the memory reset process, there is a problem that a value output by the mapper may have a DC deviation, and there is a need for a method to solve this problem.
본 발명은 상술한 필요성을 충족하기 위한 것으로, 본 발명의 목적은 부가기준신호가 삽입된 전송 스트림을 트렐리스 인코딩하는 과정에서, 메모리를 적절하게 리셋시켜 부가기준신호 인식 오류를 방지할 수 있도록 하는 트렐리스 인코더 및 이를 이용한 트렐리스 인코딩 장치를 제공함에 있다.The present invention is to meet the above-mentioned needs, an object of the present invention is to properly reset the memory in the process of trellis encoding the transport stream in which the additional reference signal is inserted, to prevent the additional reference signal recognition error A trellis encoder and a trellis encoding apparatus using the same are provided.
본 발명의 다른 목적은, 메모리 리셋 과정에서 메모리들에 새로이 저장되는 값들을 적절히 조절하여, 메모리 리셋으로 인한 DC 편차 발생을 방지할 수 있는 트렐리스 인코더 및 이를 이용한 트렐리스 인코딩 장치를 제공함에 있다.Another object of the present invention is to provide a trellis encoder and a trellis encoding apparatus using the same, by appropriately adjusting values newly stored in memories during a memory reset process, thereby preventing occurrence of DC deviation due to memory reset. have.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 트렐리스 인코딩 장치는, 부가기준신호가 삽입된 전송 스트림을 각각 트렐리스 인코딩하며, 상기 부가기준신호 처리 이전 구간에서 각기 개별적인 방식으로 메모리 리셋을 수행하는 복수 개의 트렐리스 인코더 및 상기 복수 개의 트렐리스 인코더 내의 메모리에 저장된 값에 따라 상기 전송 스트림의 패리티를 보상하는 패리티 보상부를 포함한다.In order to achieve the above object, the trellis encoding apparatus according to an embodiment of the present invention performs trellis encoding of a transport stream into which an additional reference signal is inserted, and a separate method in a section before processing the additional reference signal. And a parity compensator for compensating parity of the transport stream according to a value stored in a memory in the plurality of trellis encoders.
이 경우, 상기 복수 개의 트렐리스 인코더는 제1 내지 5 타입 트렐리스 인코더 중 적어도 하나의 트렐리스 인코더를 포함하는 것이 바람직하다. In this case, the plurality of trellis encoders preferably include at least one trellis encoder among the first to fifth type trellis encoders.
상기 제1 타입 트렐리스 인코더는, 제1 내지 제3 메모리를 구비하며, 상기 부가기준신호 처리 이전 구간에 속하는 제1 신호값이 수신되는 시점에서 상기 제1 및 제3 메모리를 제로로 세팅하는 타입의 트렐리스 인코더가 될 수 있다. The first type trellis encoder includes first to third memories, and sets the first and third memories to zero when a first signal value belonging to a section before the additional reference signal processing is received. It can be a trellis encoder of the type.
즉, 상기 제1 타입 트렐리스 인코더는, 제1 내지 제3 메모리, 상기 전송 스트림 내의 신호값 및 상기 제1 메모리에 저장된 저장값 중 하나를, 외부 제어 신호에 따라 선택적으로 출력하는 제1 먹스, 상기 제1 먹스로부터 출력되는 출력값과 상기 제1 메모리에 저장된 저장값을 가산하여, 가산 결과값을 상기 제1 메모리에 저장하는 제1 가산기, 상기 전송 스트림 내의 신호값 및 상기 제2 메모리에 저장된 저장값 중 하나를, 상기 외부 제어 신호에 따라 선택적으로 출력하는 제2 먹스 및 상기 제2 먹스의 출력값과 상기 제2 메모리에 저장된 저장값을 가산하여 상기 제3 메모리에 저장하는 제2 가산기를 포함할 수 있다.That is, the first type trellis encoder is a first mux for selectively outputting one of a first to third memory, a signal value in the transport stream and a stored value stored in the first memory according to an external control signal. A first adder which adds an output value output from the first mux and a stored value stored in the first memory, and stores an addition result value in the first memory, a signal value in the transport stream, and stored in the second memory A second mux for selectively outputting one of the stored values according to the external control signal, and a second adder for adding the output value of the second mux and the stored value stored in the second memory to store the stored value in the third memory. can do.
이 경우, 상기 제1 먹스는 상기 외부 제어 신호가 리셋 신호일 때 상기 제1 메모리의 저장값을 선택하여 출력하며, 상기 제1 가산기는 상기 제1 먹스의 출력값 및 상기 제1 메모리에 저장된 저장값을 배타적 논리합하여 그 결과값을 제1 메모리에 저장할 수 있다.In this case, the first mux selects and outputs a stored value of the first memory when the external control signal is a reset signal, and the first adder outputs the output value of the first mux and the stored value stored in the first memory. The exclusive OR may store the result in the first memory.
또한, 상기 제2 먹스는 상기 외부 제어 신호가 리셋 신호일 때 상기 제2 메모리에 저장된 저장값을 선택하여 출력하며, 상기 제2 가산기는 상기 제2 먹스의 출력값 및 상기 제2 메모리에 저장된 저장값을 배타적 논리합하여 그 결과값을 제3 메모리에 저장할 수 있다. The second mux may select and output a stored value stored in the second memory when the external control signal is a reset signal, and the second adder may output an output value of the second mux and a stored value stored in the second memory. The exclusive OR may store the result in the third memory.
한편, 상기 제2 및 3 타입 트렐리스 인코더는, 제1 내지 제3 메모리를 구비 하며, 상기 부가기준신호 처리 이전 구간에 속하는 신호값 중 제1 신호값이 수신되는 시점에서는 상기 제1 메모리의 저장값을 그대로 유지시키며 제3 메모리를 제로로 세팅하고, 상기 제1 신호값에 후속되는 제2 신호값이 수신되는 시점에서, 상기 제1 메모리를 소정 값으로 세팅하면서 제2 메모리를 제로로 세팅하는 타입의 트렐리스 인코더가 될 수 있다. Meanwhile, the second and third type trellis encoders include first to third memories, and when the first signal value among the signal values belonging to the section before the additional reference signal processing is received, Set the third memory to zero while maintaining the stored value, and set the second memory to zero while setting the first memory to a predetermined value when a second signal value subsequent to the first signal value is received. It can be a trellis encoder of the type.
즉, 상기 제2 타입 트렐리스 인코더는, 제1 내지 제3 메모리, 기 설정된 고정값 및 상기 제1 메모리에 저장된 저장값 중 하나를 제1 외부 제어 신호에 따라 선택적으로 출력하는 제1 먹스, 상기 전송 스트림 내의 신호값 및 상기 제1 먹스에서 출력되는 출력값 중 하나를 제2 외부 제어 신호에 따라 선택적으로 출력하는 제2 먹스, 상기 제2 먹스로부터 출력되는 출력값과 상기 제1 메모리에 저장된 저장값을 가산하여, 가산 결과값을 상기 제1 메모리에 저장하는 제1 가산기, 상기 전송 스트림 내의 신호값 및 상기 제2 메모리에 저장된 저장값 중 하나를, 상기 제2 외부 제어 신호에 따라 선택적으로 출력하는 제3 먹스 및 상기 제3 먹스의 출력값과 상기 제2 메모리에 저장된 저장값을 가산하여 상기 제3 메모리에 저장하는 제2 가산기를 포함할 수 있다.That is, the second type trellis encoder may include a first mux for selectively outputting one of first to third memories, a predetermined fixed value, and a stored value stored in the first memory according to a first external control signal; A second mux for selectively outputting one of a signal value in the transport stream and an output value output from the first mux according to a second external control signal, an output value output from the second mux and a stored value stored in the first memory And add one of a first adder for storing an addition result in the first memory, a signal value in the transport stream, and a stored value stored in the second memory, according to the second external control signal. And a second adder configured to add a third mux, an output value of the third mux, and a stored value stored in the second memory to store in the third memory.
이 경우, 상기 제1 먹스는 상기 제1 외부제어신호에 따라 제1 리셋 구간이라고 판단되면 상기 고정값을 선택하여 출력하고, 상기 제1 리셋 구간에 후속되는 제2 리셋 구간이라고 판단되면 상기 제1 메모리의 저장값을 선택하여 출력하며, 상기 제2 먹스는 상기 제2 외부 제어 신호가 리셋신호이면 상기 전송 스트림 내의 신호값을 선택하여 출력하고, 상기 제2 외부 제어 신호가 일반 동작 신호이면 상기 제1 먹스에서 출력되는 출력값을 선택하여 출력하고, 상기 제1 가산기는 상기 제2 먹스의 출력값 및 상기 제1 메모리에 저장된 저장값을 배타적 논리합하여 그 결과값을 제1 메모리에 저장할 수 있다.In this case, when it is determined that the first mux is the first reset period according to the first external control signal, the first mux selects and outputs the fixed value, and when it is determined that the first mux is the second reset period subsequent to the first reset period, the first mux Selects and outputs a stored value of a memory; wherein the second mux selects and outputs a signal value in the transport stream if the second external control signal is a reset signal; and if the second external control signal is a general operation signal, Selecting and outputting an output value output from the first mux, the first adder may exclusively OR the output value of the second mux and the stored value stored in the first memory and store the result value in the first memory.
또한, 상기 제3 먹스는 상기 제2 외부 제어 신호가 리셋신호이면 상기 제2 메모리에 저장된 저장값을 선택하여 출력하며, 상기 제2 가산기는 상기 제3 먹스의 출력값 및 상기 제2 메모리에 저장된 저장값을 배타적 논리합하여 그 결과값을 제3 메모리에 저장할 수 있다.The third mux selects and outputs a stored value stored in the second memory when the second external control signal is a reset signal, and the second adder stores the output value of the third mux and stored in the second memory. The exclusive OR may be performed to store the result in the third memory.
한편, 상기 제3 타입 트렐리스 인코더는, 제1 내지 제3 메모리, 상기 제1 메모리에 저장된 저장값을 인버팅시킨 값 및 기 설정된 고정값 중 하나를 제1 외부 제어 신호에 따라 선택적으로 출력하는 제1 먹스, 상기 전송 스트림 내의 신호값 및 상기 제1 먹스에서 출력되는 출력값 중 하나를 제2 외부 제어 신호에 따라 선택적으로 출력하는 제2 먹스, 상기 제2 먹스로부터 출력되는 출력값과 상기 제1 메모리에 저장된 저장값을 가산하여, 가산 결과값을 상기 제1 메모리에 저장하는 제1 가산기, 상기 전송 스트림 내의 신호값 및 상기 제2 메모리에 저장된 저장값 중 하나를, 상기 제2 외부 제어 신호에 따라 선택적으로 출력하는 제3 먹스 및 상기 제3 먹스의 출력값과 상기 제2 메모리에 저장된 저장값을 가산하여 상기 제3 메모리에 저장하는 제2 가산기를 포함할 수 있다.The third type trellis encoder selectively outputs one of a first to third memory, a value inverting a stored value stored in the first memory, and a preset fixed value according to a first external control signal. A second mux for selectively outputting one of a first mux, a signal value in the transport stream and an output value output from the first mux according to a second external control signal, an output value output from the second mux and the first mux Adds a stored value stored in the memory to store the addition result in the first memory; one of a first adder for storing the added result in the first memory, a signal value in the transport stream, and a stored value stored in the second memory, to the second external control signal. A third mux selectively outputting the second mux and a second adder configured to add an output value of the third mux and a storage value stored in the second memory to store the third mux in the third memory. Can be.
여기서, 상기 제1 먹스는 상기 제1 외부제어신호에 따라 제1 리셋 구간이라고 판단되면 상기 고정값을 선택하여 출력하고, 상기 제1 리셋 구간에 후속되는 제2 리셋 구간이라고 판단되면 상기 제1 메모리의 저장값을 인버팅시킨 값을 선택하 여 출력하며, 상기 제2 먹스는 상기 제2 외부 제어 신호가 리셋신호이면 상기 전송 스트림 내의 신호값을 선택하여 출력하고, 상기 제2 외부 제어 신호가 일반 신호이면 상기 제1 먹스에서 출력되는 출력값을 선택하여 출력하고, 상기 제1 가산기는 상기 제2 먹스의 출력값 및 상기 제1 메모리에 저장된 저장값을 배타적 논리합하여 그 결과값을 제1 메모리에 저장할 수 있다. The first mux selects and outputs the fixed value when it is determined that the first mux is the first reset period according to the first external control signal, and when it is determined that the first mux is the second reset period subsequent to the first reset period, the first memory. Selects and outputs an inverted value of the stored value, and if the second external control signal is a reset signal, selects and outputs a signal value in the transport stream, and the second external control signal is general. When the signal is selected, an output value output from the first mux is selected and output, and the first adder may exclusively OR the output value of the second mux and the stored value stored in the first memory to store the result value in the first memory. have.
또한, 상기 제3 먹스는 상기 제2 외부 제어 신호가 리셋신호이면 상기 제2 메모리에 저장된 저장값을 선택하여 출력하며, 상기 제2 가산기는 상기 제3 먹스의 출력값 및 상기 제2 메모리에 저장된 저장값을 배타적 논리합하여 그 결과값을 제3 메모리에 저장할 수 있다.The third mux selects and outputs a stored value stored in the second memory when the second external control signal is a reset signal, and the second adder stores the output value of the third mux and stored in the second memory. The exclusive OR may be performed to store the result in the third memory.
한편, 상기 제4 및 5 타입 트렐리스 인코더는, 제1 내지 제3 메모리를 구비하며, 상기 부가기준신호 처리 이전 구간에 속하는 신호값 중 제1 신호값이 수신되는 시점에서는 상기 제1 메모리의 저장값을 기 설정된 제1 값으로 세팅하면서 상기 제3 메모리를 제로로 세팅하고, 상기 제1 신호값에 후속되는 제2 신호값이 수신되는 시점에서는 상기 제1 메모리의 저장값을 기 설정된 제2 값으로 세팅시키면서 상기 제2 메모리를 제로로 세팅하는 타입의 트렐리스 인코더가 될 수 있다.Meanwhile, the fourth and fifth type trellis encoders include first to third memories, and when the first signal value among the signal values belonging to the section before the additional reference signal processing is received, The third memory is set to zero while the storage value is set to the preset first value, and when the second signal value subsequent to the first signal value is received, the stored value of the first memory is set to the preset second value. It can be a trellis encoder of the type that sets the second memory to zero while setting to a value.
구체적으로는, 상기 제4 및 5타입 트렐리스 인코더는 각각, 제1 내지 제3 메모리, 상기 제1 메모리에 저장된 저장값을 인버팅한 값 및 상기 제1 메모리에 저장된 저장값 중 하나를, 제1 외부 제어 신호에 따라 선택적으로 출력하는 제1 먹스, 상기 전송 스트림 내의 신호값 및 상기 제1 먹스에서 출력되는 출력값 중 하나를, 제2 외부 제어 신호에 따라 선택적으로 출력하는 제2 먹스, 상기 제2 먹스로부터 출력되는 출력값과 상기 제1 메모리에 저장된 저장값을 가산하여, 가산 결과값을 상기 제1 메모리에 저장하는 제1 가산기, 상기 전송 스트림 내의 신호값 및 상기 제2 메모리에 저장된 저장값 중 하나를, 상기 제2 외부 제어 신호에 따라 선택적으로 출력하는 제3 먹스 및 상기 제3 먹스의 출력값과 상기 제2 메모리에 저장된 저장값을 가산하여 상기 제3 메모리에 저장하는 제2 가산기를 포함할 수 있다.Specifically, the fourth and fifth type trellis encoders may include one of a first to third memory, a value inverting a stored value stored in the first memory, and a stored value stored in the first memory, respectively. A first mux selectively outputting according to a first external control signal, a second mux selectively outputting one of a signal value in the transport stream and an output value output from the first mux, the second mux A first adder which adds an output value output from a second mux and a stored value stored in the first memory, and stores an addition result value in the first memory, a signal value in the transport stream, and a stored value stored in the second memory A third mux for selectively outputting one of the third mux and an output value of the third mux and a stored value stored in the second memory by adding one of the third mux to the third memory; It may include a second adder for storing in.
이 경우, 상기 제4 타입 트렐리스 인코더에 포함된 상기 제1 먹스는 상기 제1 외부제어신호에 따라 제1 리셋 구간이라고 판단되면 상기 제1 메모리의 저장값을 인버팅한 값을 선택하여 출력하고, 상기 제1 리셋 구간에 후속되는 제2 리셋 구간이라고 판단되면 상기 제1 메모리의 저장값을 선택하여 출력하며, 상기 제2 먹스는 상기 제2 외부 제어 신호가 리셋신호이면 상기 전송 스트림 내의 신호값을 선택하여 출력하고, 상기 제2 외부 제어 신호가 일반 신호이면 상기 제1 먹스에서 출력되는 출력값을 선택하여 출력하고, 상기 제1 가산기는 상기 제2 먹스의 출력값 및 상기 제1 메모리에 저장된 저장값을 배타적 논리합하여 그 결과값을 제1 메모리에 저장할 수 있다.In this case, when it is determined that the first mux included in the fourth type trellis encoder is the first reset period according to the first external control signal, the first mux encoder selects and outputs the value inverting the stored value of the first memory. And if it is determined that the second reset section is subsequent to the first reset section, selects and outputs a stored value of the first memory, and the second mux signal in the transport stream if the second external control signal is a reset signal. Select and output a value, and if the second external control signal is a general signal, select and output an output value output from the first mux, and the first adder stores the output value of the second mux and the value stored in the first memory. The exclusive OR may be performed to store the result in the first memory.
또한, 상기 제3 먹스는 상기 제2 외부 제어 신호가 리셋신호이면 상기 제2 메모리에 저장된 저장값을 선택하여 출력하며, 상기 제2 가산기는 상기 제3 먹스의 출력값 및 상기 제2 메모리에 저장된 저장값을 배타적 논리합하여 그 결과값을 제3 메모리에 저장할 수 있다.The third mux selects and outputs a stored value stored in the second memory when the second external control signal is a reset signal, and the second adder stores the output value of the third mux and stored in the second memory. The exclusive OR may be performed to store the result in the third memory.
한편, 상기 제5 타입 트렐리스 인코더에 속하는 상기 제1 먹스는 상기 제1 외부제어신호에 따라 제1 리셋 구간이라고 판단되면 상기 제1 메모리의 저장값을 선택하여 출력하고, 상기 제1 리셋 구간에 후속되는 제2 리셋 구간이라고 판단되면 상기 제1 메모리 저장값의 인버팅 값을 선택하여 출력하며, 상기 제2 먹스는 상기 제2 외부 제어 신호가 리셋신호이면 상기 전송 스트림 내의 신호값을 선택하여 출력하고, 상기 제2 외부 제어 신호가 일반 신호이면 상기 제1 먹스에서 출력되는 출력값을 선택하여 출력하고, 상기 제1 가산기는 상기 제2 먹스의 출력값 및 상기 제1 메모리에 저장된 저장값을 배타적 논리합하여 그 결과값을 제1 메모리에 저장할 수 있다.On the other hand, when it is determined that the first mux belonging to the fifth type trellis encoder is the first reset section according to the first external control signal, the first mux encoder selects and outputs a stored value of the first memory and the first reset section. If it is determined that the second reset period is subsequent to the inverting value of the first memory stored value is selected and outputted, the second mux selects a signal value in the transport stream if the second external control signal is a reset signal And outputs an output value output from the first mux if the second external control signal is a general signal, and the first adder exclusively ORs an output value of the second mux and a stored value stored in the first memory. The result may be stored in the first memory.
이 경우, 상기 제3 먹스는 상기 제2 외부 제어 신호가 리셋신호이면 상기 제2 메모리에 저장된 저장값을 선택하여 출력하며, 상기 제2 가산기는 상기 제3 먹스의 출력값 및 상기 제2 메모리에 저장된 저장값을 배타적 논리합하여 그 결과값을 제3 메모리에 저장할 수 있다.In this case, when the second external control signal is a reset signal, the third mux selects and outputs a stored value stored in the second memory, and the second adder is stored in the output value of the third mux and the second memory. An exclusive OR of the stored values may be stored in the third memory.
한편, 상기 패리티 보상부는, 상기 복수 개의 트렐리스 인코더 내의 메모리에 저장된 값에 대응되는 패리티를 생성하는 RS 리인코더, 상기 RS 리인코더에서 생성된 패리티를 상기 전송 스트림에 가산하여 상기 전송 스트림의 패리티를 정정하는 가산기 및, 상기 가산기에 의해 정정된 패리티를 가지는 전송 스트림을 상기 복수 개의 트렐리스 인코더로 제공하는 먹스를 포함할 수 있다. On the other hand, the parity compensation unit, the RS re-encoder for generating a parity corresponding to a value stored in the memory in the plurality of trellis encoder, the parity generated in the RS re-encoder to the transport stream by adding the parity of the transport stream And an adder for correcting the signal and providing a transport stream having the parity corrected by the adder to the plurality of trellis encoders.
또한, 본 트렐리스 인코딩 장치는, 상기 복수 개의 트렐리스 인코더에서 트렐리스 인코딩된 전송 스트림을 심볼 매핑하여 출력하는 매퍼를 더 포함할 수 있다.In addition, the trellis encoding apparatus may further include a mapper that symbolically maps and outputs trellis-encoded transport streams in the plurality of trellis encoders.
또한, 본 트렐리스 인코딩 장치는, 상기 먹스에서 제공되는 전송 스트림을 상기 복수 개의 트렐리스 인코더로 순차적으로 입력하는 스플리터 및 상기 복수 개의 트렐리스 인코더에 의해 인코딩된 값을 순차적으로 검출하여 상기 매퍼로 제공하는 인코딩 출력부를 더 포함할 수도 있다.The trellis encoding apparatus may further include a splitter for sequentially inputting a transport stream provided from the mux to the plurality of trellis encoders and sequentially detecting values encoded by the plurality of trellis encoders. It may further include an encoding output provided to the mapper.
한편, 본 발명의 일 실시 예에 따른 트렐리스 인코더는, 제1 내지 제3 메모리, 제1 외부 제어신호에 따라 선택적으로 동작하는 제1 먹스, 상기 전송 스트림 내의 소정의 제1 신호값 및 상기 제1 먹스에서 출력되는 출력값 중 하나를 제2 외부 제어 신호에 따라 선택적으로 출력하는 제2 먹스, 상기 제2 먹스로부터 출력되는 출력값과 상기 제1 메모리에 저장된 저장값을 가산하여, 가산 결과값을 상기 제1 메모리에 저장하는 제1 가산기, 상기 전송 스트림 내의 소정의 제2 신호값 및 상기 제2 메모리에 저장된 저장값 중 하나를, 상기 제2 외부 제어 신호에 따라 선택적으로 출력하는 제3 먹스 및 상기 제3 먹스의 출력값과 상기 제2 메모리에 저장된 저장값을 가산하여 상기 제3 메모리에 저장하는 제2 가산기를 포함한다.The trellis encoder according to an embodiment of the present invention may include a first to third memory, a first mux selectively operating according to a first external control signal, a predetermined first signal value in the transport stream, and A second mux for selectively outputting one of the output values output from the first mux according to a second external control signal, an output value output from the second mux and a stored value stored in the first memory; A third mux for selectively outputting one of a first adder stored in the first memory, a predetermined second signal value in the transport stream, and a stored value stored in the second memory according to the second external control signal; And a second adder configured to add the output value of the third mux and the stored value stored in the second memory to store the stored value in the third memory.
이 경우, 상기 제1 먹스는 기 설정된 고정값 및 상기 제1 메모리에 저장된 저장값 중 하나를 제1 외부 제어 신호에 따라 선택적으로 출력할 수 있다.In this case, the first mux may selectively output one of a preset fixed value and a stored value stored in the first memory according to a first external control signal.
또는, 상기 제1 먹스는, 상기 제1 메모리 저장값의 인버팅 값 및 기 설정된 고정값 중 하나를 제1 외부 제어 신호에 따라 선택적으로 출력할 수 있다.Alternatively, the first mux may selectively output one of an inverting value and a preset fixed value of the first memory stored value according to a first external control signal.
또는, 상기 제1 먹스는, 상기 제1 메모리에 저장된 저장값을 인버팅한 값 및 상기 제1 메모리에 저장된 저장값 중 하나를, 제1 외부 제어 신호에 따라 선택적으로 출력할 수도 있다. Alternatively, the first mux may selectively output one of a value inverting a stored value stored in the first memory and a stored value stored in the first memory according to a first external control signal.
이상과 같이 본원 발명에 따르면, 부가기준신호가 삽입된 전송 스트림을 전송함에 있어, 트렐리스 인코더 내의 메모리를 리셋시켜 부가기준신호가 왜곡되는 것을 방지할 수 있게 된다. 특히, 트렐리스 인코더 내의 메모리 저장값을 다양한 값으로 세팅시켜 메모리 리셋으로 인한 DC 편차를 상쇄 또는 감소시킬 수 있게 된다.As described above, according to the present invention, in transmitting the transport stream in which the additional reference signal is inserted, the memory in the trellis encoder can be reset to prevent the additional reference signal from being distorted. In particular, it is possible to offset or reduce the DC deviation due to memory reset by setting the memory stored value in the trellis encoder to various values.
이하에서, 첨부된 도면을 참조하여 본 발명에 대하여 자세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the present invention.
도 3은 본 발명의 일 실시 예에 따른 트렐리스 인코딩 장치가 적용된 디지털 방송 송신 시스템의 구성을 나타내는 블럭도이다. 도 3에 따르면, 본 디지털 방송 송신 시스템은 전송스트림 생성부(110), 랜덤화부(120), SRS 스터퍼(Supplementary Reference Singal Stuffer : 130), 리드솔로몬 인코더(140), 인터리버(150), 트렐리스 인코딩 장치(200), 송신부(160)를 포함한다.3 is a block diagram illustrating a configuration of a digital broadcast transmission system to which a trellis encoding apparatus according to an embodiment of the present invention is applied. According to FIG. 3, the digital broadcast transmission system includes a
전송스트림 생성부(110)는 수신기 측으로 전송할 전송 스트림을 생성한다. 즉, 전송 스트림 생성부(110)는 방송 촬영 장치 등과 같은 외부 모듈이나, 압축 처리 모듈(예를 들어, MPEG 2 모듈), 비디오 인코더, 오디오 인코더 등과 같은 다양한 내부 모듈로부터 데이터 패킷을 수신하여, 스트림을 구성한다. 이 경우, 전송 스트림 생성부(110)는 스트림 내의 전체 패킷 또는 일부 패킷에 적응적 필드(adaptation field)를 생성한다. 또한, 전송 스트림 생성부(110)는 일반 데이터 스트림 뿐만 아니라 터보 스트림도 각 패킷 또는 일부 패킷에 기입할 수 있다. 터보 스트림이란 소정의 압축 규격에 따라 압축하여 로버스트하게 처리한 데이터 스 트림을 의미한다. The
도 4 및 도 5는 전송 스트림의 구성을 설명하기 위한 모식도이다. 도 4에 따르면, 전송 스트림을 구성하는 하나의 패킷은 TS 헤더(Tranport Stream Header) 및 페이로드 데이터 영역으로 구분된다. 페이로드 데이터 영역 전부는 적응적 필드로 활용될 수도 있다. TS 헤더는 4 바이트로 구성된다. 도 4에 따르면, TS 헤더는 싱크 바이트, 트랜스포트 에러 인디케이터, 페이로드 스타트 인디케이터, 트랜스포트 우선순위, 패킷 ID, 트랜스포트 스크램블링 제어 필드, 적응적 필드 제어 필드, 연속성 카운터 등으로 구성될 수 있다. 한편, 페이로드 데이터 영역은 184 바이트로 구성된다.4 and 5 are schematic diagrams for explaining the configuration of the transport stream. According to FIG. 4, one packet constituting a transport stream is divided into a TS header (Tranport Stream Header) and a payload data area. All of the payload data area may be used as an adaptive field. The TS header consists of 4 bytes. According to FIG. 4, the TS header may include a sync byte, a transport error indicator, a payload start indicator, a transport priority, a packet ID, a transport scrambling control field, an adaptive field control field, a continuity counter, and the like. On the other hand, the payload data area is composed of 184 bytes.
도 5에 따르면, 전송 스트림의 일 패킷은 페이로드 데이터 영역 일부에 적응적 필드가 마련되고, 나머지 부분에 페이로드 데이터가 기입된 상태로도 구현될 수 있다. 이 경우, 적응적 필드가 n 바이트로 구현된 경우, 페이로드 데이터는 184-n 바이트로 구현된다. 적응적 필드에는 상술한 터보 스트림이 기입될 수도 있으며, 부가기준신호가 기입될 수도 있다.According to FIG. 5, one packet of a transport stream may be implemented with an adaptive field provided in a part of a payload data area and payload data written in the remaining part. In this case, if the adaptive field is implemented with n bytes, payload data is implemented with 184-n bytes. In the adaptive field, the above-described turbo stream may be written, and an additional reference signal may be written.
한편, 전송스트림 생성부(110)에서 생성된 전송 스트림은 랜덤화부(120)에 의해 랜덤화된 후, SRS 스터퍼(130)에 전달된다.Meanwhile, the transport stream generated by the
SRS 스터퍼(130)는 전송스트림에 마련된 적응적 필드에 부가기준신호를 삽입한다. 부가기준신호란 송신측과 수신측에 공통적으로 알려진 신호 패턴을 의미한다. 수신측에서는 수신된 스트림 내의 부가기준신호과 기존의 알려진 부가기준신호를 비교하여 채널 상태를 확인하고, 보상 정도를 결정할 수 있다.The SRS stuffer 130 inserts an additional reference signal into the adaptive field provided in the transport stream. The additional reference signal refers to a signal pattern commonly known to the transmitter and the receiver. The receiver may compare the additional reference signal in the received stream with an existing known additional reference signal to check the channel state and determine a compensation degree.
도 6은 적응적 필드에 부가기준신호가 삽입된 상태를 설명하기 위한 모식도이다. 도 6에서 a 패킷은 적응적 필드 중 헤더 영역을 제외한 데이터 영역 전부에 부가기준신호가 삽입된 상태이다. b 패킷은 적응적 필드의 데이터 영역에 PCR(Program Clock Reference) or OPCR(Original Program Clock Reference)와 함께 부가기준신호가 삽입된 상태이다. 그 밖에, c 내지 e패킷은 적응적 필드의 데이터 영역에 프라이빗 데이터, 확장 적응적 필드, 스플라이스 카운트 등과 함께 부가기준신호가 삽입된 경우를 나타낸다. 이와 같이, 전송 스트림 내에 마련된 적응적 필드에는 다양한 종류의 데이터가 기록될 수 있다. 이러한 데이터는 전송스트림 생성부(110) 자체에서 기입될 수 있다.6 is a schematic diagram illustrating a state in which an additional reference signal is inserted into an adaptive field. In FIG. 6, the packet a has an additional reference signal inserted in all the data areas except the header area of the adaptive field. The b-packet is a state in which an additional reference signal is inserted together with a program clock reference (PCR) or an original program clock reference (OPCR) in a data region of an adaptive field. In addition, c to e packets indicate a case in which an additional reference signal is inserted together with a private data, an extended adaptive field, a splice count, and the like in the data field of the adaptive field. As such, various types of data may be recorded in the adaptive field provided in the transport stream. Such data may be written in the transport
한편, 부가기준신호가 삽입된 전송스트림은 리드솔로몬 인코더(140)에 의해 리드솔로몬 인코딩되고, 인터리버(150)에 의해 인터리빙된다. Meanwhile, the transport stream into which the additional reference signal is inserted is Reed Solomon encoded by the Reed Solomon encoder 140 and interleaved by the
그리고 나서, 트렐리스 인코딩 장치(200)에 의해 트렐리스 인코딩 처리한다. 트렐리스 인코딩 장치(200)는 복수 개의 트렐리스 인코더를 이용하여 트렐리스 인코딩을 수행한다. 이 경우, 부가기준신호가 삽입된 영역을 처리하기 직전에, 각 트렐리스 인코더 내부에 마련된 메모리를 리셋하는 과정을 수행한다. Then, the
즉, 상술한 바와 같이 부가기준신호란 송신측과 수신측에 공통적으로 알려진 신호 패턴을 의미한다. 따라서, 송신 과정에서 부가기준신호가 틀려지면 전송 스트림 전송 채널 상태가 정상적인 경우에도 수신측에서는 채널 상태가 불량하다고 판단할 우려가 있다. 트렐리스 인코딩 장치(200)에서 부가기준신호 부분을 트렐리스 인코딩하는 경우, 자체 메모리에 이미 저장되어 있는 저장값에 의해 영향을 받을 수 있으므로, 부가기준신호 처리에 앞서 메모리를 일정값으로 리셋시키는 작업이 필요하다.That is, as described above, the additional reference signal means a signal pattern commonly known to the transmitting side and the receiving side. Therefore, if the additional reference signal is wrong in the transmission process, even if the transport stream transmission channel state is normal, there is a fear that the receiving side determines that the channel state is poor. When the
송신부(160)는 트렐리스 인코딩된 전송 스트림을 주파수 채널을 통해 송신하는 역할을 한다. 구체적으로는, 송신부(160)는 먹스(미도시), 변조부(미도시) 등을 포함할 수 있다. 먹스는 트렐리스 인코딩된 전송 스트림에 세그먼트 동기신호 및 필드 동기신호를 부가하여 멀티플렉싱한다. 변조부는 멀티플렉싱된 전송 스트림을 채널 변조하고 RF 채널 대역의 신호로 변환(Up-converting)하여 전송한다.The
도 7은 도 3의 구성요소 중 트렐리스 인코딩 장치(200)의 일 예를 나타내는 블럭도이다. 도 7에 따르면, 트렐리스 인코딩 장치(200)는 트렐리스 인코더 블럭(300) 및 패리티 보상부(400)를 포함한다.FIG. 7 is a block diagram illustrating an example of the
트렐리스 인코더 블록(300)은 복수 개의 트렐리스 인코더를 이용하여 전송스트림을 트렐리스 인코딩하는 역할을 한다. 이 경우, 트렐리스 인코더 블록(300)은 외부 제어 신호에 따라 패킷을 트렐리스 인코딩할 수 있으며, 패킷의 부가기준신호 데이터를 트렐리스 인코딩하기 직전에 메모리 리셋을 수행한다. 외부 제어 신호는 별도로 마련된 컨트롤러(미도시)로부터 제공받을 수 있다.The
패리티 보상부(400)는 트렐리스 인코더 블록(300)에서 메모리 리셋하는 과정에서 출력되는 메모리 저장값에 따라, 전송 스트림의 패리티를 보상한다. The
*도 8은 도 7의 트렐리스 인코딩 장치(200)의 구성을 좀 더 구체적으로 설명하기 위한 블럭도이다. 도 8에 따르면, 패리티 보상부(400)는 RS 리인코더(410), 가산기(420), 먹스(430)를 포함한다. 또한, 트렐리스 인코더 블럭(300)은 스플리터(310), 복수 개의 트렐리스 인코더(320-1 ~ 320-12), 인코딩 출력부(330)를 포함한다. 또한, 본 트렐리스 인코딩 장치(200)는 매퍼(500)를 더 포함한다. FIG. 8 is a block diagram illustrating the configuration of the
RS 리인코더(410)는 각 트렐리스 인코더(320-1 ~ 320-12)로부터 출력되는 메모리 저장값에 대응되는 패리티를 생성한다.The RS reencoder 410 generates parity corresponding to the memory stored values output from the trellis encoders 320-1 to 320-12.
가산기(420)는 RS 리인코더(410)에서 생성된 패리티와 외부로부터 입력되는 패킷을 가산하여, 먹스(430)로 제공한다. 여기서, 가산하는 방법은 아래와 같다.The
A) 이전 생략...101001010111001010101011AAAAA...이하 생략A) Skip previous ... 101001010111 00 1010101011AAAAA ... skip below
B) 이전 생략...000000000000010000000000BBBBB...이하 생략B) Omit previous ... 000000000000 01 0000000000BBBBB ... Omit below
C) 이전 생략...101001010111011010101011CCCCC...이하 생략C) Skip previous ... 101001010111 01 1010101011CCCCC ... skip below
A)는 외부로부터 입력되는 패킷을 의미하고, B)는 RS 리인코딩된 패킷을 의미하며, C)는 가산기(420)를 이용하여 A)와 B)를 배타적 논리합(Exclusive OR) 한 결과를 의미한다. 패킷 A)에서 밑줄 표시된 부분이 트렐리스 인코더 블록(300)으로 입력될 때, 메모리 리셋이 수행된다. 이 경우, 트렐리스 인코더 블록(300) 내부 메모리에 기 저장되어 있는 저장값이 RS 리인코더(410)로 제공되며, RS 리인코더(410)는 제공된 값에 대응되는 패리티를 생성하여 패킷 B)를 출력한다. 패킷 B) 중 밑줄 표시된 부분은 패킷 A)의 밑줄 표시된 부분에 대응되는 변경 값을 의미한다. 패킷 B)에서 밑줄 친 부분에 대응되는 패리티는 BBBBB로 재생성된 상태임을 알 수 있다. A) denotes a packet input from the outside, B) denotes an RS re-encoded packet, and C) denotes the result of exclusive OR of A) and B) using the
가산기(420)에서는 패킷 A)와 패킷 B)를 배타적 논리합(Exclusive OR)하여, 패킷 C)를 출력한다. 패킷 C)를 살피면, 최초 입력되는 패킷 A)에서 밑줄 표시된 부분이 "01"로 변경되며, 패리티 역시 AAAAA에서 CCCCC로 변경되어 있음을 알 수 있다.The
한편, 먹스(430)는 i) 입력되는 전송 스트림의 각 패킷을 트렐리스 인코딩하는 동작모드(이하 "통상모드")와, ii) 가산기(420)에 의해 가산된 패킷을 트렐리스 인코딩하는 동작모드(이하 "패리티정정모드") 중 하나로 동작할 수 있다. 먹스(430)의 동작모드는 RS 리인코더(410)로부터 수신되는 제어신호에 의해 결정된다.Meanwhile, the
통상 모드로 동작하는 경우, 먹스(430)는 입력되는 전송 스트림을 트렐리스 인코더 블록(300)으로 제공하여 준다. 반면, 패리티 정정 모드로 동작하는 경우, 가산기(420)에서 출력되는 스트림을 트렐리스 인코더 블록(300)으로 제공하여 준다.In the normal mode, the
먹스(430)는 메모리 리셋 및 패리티 보상이 완료되면, 통상 모드로 동작하여 전송 스트림을 트렐리스 인코더 블록(300)으로 제공한다. When the memory reset and parity compensation are completed, the
한편, 트렐리스 인코더 블럭(300) 내의 스플리터(310)는 먹스(430)로부터 출력되는 전송 스트림을 순차적으로 각 트렐리스 인코더(320-1 ~ 320-12)로 출력한다. 이 경우, 바이트 단위로 출력할 수 있다. On the other hand, the
각 트렐리스 인코더(320-1 ~ 320-12)는 입력되는 스트림을 트렐리스 인코딩하여 출력한다. 이 경우, 트렐리스 인코더 1부터 트렐리스 인코더 12까지 차례대로 연속적으로 선택되어 각각의 트렐리스 인코딩 값을 출력한다. 한편, 부가기준신호 가 위치한 구간의 이전 구간에서는 각 트렐리스 인코더(320-1 ~ 320-12)는 메모리 리셋을 수행한다. 이에 따라, 부가기준신호의 이전 구간에서는 메모리가 일정값으로 리셋되면서, 패리티 보상부(400)에 의해 보상된 패리티가 전송스트림에 부가되므로, 전체 패리티를 일치시킬 수 있게 된다. Each trellis encoder 320-1 to 320-12 trellis encodes an input stream and outputs the trellis-encoded stream. In this case, the
인코딩 출력부(330)는 각 트렐리스 인코더(320-1 ~ 320-12)에서 출력되는 인코딩 값을 순차적으로 검출하여, 매퍼(500)로 출력한다. The
한편, 트렐리스 인코더 블럭(300)내의 각 트렐리스 인코더(320-1 ~ 320-12)는 각기 개별적인 형태로 구성되어, 개별적인 방식으로 메모리 리셋을 수행할 수 있다. 즉, 전체 트렐리스 인코더(320-1 ~ 320-12)의 구성을 동일하게 하게 되면, 메모리 리셋 시 동일 값이 전송스트림에 포함되므로, 매핑 과정에서 (-) 또는 (+) DC 편차를 가질 수 있다. 이에 따라, 메모리 리셋을 다양한 방식으로 수행하도록 설계함으로써, 이러한 DC 편차를 상쇄 또는 감소시킬 수 있다.On the other hand, each trellis encoder (320-1 ~ 320-12) in the
즉, 전체 트렐리스 인코더(320-1 ~ 320-12)는 그 유형에 따라 제1 내지 제5 타입으로 분류될 수 있다. 트렐리스 인코더(320-1 ~ 320-12)들은 각각 세 개의 메모리, 즉, 제1 내지 제3 메모리를 구비하고 있다. 이 중 제2, 제3 메모리는 쉬프트 방식으로 연동한다. 즉, 전송스트림 신호 하나가 입력되면 제3 메모리 저장값은 제2 메모리로 쉬프트되어 저장된다. 따라서, 전체 메모리를 모두 리셋시키기 위해서는 두 개의 신호가 필요하다. 한편, 제1 메모리는 제2, 3 메모리와 별도로 리셋이 이루어진다. 따라서, 첫번째 신호가 입력되는 것만으로 제1 메모리는 리셋 가능하다. 상술한 타입 분류는 제1 메모리의 리셋 형태에 따라 분류될 수 있다. That is, all trellis encoders 320-1 to 320-12 may be classified into first to fifth types according to their types. The trellis encoders 320-1 to 320-12 each have three memories, that is, first to third memories. Among these, the second and third memories are linked in a shift manner. That is, when one transport stream signal is input, the third memory storage value is shifted to the second memory and stored. Thus, two signals are required to reset all of the memories. Meanwhile, the first memory is reset separately from the second and third memories. Therefore, the first memory can be reset only by inputting the first signal. The above-described type classification may be classified according to the reset type of the first memory.
즉, 제1 타입 트렐리스 인코더는, 제1 리셋 구간에서 제1 및 제3 메모리를 모두 제로로 세팅하고, 제2 리셋 구간에서 제2 메모리까지 제로로 세팅하는 타입의 트렐리스 인코더를 의미한다. 제1 리셋 구간이란 부가기준신호 처리 이전 구간에 속하는 제1 신호값이 수신되는 시점을 의미하며, 제2 리셋 구간이란 제1 신호값에 후속되는 제2 신호값이 수신되는 시점을 의미한다. That is, the first type trellis encoder refers to a trellis encoder of a type that sets both the first and third memories to zero in the first reset period and zeros to the second memory in the second reset period. do. The first reset period refers to a point in time at which a first signal value belonging to a section before the additional reference signal processing is received, and the second reset section refers to a point in time at which a second signal value subsequent to the first signal value is received.
다음, 제2 및 3 타입 트렐리스 인코더는, 제1 리셋 구간에서는 제1 메모리의 저장값을 현 상태 그대로 유지하면서 제3 메모리를 제로로 세팅하고, 제1 리셋 구간에 후속되는 제2 리셋 구간에서는 제1 메모리의 저장값을 소정 값으로 세팅하면서 제2 메모리를 제로로 세팅하는 타입의 트렐리스 인코더를 의미한다. 여기서, 소정 값이란 0 또는 1이 될 수 있다. 즉, 제2 타입 트렐리스 인코더는 제2 리셋 구간에서 제1 메모리를 0으로 세팅시키는 타입이고, 제3 타입 트렐리스 인코더는 제2 리셋 구간에서 제1 메모리를 1로 세팅시키는 타입이다.Next, in the first reset section, the second and third type trellis encoders set the third memory to zero while maintaining the stored value of the first memory in the current state, and the second reset section following the first reset section. Denotes a trellis encoder of setting the second memory to zero while setting the stored value of the first memory to a predetermined value. Here, the predetermined value may be 0 or 1. That is, the second type trellis encoder is a type for setting the first memory to 0 in the second reset period, and the third type trellis encoder is a type for setting the first memory to 1 in the second reset period.
다음, 제4 및 5 타입 트렐리스 인코더는, 제1 리셋 구간에서 제1 메모리의 저장값을 소정의 제1 값으로 세팅하면서 제3 메모리를 제로로 세팅하고, 제2 리셋 구간에서는 제1 메모리의 저장값을 소정의 제2 값으로 세팅시키면서 제2 메모리를 제로로 세팅하는 타입의 트렐리스 인코더를 의미한다. 구체적으로는 제4 타입 트렐리스 인코더는 제1 리셋 구간에서 제1 메모리를 1로 세팅시키고 제2 리셋 구간에서 제1 메모리를 0으로 세팅시키며, 제5 타입 트렐리스 인코더는 제1 리셋 구간에서 제1 메모리를 0으로 세팅시키고, 제2 리셋 구간에서 제1 메모리를 1로 세팅시키는 타입이다. Next, the fourth and fifth type trellis encoders set the third memory to zero while setting the stored value of the first memory to the predetermined first value in the first reset period, and the first memory in the second reset period. It means a trellis encoder of the type to set the second memory to zero while setting the stored value of to a predetermined second value. Specifically, the fourth type trellis encoder sets the first memory to 1 in the first reset period and the first memory to 0 in the second reset period, and the fifth type trellis encoder sets the first reset period. In this case, the first memory is set to 0, and the first memory is set to 1 in the second reset period.
도 9는 제1 타입 트렐리스 인코더의 구성을 설명하기 위한 모식도이다. 도 9에 따르면, 제1 타입 트렐리스 인코더는 제1 메모리(S2), 제2 메모리(S1), 제3 메모리(S0), 제1 가산기(610), 제2 가산기(620), 제1 먹스(630), 제2 먹스(640)를 포함한다.9 is a schematic diagram for explaining the configuration of a first type trellis encoder. According to FIG. 9, a first type trellis encoder includes a first memory S2, a second memory S1, a third memory S0, a
메모리 리셋 작업은 외부 제어 신호에 따라 결정된다. 구체적으로는, 제1 및 제2 먹스(630, 640)에는 제어 신호 0 또는 1이 입력될 수 있으며, 이 중 제어 신호 1이 리셋 신호로 사용되고, 제어 신호 0이 일반 동작 신호로 사용될 수 있다. The memory reset operation is determined by an external control signal. Specifically, the
제1 먹스(630)는 외부제어신호에 따라 제1 메모리(S2)에 저장된 값 및 전송 스트림내의 신호값(X1) 중 하나를 선택적으로 출력한다. 구체적으로는, 리셋 신호(즉, 제어 신호 = 1)가 입력되었을 때는 제1 메모리(S2)에 저장된 값을 출력하고, 일반 동작 신호(즉, 제어 신호 = 0)이 입력되었을 때는 X1을 출력한다. X1이란 전송 스트림 내에서 부가기준신호 이전 구간에 마련된 신호값을 의미한다.The
제1 먹스(630)의 출력값은 제1 가산기(610)로 제공된다. 제1 가산기(610)는 제1 먹스(630)의 출력값과, 제1 메모리(S2) 저장값을 가산한다. 가산된 결과값은 Z2로서 출력되면서, 동시에 제1 메모리(S2)에 저장된다. The output value of the
제어 신호 1이 입력되었을 경우, 제1 먹스(630)는 제1 메모리(S2) 저장값을 선택하여 출력하므로, 제1 가산기(610)의 두 입력 값은 동일하게 된다. 제1 가산기(610)가 배타적 논리합을 수행하게 되면, 그 결과값은 0이 된다. 따라서, 제1 메모리(S2)에는 제로로 세팅된다. When the
이 경우, 기존에 제1 메모리(S2)에 저장되어 있던 값 D1은 RS 리인코더(410) 로 출력된다. 이에 따라, D1은 메모리 리셋에 따른 패리티 보상 작업에 사용된다. In this case, the value D1 previously stored in the first memory S2 is output to the
한편, 제2 먹스(640)는 외부제어신호에 따라 제2 메모리(S1)에 저장된 저장값 및 전송스트림 내의 신호값(X0) 중 하나를 선택적으로 출력한다. 즉, 제2 먹스(640)는 리셋신호가 입력되었을 때는 제2 메모리(S1)에 저장된 값을 출력하고, 일반 동작 신호가 입력되었을 때는 X0를 출력한다. X0 역시 전송 스트림 내에서 부가기준신호 이전 구간에 마련된 신호값을 의미한다.Meanwhile, the
제2 먹스(640)의 출력값은 바로 Z1으로서 출력되면서, 동시에 제2 가산기(620)에도 제공된다. 또한, 제2 먹스(640)의 출력값은 D0로서 RS 리인코더(410)로 제공되어 메모리 리셋에 따른 패리티 보상 작업에 사용된다. 제2 메모리 (S1)에 저장된 값은 제2 가산기(620)에도 직접 제공된다. 제2 가산기(620) 역시 배타적 논리합 연산을 수행하므로, 리셋신호가 입력되었을 때는 그 결과값이 0이 된다. 제2 가산기(620)의 연산 결과값은 그대로 제3 메모리(S0)에 저장되므로, 제3 메모리(S0)는 0으로 초기화된다. 이와 동시에, 기존에 제3 메모리(S0)에 저장되어 있던 값은 제2 메모리(S1)로 쉬프트된다. 또한, 기존에 제3 메모리(S0)에 저장되어 있던 값은 Z0로서 출력된다. 결과적으로, 최초 리셋 신호가 입력되었을 때는 제1, 3 메모리(S2, S0)가 각각 제로로 세팅된다.The output value of the
이러한 상태에서 다시 리셋 신호가 입력되면 제2 메모리(S1)에는 제3 메모리(S0)에 저장된 값, 즉, 0이 쉬프트된다. 이에 따라, 제2 메모리(S1)도 초기화된다. 이와 동시에, 제2 먹스(640)는 현재의 제2 메모리(S1)에 저장된 값(즉, 초기화 이전에 제3 메모리(S0)에 저장되어 있던 값)이 D0값으로 출력된다. When the reset signal is input again in this state, a value stored in the third memory S0, that is, 0, is shifted to the second memory S1. As a result, the second memory S1 is also initialized. At the same time, the
한편, 초기화 구간이 아닌 경우, 제1 및 제2 먹스(630, 640)로 출력된다. 이에 따라, X1, X0가 각각 선택되어 트렐리스 인코딩이 진행된다. On the other hand, if it is not the initialization period, it is output to the first and second mux (630, 640). Accordingly, X1 and X0 are respectively selected to perform trellis encoding.
상술한 바와 같이 트렐리스 인코더 내에는 세 개의 메모리(S0, S1, S2)가 포함되어 쉬프트 방식으로 연동되므로, 이들을 모두 리셋시키기 위해서는 제어 신호 2 심볼이 요구된다. 그리고, 전체 3개의 메모리(S0, S1, S2)를 이용해 만들 수 있는 D1, D0 조합은 8가지(000, 111, 001, 010, 100, 110, 101, 011)가 존재한다. As described above, since the three memories SO, S1, and S2 are included in the trellis encoder and interlocked in the shift method, two symbols of the control signal are required to reset all of them. In addition, there are eight D1 and D0 combinations (000, 111, 001, 010, 100, 110, 101, and 011) that can be made using all three memories S0, S1, and S2.
제1 타입의 트렐리스 인코더의 메모리 리셋 과정은 다음 표를 통해 구체적으로 설명할 수 있다.The memory reset process of the trellis encoder of the first type may be described in detail with the following table.
표 1에서 input이란 제1 및 제2 먹스(630, 640)에서 각각 출력되어 제1 및 제2 가산기(610, 620)로 입력되는 값을 의미한다. 초기 상태(즉, t=0)에서는 외부제어신호 Cont=1이 입력되면 메모리 리셋이 개시된다. 이에 따라, 첫번째 Cont=1이 입력된 시점(t=1)에서는 제1 메모리(S2) 및 제3 메모리(S0)는 기존 저장값이 어떠한 값이든 간에 각각 0으로 세팅됨을 나타낸다. 또한, 두번째 Cont=1이 입력된 시점(t=2)에서는 제2 메모리(S1)까지 0으로 세팅됨을 나타낸다. 이와 같이, 표 1을 참고하면, 2 심볼의 외부제어신호에 의해 메모리 리셋이 이루어짐을 알 수 있다. In Table 1, input refers to values output from the first and
도 10은 제2 및 3 타입 트렐리스 인코더의 구성을 설명하기 위한 모식도이다. 도 10에 따르면, 제2 타입 트렐리스 인코더는 제1 메모리(S2), 제2 메모리(S1), 제3 메모리(S0), 제1 가산기(710), 제2 가산기(720), 제1 먹스(730), 제2 먹스(740), 제3 먹스(750)를 포함한다. 제1 내지 제3 메모리의 동작 및 기능은 도 9와 동일하므로 중복 설명은 생략한다.10 is a schematic view for explaining the configuration of the second and third type trellis encoders. According to FIG. 10, the second type trellis encoder includes a first memory S2, a second memory S1, a third memory S0, a
제1 먹스(730)는 제1 외부 제어 신호에 따라 제1 메모리(S2)에 저장된 값 및 α값 중 하나를 선택적으로 출력한다. α값은 랜덤하게 정해지는 값을 이용하거나, 임의의 고정값을 이용할수도 있다. 예를 들어, α값은 0으로 고정될 수 있다.The
제1 외부제어신호란 현재의 메모리 리셋 작업이 제1 리셋 구간인지 제2 리셋 구간인지 여부를 알려주기 위한 신호를 의미한다. 즉, 상술한 바와 같이 세 개의 메모리(S2, S1, S0)를 포함하는 경우, 전부 리셋시키기 위해서는 적어도 2 개의 제어 신호가 필요하다. The first external control signal refers to a signal for indicating whether a current memory reset operation is a first reset period or a second reset period. That is, in the case of including the three memories S2, S1, S0 as described above, at least two control signals are required to reset all of them.
구체적으로는, 제1 먹스(730)는 제1 외부제어신호가 0이면 제1 리셋구간이라고 판단하여 고정값 α를 출력하고, 제1 외부제어신호가 1이면 제1 리셋구간에 후속되는 제2 리셋구간이라고 판단하여 제1 메모리(S2)의 저장값을 선택하여 출력할 수 있다. Specifically, the
제2 먹스(740)는 제2 외부제어신호가 0, 즉, 일반 동작 신호이면 X1을 선택하여 출력하고, 제2 외부제어신호가 1, 즉, 리셋신호이면 제1 먹스(730)에서 출력되는 출력값을 선택하여 출력한다. 제1 가산기(710)는 제2 먹스(740)에서 출력되는 값과 제1 메모리(S2)에 저장된 값을 배타적 논리합하여 Z2로서 출력하며, 동시에 제1 메모리(S2)에 저장한다.The
α가 0인 상태에서 리셋신호가 입력된 경우라면, 제1 가산기(710)의 결과값은 제1 메모리(S2)의 저장값과 동일해진다. 따라서, 제1 리셋구간에서는 제1 메모리(S2)의 값은 그대로 유지된다. 한편, 제2 리셋구간에서는 제1 메모리(S2) 값이 그대로 제2 먹스(740)를 통해 제1 가산기(710)로 전달되므로, 제1 메모리(S2)가 0으로 세팅된다. When the reset signal is input in the state where α is 0, the result value of the
상술한 제1 타입 트렐리스 인코더의 경우, 제1 리셋 구간에서 제1 메모리(S2)가 0으로 세팅되는 바, 매퍼(500)에서 매핑하는 과정에서 -1, -3, -5, -7 값 중 하나로 매핑이 되게 된다. 트렐리스 인코더의 출력은 매퍼(500)를 통해 특정 DC 레벨을 가지게 되는데, 이와 같이 제1 리셋 구간부터 제1 메모리(S2)가 0으로 세팅되어 버리면, DC 레벨이 음의 값을 가질 수 있다. 하지만, 제2 타입 트렐리스 인코더의 경우, 제2 리셋 구간에서 제1 메모리(S2)가 0으로 세팅되므로, 제1 타입 트렐리스 인코더에 비해 DC 편차를 감소시킬 수 있게 된다.In the case of the above-described first type trellis encoder, the first memory S2 is set to 0 in the first reset period, and thus, -1, -3, -5, -7 in the process of mapping in the
제2 타입 트렐리스 인코더의 메모리 리셋 과정을 표로 정리하면 다음과 같다.A table of memory reset procedures of the second type trellis encoder is as follows.
표 2에 따르면 t=1인 시점에서 S2는 기 저장된 값을 그대로 유지하고 있다가, t=2인 시점에서야 0으로 세팅되는 것을 알 수 있다. According to Table 2, when t = 1, S2 maintains the pre-stored value, but only when t = 2, it is set to zero.
한편, 제2 및 제3 메모리(S1, S0)의 세팅 동작은 제1 타입 트렐리스 인코더와 동일하다. 즉, 도 10에서 제3 먹스(750) 및 제2 가산기(720)의 동작은 도 9에 도시된 제1 타입 트렐리스 인코더의 제2 먹스(640) 및 제2 가산기(620)의 동작과 동일하므로 중복 설명은 생략한다.Meanwhile, setting operations of the second and third memories S1 and S0 are the same as those of the first type trellis encoder. That is, the operation of the
한편, 도 10에서 제1 먹스(730)에서 제1 메모리(S2)의 저장값을 수신하는 부분에 인버터를 추가 구성하는 형태로 변형하여 제3 타입 트렐리스 인코더를 구현할 수도 있다. 이 경우, 제2 리셋 구간에서는 제1 메모리(S2) 저장값의 인버팅값이 출력된다. 이에 따라, 제2 리셋 구간에 제2 먹스(740)를 통해 출력되는 값은 제1 메모리(S2)의 인버팅값이 된다. 결과적으로 제1 가산기(710)에서 배타적 논리합을 수행하게 되면 제1 메모리(S2)는 1로 세팅된다. 이를 표로 정리하면 다음과 같다.Meanwhile, in FIG. 10, the third type trellis encoder may be implemented by modifying the inverter in a form in which the
표 3에 따르면, t=1인 시점에서는 제1 메모리(S2)의 저장값이 동일하게 유지되다가, t=2인 시점에서 제1 메모리(S2)가 1의 값으로 세팅되는 것을 알 수 있다. 제3 타입 트렐리스 인코더의 구성은 제1 먹스(730)의 입력단자 부분을 제외하면 도 10과 동일하므로, 이에 대한 도시는 생략한다. According to Table 3, it can be seen that the stored value of the first memory S2 remains the same at the time t = 1, and the first memory S2 is set to the
제3 타입 트렐리스 인코더는 최종적으로 제1 메모리(S2)에 세팅되는 값이 제2 타입 트렐리스 인코더와 차이가 있다. 따라서, 제2 타입 및 제3 타입 트렐리스 인코더를 적절히 조합하여 트렐리스 인코더 블럭(300)을 구현한다면, DC 편차를 상쇄 또는 감소시킬 수 있다. In the third type trellis encoder, the value finally set in the first memory S2 is different from the second type trellis encoder. Therefore, if the
도 11은 제4 및 제5 타입 트렐리스 인코더의 구성을 설명하기 위한 모식도이다. 도 11에 따르면, 제4 및 제5 타입 트렐리스 인코더는 제1 내지 제3 메모리(S2, S1, S0), 제1 가산기(810), 제2 가산기(820), 제1 먹스(830), 제2 먹스(840), 제3 먹스(850)를 포함한다. FIG. 11 is a schematic diagram for explaining the configuration of fourth and fifth type trellis encoders. FIG. According to FIG. 11, the fourth and fifth type trellis encoders include first through third memories S2, S1, and S0, a
제1 먹스(830)는 제1 외부 제어 신호에 따라 제1 메모리(S2)의 저장값 및 그 인버팅 값 중 하나를 선택적으로 출력한다. The
구체적으로는 제4 타입 트렐리스 인코더의 경우, 제1 먹스(830)는 제1 외부 제어 신호가 제1 리셋구간임을 알리는 신호이면, 제1 메모리(S2) 저장값의 인버팅값을 출력한다. 반대로 제2 리셋구간임을 알리는 신호라면, 제1 메모리(S2) 저장값을 선택하여 출력한다. 제2 먹스(840)는 제2 외부제어신호가 리셋신호이면 제1 먹스(830)의 출력값을 선택하여 출력하고, 일반 동작 신호이면 X1을 선택하여 출력한다.Specifically, in the case of the fourth type trellis encoder, the
이에 따라, 제1 리셋 구간에서는, 제1 메모리(S2)에 저장된 값의 인버팅 값과 제1 메모리(S2)의 저장값이 제1 가산기(810)에 의해 배타적 논리합되므로, 그 결과값은 항상 1이 된다. 따라서, 제1 리셋 구간에서의 Z2와 S2의 값은 언제나 1이 된다. 반대로 제2 리셋 구간에서는 Z2, S2의 값은 언제나 0이 된다. 제4 타입 트렐리스 인코더의 메모리 리셋 작업을 표로 정리하면 다음과 같다.Accordingly, in the first reset period, since the inverting value of the value stored in the first memory S2 and the stored value of the first memory S2 are exclusive ORed by the
표 4에 따르면 t=1인 시점에서는 제1 메모리(S2)의 저장값이 1로 고정되고, t=2인 시점에서는 0으로 고정되는 것을 알 수 있다.According to Table 4, it can be seen that the stored value of the first memory S2 is fixed at 1 when t = 1, and is fixed at 0 when t = 2.
한편, 제5 타입 트렐리스 인코더의 경우, 제1 먹스(830)는 제1 외부 제어 신호가 제1 리셋구간임을 알리는 신호이면, 제1 메모리(S2) 저장값을 출력한다. 반대로 제2 리셋구간임을 알리는 신호라면, 제1 메모리(S2) 저장값의 인버팅 값을 선택하여 출력한다. 제2 먹스(840)는 제2 외부제어신호가 리셋신호이면 제1 먹스(830)의 출력값을 선택하여 출력하고, 일반 동작 신호이면 X1을 선택하여 출력한다.On the other hand, in the case of the fifth type trellis encoder, the
이에 따라, 제1 리셋 구간에서는, 제1 메모리(S2)의 저장값과 제1 메모리(S2)의 저장값이 제1 가산기(810)에 의해 배타적 논리합되므로, 그 결과값은 항상 0이 된다. 따라서, 제1 리셋 구간에서의 Z2와 S2의 값은 초기 제1 메모리(S2) 저장값과 관계없이 항상 0이 된다. 반대로 제2 리셋 구간에서는 Z2, S2의 값은 항상 1이 된다. 제5 타입 트렐리스 인코더의 메모리 리셋 작업을 표로 정리하면 다음과 같다.Accordingly, in the first reset period, since the stored value of the first memory S2 and the stored value of the first memory S2 are exclusively ORed by the
제4 타입 및 제5 타입 트렐리스 인코더의 경우, 제1 외부제어신호에 따라 선택하는 값이 달라짐으로 인해 제1 메모리(S2)의 세팅값이 달라지게 된다. 따라서, 제2 및 3 타입과 마찬가지로 제4 및 5 타입 트렐리스 인코더도 적절한 개수로 조합한다면, DC 편차를 상쇄 또는 감소시킬 수 있다.In the case of the fourth type and the fifth type trellis encoders, the setting value of the first memory S2 is changed because the value selected according to the first external control signal is different. Thus, if the fourth and fifth type trellis encoders, like the second and third types, are combined in an appropriate number, the DC deviation can be canceled or reduced.
도 10 및 도 11에서 제3 먹스(750, 850)의 동작은 도 9에 도시된 제1 타입 트렐리스 인코더의 제2 먹스(640) 및 제2 가산기(620)의 동작과 동일하므로 중복 설명은 생략한다.10 and 11, the operation of the
도 12는 도 8에 적용가능한 매퍼(500)의 매핑 과정을 설명하기 위한 모식도이다. 도 12에 따르면, 매퍼(500)는 Z2, Z1, Z0의 조합에 대응되는 R값을 출력한다. 예를 들어 Z2, Z1, Z0 가 각각 0, 1, 0으로 출력된다면 매퍼(500)는 -3의 값을 출력한다. FIG. 12 is a schematic diagram for describing a mapping process of the
도 8의 트렐리스 인코더 블럭(300)은 상술한 제1 내지 제5 타입 트렐리스 인코더 중 하나의 타입에 해당하는 트렐리스 인코더 들을 포함함으로써, 매퍼(300) 출력값이 - 또는 + 값으로 편향되지 않도록 설계할 수 있다. 즉, 제1 내지 제5 타입 트렐리스 인코더를 전부 포함할 수도 있으며, 이 중 일부만을 포함하도록 구현할 수도 있다.The
도 12의 매퍼(500)에 의해 매핑이 이루어진 상태를 예를 들면 각 타입 트렐리스 인코더의 DC 편차를 산정할 수 있다. 이러한 산정은 S2, S1, S0 값의 가능한 조합이 모두 1번씩 일어난 경우를 예로 든 것이다. In the state where mapping is performed by the
먼저, 제1 타입 트렐리스 인코더에서 제1 리셋 구간에서 출력되는 Z2, Z1, Z0의 값에 대응되는 매핑 값을 전부 가산하면 -32가 된다. 다음 제2 리셋 구간에서 출력되는 Z2, Z1, Z0의 값에 대응되는 매핑 값을 전부 가산하면 -40이 된다. 따라서, 총 -72의 DC 편차가 생긴다.First, when all mapping values corresponding to the values of Z2, Z1, and Z0 output in the first reset period in the first type trellis encoder are added, -32 is obtained. If all the mapping values corresponding to the values of Z2, Z1, and Z0 output in the next reset period are added, -40 is obtained. Thus, a total of -72 DC deviations occur.
마찬가지 방식으로 제2 타입 트렐리스 인코더에 대하여 계산해보면, 제1 리셋 구간에서는 0이 되고, 제2 리셋 구간에서는 -40이 된다. 따라서 총 -40의 DC 편차가 생긴다. 제3 타입 트렐리스 인코더의 경우 +24의 DC 편차가 생기고, 제4 타입 트렐리스 인코더의 경우 -8의 DC 편차가 생기며, 제5 타입 트렐리스 인코더의 경우도 -8의 DC 편차가 생긴다. 이러한 계산 결과를 이용하여 각 타입 트렐리스 인코더의 개수를 결정할 수 있다. 예를 들어, 제3 타입 트렐리스 인코더 3개와, 제4 또는 5 타입 트렐리스 인코더 9개를 이용하여 트렐리스 인코더 블럭(300)을 구현한 경우, 산술적으로 24*3-8*9=0이 얻어지므로 DC 편차가 상쇄되었다고 볼 수 있다. Similarly, the calculation for the second type trellis encoder results in 0 in the first reset period and −40 in the second reset period. This results in a total of -40 DC deviations. In the case of the third type trellis encoder, there is a +24 DC deviation, in the case of the fourth type trellis encoder a -8 DC deviation, and in the case of the fifth type trellis encoder -8 Occurs. The number of each type trellis encoder can be determined using this calculation result. For example, when the
도 13은 부가기준신호가 삽입된 전송 스트림 구조의 일 예를 나타내는 모식도이다. 도 13에 따르면, 인터리빙에 의해 부가기준신호구간이 흩어져 있음을 알 수 있다. 또한, 각 부가기준신호 영역 이전에는 메모리 리셋을 위한 초기화 영역이 마련되고, 메모리 리셋에 따른 패리티 보상이 이루어질 경우 보상된 패리티를 기입할 영역도 마련되어 있음을 알 수 있다.13 is a schematic diagram illustrating an example of a transport stream structure in which an additional reference signal is inserted. According to FIG. 13, it can be seen that additional reference signal sections are scattered by interleaving. Also, it can be seen that an initialization area for memory reset is provided before each additional reference signal area, and an area for writing the compensated parity is provided when parity compensation is performed according to the memory reset.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어 져 서는 안될 것이다.In addition, although the preferred embodiment of the present invention has been shown and described above, the present invention is not limited to the above-described specific embodiment, the technical field to which the invention belongs without departing from the spirit of the invention claimed in the claims. Of course, various modifications can be made by those skilled in the art, and these modifications should not be individually understood from the technical spirit or the prospect of the present invention.
도 1은 종래의 디지털 방송(ATSC VSB) 송수신 시스템의 구성을 나타내는 블럭도,1 is a block diagram showing the configuration of a conventional digital broadcast (ATSC VSB) transmission and reception system;
도 2는 종래의 ATSC VSB 데이터의 프레임 구조를 나타내는 예시도,2 is an exemplary diagram illustrating a frame structure of conventional ATSC VSB data;
도 3은 본 발명의 일 실시 예에 따른 트렐리스 인코딩 장치가 적용된 디지털 방송 송신 시스템의 구성을 나타내는 블럭도,3 is a block diagram showing a configuration of a digital broadcast transmission system to which a trellis encoding apparatus according to an embodiment of the present invention is applied;
도 4 내지 도 6은 도 3의 시스템에서 처리되는 패킷 구조를 설명하기 위한 모식도,4 to 6 are schematic diagrams for explaining the packet structure processed in the system of FIG.
도 7은 본 발명의 일 실시 예에 따른 트렐리스 인코딩 장치의 구성을 나타내는 블럭도,7 is a block diagram showing the configuration of a trellis encoding apparatus according to an embodiment of the present invention;
도 8은 도 7의 트렐리스 인코딩 장치의 세부 구성을 나타내는 블럭도,8 is a block diagram showing a detailed configuration of the trellis encoding apparatus of FIG.
도 9 내지 도 11은 본 발명의 다양한 실시 예에 따른 트렐리스 인코더의 구성을 나타내는 블럭도,9 to 11 are block diagrams illustrating a configuration of a trellis encoder according to various embodiments of the present disclosure;
도 12는 도 7의 트렐리스 인코딩 장치에서 사용되는 매퍼의 처리 방식을 설명하기 위한 모식도, 그리고,12 is a schematic diagram for explaining a method of processing a mapper used in the trellis encoding apparatus of FIG. 7, and
도 13은 부가기준신호가 포함된 전송스트림 구조의 일 예를 나타내는 모식도이다.FIG. 13 is a schematic diagram illustrating an example of a transport stream structure including an additional reference signal. FIG.
* 도면 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawing
110 : 전송스트림 생성부 120 : 랜덤화부110: transport stream generation unit 120: randomization unit
130 : SRS 스터퍼 140 : 리드솔로몬 인코더130: SRS stuffer 140: Reed Solomon encoder
150 : 인터리버 200 : 트렐리스 인코딩 장치150: interleaver 200: trellis encoding device
160 : 송신부 300 : 트렐리스 인코딩 블럭160: transmitter 300: trellis encoding block
210 : RS 리인코더 220 : 가산기210: RS reencoder 220: adder
230 : 먹스 240 : 매퍼230: mux 240: mapper
310 : 스플리터 320-1 ~ 310-12 : 트렐리스인코더310: Splitter 320-1 ~ 310-12: Trellis encoder
330 : 인코딩 출력부330: encoding output unit
Claims (26)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080040088A KR101298657B1 (en) | 2008-04-29 | 2008-04-29 | Trellis encoder and trellis encoding device comprising the trellis encoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080040088A KR101298657B1 (en) | 2008-04-29 | 2008-04-29 | Trellis encoder and trellis encoding device comprising the trellis encoder |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060121554A Division KR100864722B1 (en) | 2006-12-04 | 2006-12-04 | Trellis encoder and trellis encoding device comprising the trellis encoder |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080052524A true KR20080052524A (en) | 2008-06-11 |
KR101298657B1 KR101298657B1 (en) | 2013-08-21 |
Family
ID=39807215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020080040088A KR101298657B1 (en) | 2008-04-29 | 2008-04-29 | Trellis encoder and trellis encoding device comprising the trellis encoder |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101298657B1 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100683879B1 (en) | 2004-05-06 | 2007-02-15 | 삼성전자주식회사 | Digital broadcasting transmission/reception capable of improving receiving performance and signal processing method thereof |
-
2008
- 2008-04-29 KR KR1020080040088A patent/KR101298657B1/en active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR101298657B1 (en) | 2013-08-21 |
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A107 | Divisional application of patent | ||
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