KR20080045097A - Multi chip and repairing method thereof - Google Patents

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KR20080045097A
KR20080045097A KR1020080034171A KR20080034171A KR20080045097A KR 20080045097 A KR20080045097 A KR 20080045097A KR 1020080034171 A KR1020080034171 A KR 1020080034171A KR 20080034171 A KR20080034171 A KR 20080034171A KR 20080045097 A KR20080045097 A KR 20080045097A
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memory chip
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정진국
김병윤
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삼성전자주식회사
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Abstract

A multi chip and a repairing method thereof are provided to perform test and repair operation for a memory chip in a package state. A multi chip includes a plurality of memory chips(20) and a test controller(10) controlling the plurality of memory chips in package level test. Each memory chip includes a memory core(120,220,320), a redundancy circuit(140,240,340) and a redundancy control circuit(160,260,360). The memory core has a plurality of memory cells and a plurality of redundancy cells. The redundancy circuit replaces a defective memory cell among the plurality of memory cells with one of the plurality of redundancy cells in response to a repair signal. The redundancy control circuit stores the number of the redundancy cells used in repairing, and generates the repair signal in response to a repair command. The test controller generates the repair command by checking the number of redundancy cells stored in the redundancy control circuit and then transmits the repair command to the redundancy control circuit.

Description

멀티 칩 및 그것의 리페어 방법{MULTI CHIP AND REPAIRING METHOD THEREOF}Multi-chip and its repair method {MULTI CHIP AND REPAIRING METHOD THEREOF}

본 발명은 멀티 칩에 관한 것으로, 좀 더 구체적으로 멀티 칩 및 그것의 리페어 방법에 관한 것이다.The present invention relates to multi-chip, and more particularly to a multi-chip and a repair method thereof.

근래에 스마트 폰, PDA 혹은 네비게이션 응용제품들은 저전력 기능 구현을 위하여 SiP, MCP 혹은 POP 기술을 적용한 멀티 칩들을 이용하고 있다. 이러한 멀티 칩들은 단품 제어칩과 단품 메모리 등의 2개 이상의 칩들을 스택 공정을 통하여 쌓아 올린 것이다. 이때 각각의 단품 칩들은 양품으로 선별된 것들이다. 그러나 멀티 칩은 스택 공정을 거치면서 각 칩들간의 인터페이스 상에서 일부 셀들이 타이밍, 로드 혹은 저항 등에 대하여 불량이 발생할 수 있다. Recently, smart phones, PDAs or navigation applications use multiple chips with SiP, MCP or POP technology to achieve low power capability. These multi-chips are stacked two or more chips such as a single control chip and a single memory through a stacking process. At this time, each one-piece chips are those selected as good. However, in the multi-chip stacking process, some cells may fail in timing, load, or resistance on the interface between the chips.

종래의 멀티 칩은 스택공정을 거친 후 발생한 불량에 대한 리페어 기능이 없다. 이는 메모리 가격, 로직 칩 가격, 스택 공정비용, 테스트 비용 등을 고려할 때 커다란 경제적 손실이 되고 있다.Conventional multi-chip has no repair function for defects that occur after the stacking process. This is a significant economic loss when considering memory prices, logic chip prices, stack process costs, and test costs.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적 은 리페어가 가능한 멀티 칩 및 그것의 리페어 방법을 제공하는데 있다.The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a repairable multi-chip and its repair method.

본 발명에 따른 멀티 칩의 리페어 방법은: 패키지 상태의 복수의 메모리 칩들 중에서 어느 하나의 메모리 칩을 선택하는 단계; 상기 선택된 메모리 칩을 테스트하는 단계; 상기 테스트 결과로써 상기 메모리 칩이 불량일 때, 상기 메모리 칩의 리던던시 셀의 정보에 따라 상기 메모리 칩이 리페어 가능한 지 판별하는 단계; 및 판별결과로써 상기 메모리 칩이 리페어 가능할 때, 상기 메모리 칩을 리페어하는 단계를 포함하되, 상기 리던던시 셀의 정보는 단품 상태의 상기 메모리 칩을 리페어 하는데 사용된 리던던시 셀의 개수이며, 상기 멀티 칩은 테스트 시 상기 메모리 칩의 리페어 가능 여부를 판별하고, 상기 메모리 칩의 테스트 및 리페어 동작을 제어하는 테스트 콘트롤러를 포함한다.According to an aspect of the present invention, there is provided a repair method of a multi-chip, the method including: selecting one of a plurality of memory chips in a package state; Testing the selected memory chip; When the memory chip is defective as a result of the test, determining whether the memory chip can be repaired according to information of a redundancy cell of the memory chip; And when the memory chip is repairable as a result of the determination, repairing the memory chip, wherein the information of the redundancy cell is the number of redundancy cells used to repair the memory chip in a single unit state. And a test controller for determining whether the memory chip can be repaired during a test, and controlling a test and repair operation of the memory chip.

실시예에 있어서, 상기 메모리 칩의 리페어가 가능하지 않을 때, 상기 멀티 칩을 불량 처리하는 단계를 더 포함한다.In an embodiment, the method may further include failing the multi-chip when repair of the memory chip is not possible.

실시예에 있어서, 상기 메모리 칩을 리페어 한 후에, 상기 메모리 칩을 다시 테스트하는 단계를 더 포함한다.The method may further include testing the memory chip again after repairing the memory chip.

실시예에 있어서, 상기 테스트 결과로써 상기 메모리 칩이 불량이 아닐 경우, 다른 메모리 칩에 대하여 상술된 테스트 및 리페어 동작을 수행하는 것을 특징으로 한다.In an exemplary embodiment, when the memory chip is not defective as a result of the test, the above-described test and repair operation may be performed on another memory chip.

실시예에 있어서, 상기 복수의 메모리 칩들이 모두 불량이 아닐 경우, 상기 멀티 칩을 양품 처리하는 단계를 더 포함한다.The method may further include, if the plurality of memory chips are not all defective, processing the multi-chip.

실시예에 있어서, 상기 복수의 메모리 칩들은 각각, 리페어 신호에 응답하여 불량 메모리 셀의 어드레스를 상기 리던던시 셀의 어드레스로 치환하는 리던던시 회로; 및 상기 리던던시 셀의 정보를 저장하고, 상기 리던던시 회로를 제어하기 위한 상기 리페어 신호를 생성하는 리던던시 제어회로를 포함한다.In an embodiment, the plurality of memory chips may include: a redundancy circuit for replacing an address of a bad memory cell with an address of the redundancy cell in response to a repair signal; And a redundancy control circuit that stores information of the redundancy cell and generates the repair signal for controlling the redundancy circuit.

실시예에 있어서, 상기 리던던시 회로는 복수의 퓨즈들을 포함하되, 상기 복수의 퓨즈들의 커팅을 수행함으로 상기 불량 메모리 셀의 어드레스가 상기 리던던시 셀의 어드레스로 치환되는 것을 특징으로 한다.The redundancy circuit may include a plurality of fuses, and the address of the defective memory cell is replaced with the address of the redundancy cell by cutting the plurality of fuses.

실시예에 있어서, 상기 복수의 퓨즈들의 커팅을 수행하기 위하여 이퓨즈(EFUSE) 방식이 이용되는 것을 특징으로 한다.In an exemplary embodiment, an EFUSE method may be used to cut the plurality of fuses.

실시예에 있어서, 상기 리던던시 제어회로는 단품 상태의 상기 메모리 칩을 리페어하는 데 사용된 상기 리던던시 셀의 개수를 저장하고, 상기 리던던시 셀의 개수에 따라 멀티 칩 상태의 상기 메모리 칩의 리페어 가능 여부가 판별되는 것을 특징으로 한다.In an embodiment, the redundancy control circuit may store the number of redundancy cells used to repair the memory chip in a single state, and whether the memory chip in a multi-chip state may be repaired according to the number of redundancy cells. Characterized in that it is determined.

본 발명에 따른 또 다른 멀티 칩의 리페어 방법은: 패키지 상태의 복수의 메모리 칩들 중에서 어느 하나의 메모리 칩을 선택하는 단계; 상기 선택된 메모리 칩을 테스트하는 단계; 상기 테스트 결과로써 상기 메모리 칩이 불량일 때, 상기 메모리 칩의 리던던시 셀의 정보에 따라 상기 메모리 칩이 리페어 가능한 지 판별하는 단계; 및 판별결과로써 상기 메모리 칩이 리페어 가능할 때, 상기 메모리 칩을 리페어하는 단계를 포함하되, 상기 리던던시 셀의 정보는 단품 상태의 상기 메모리 칩을 리페어 하는데 사용된 리던던시 셀의 개수이며, 상기 멀티 칩의 패키지 레벨 테스트시 상기 메모리 칩의 리페어 가능 여부를 판별하고, 상기 복수의 메모리 칩의 테스트 및 리페어 동작을 제어하는 외부의 테스트 장비가 포함되는 것을 특징으로 한다.Another multi-chip repair method according to the present invention comprises the steps of: selecting any one of the plurality of memory chips in the package state; Testing the selected memory chip; When the memory chip is defective as a result of the test, determining whether the memory chip can be repaired according to information of a redundancy cell of the memory chip; And when the memory chip is repairable as a result of the determination, repairing the memory chip, wherein the information of the redundancy cell is the number of redundancy cells used to repair the memory chip in a single product state. An external test device may be included to determine whether the memory chip can be repaired during a package level test, and to control test and repair operations of the plurality of memory chips.

본 발명에 따른 멀티 칩은: 복수의 메모리 칩들; 및 패키지 레벨 테스트시 상기 복수의 메모리 칩들을 제어하는 테스트 콘트롤러를 포함하되, 상기 복수의 메모리 칩들 각각은, 복수의 메모리 셀들 및 복수의 리던던시 셀들을 갖는 메모리 코어; 리페어 신호에 응답하여 상기 복수의 메모리 셀들 중에서 불량이 발생한 메모리 셀을 상기 복수의 리던던시 셀들 중 어느 하나의 셀로 치환하기 위한 리던던시 회로; 및 단품 상태에서 리페어하는데 사용된 상기 리던던시 셀의 개수를 저장하며, 리페어 명령에 응답하여 상기 리페어 신호를 생성하는 리던던시 제어 회로를 포함하되, 상기 테스트 콘트롤러는 상기 리던던시 제어 회로에 저장된 상기 리던던시 셀의 개수를 파악하여 상기 리페어 명령을 생성하여 상기 리던던시 제어회로에 전달하는 것을 특징으로 한다.A multichip according to the present invention comprises: a plurality of memory chips; And a test controller controlling the plurality of memory chips during a package level test, each of the plurality of memory chips comprising: a memory core having a plurality of memory cells and a plurality of redundancy cells; A redundancy circuit for replacing a defective memory cell of the plurality of memory cells with any one of the plurality of redundancy cells in response to a repair signal; And a redundancy control circuit configured to store the number of the redundancy cells used for repairing in a single unit state, and to generate the repair signal in response to a repair command, wherein the test controller includes the number of the redundancy cells stored in the redundancy control circuit. It is characterized in that to generate the repair command and to deliver to the redundancy control circuit.

실시예에 있어서, 상기 리던던시 회로는 퓨즈 컷팅을 통하여 상기 복수의 메모리 셀 중에서 불량 메모리 셀의 어드레스를 상기 리던던시 메모리 셀의 어드레스로 치환하는 것을 특징으로 한다.The redundancy circuit may be configured to replace an address of a bad memory cell with an address of the redundancy memory cell among the plurality of memory cells through fuse cutting.

실시예에 있어서, 상기 퓨즈 컷팅은 이퓨즈(EFUSE) 방식을 이용하는 것을 특징으로 한다.In some embodiments, the fuse cutting may be performed using an EFUSE method.

상술한 바와 같이 본 발명에 따른 멀티 칩은 패키지 상태의 메모리 칩에 대 한 테스트 및 리페어 동작을 수행할 수 있게 된다.As described above, the multi-chip according to the present invention can perform a test and repair operation on a memory chip in a package state.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

본 발명에 따른 멀티 칩은 단품 상태의 테스트 동작시 리던던시 셀 정보를 저장해 두었다가 패키지 상태에서 저장된 리던던시 셀 정보에 따라 메모리 칩들에 대하여 테스트 및 리페어 동작을 수행한다. 이로써, 본 발명의 멀티 칩은 패키지 상태의 메모리 칩에 대한 테스트 및 리페어 동작을 수행할 수 있게 된다. The multi-chip according to the present invention stores redundancy cell information during a test operation in a unitary state and performs test and repair operations on the memory chips according to the redundancy cell information stored in a package state. As a result, the multi-chip of the present invention can perform a test and repair operation on a memory chip in a packaged state.

도 1은 본 발명에 따른 멀티 칩(1)에 대한 실시예를 보여주고 있다. 도 1을 참조하면, 멀티 칩(1)은 테스트 콘트롤러(10) 및 메모리 칩들(20)을 포함하고 있다. 본 발명의 멀티 칩은 패키지 상태의 메모리 칩들(20)에 대한 테스트 및 리페어 동작을 수행할 수 있다. 특히, 본 발명의 메모리 칩들(20)은 리던던시 셀 정보를 저장하고 있다. 여기서 리던던시 셀 정보는 각 메모리 칩들의 단품 상태의 테스트 동작시 리던던시를 수행할 때 사용된 리던던시 셀의 개수이다. 1 shows an embodiment of a multi chip 1 according to the invention. Referring to FIG. 1, the multi chip 1 includes a test controller 10 and memory chips 20. The multi-chip of the present invention can perform a test and repair operation on the memory chips 20 in a packaged state. In particular, the memory chips 20 of the present invention store redundancy cell information. Here, the redundancy cell information is the number of redundancy cells used when performing redundancy during a test operation of a single state of each memory chip.

테스트 콘트롤러(10)는 테스터(2)로부터 테스트 신호를 전달받아 각각의 메모리칩들(20)의 테스트를 제어한다. 테스트 콘트롤러(10)는 테스터(2)가 멀티 칩(1)의 메모리 칩들(20)을 차례로 테스트하도록 제어한다. 또한 테스트 콘트롤러(10)는 각각의 메모리 칩들(20)을 테스트를 수행하고, 리페어 가능 여부를 판별 한 후, 불량 메모리 칩에 대한 리페어 동작도 수행한다. 테스트 콘트롤러(10)는 각 각의 메모리 칩들(100,200,300)을 차례로 테스트 및 리페어 동작을 수행한 후, 모든 메모리 칩들(100,200,300)에 대하여 불량이 없다고 판별되면, 멀티 칩(1)의 양품임을 나타내는 신호를 생성하여 테스터(2)에 전달한다.The test controller 10 receives a test signal from the tester 2 and controls a test of each of the memory chips 20. The test controller 10 controls the tester 2 to sequentially test the memory chips 20 of the multi chip 1. In addition, the test controller 10 performs a test on each of the memory chips 20, determines whether the repair is possible, and then performs a repair operation on the bad memory chip. After the test controller 10 sequentially tests and repairs each of the memory chips 100, 200, and 300, and if it is determined that all the memory chips 100, 200, and 300 are not defective, the test controller 10 generates a signal indicating that the multi chip 1 is good. It generates and delivers to the tester (2).

메모리 칩들(20)은 복수의 메모리 칩(100,200,300)을 스택 구조로 쌓아 놓은 구조이다. 메모리 칩들(20)은 메모리 코어들(120,220,320), 퓨즈 박스들(140,240,340) 및 퓨즈 제어 로직들(160,260,360)을 각각 포함하고 있다. 여기서 각각의 메모리 칩들(100,200,300)은 단품 테스트에서 양품으로 판정을 받은 것들이다. 여기서 메모리 칩들(100,200,300)은 단품 상태의 테스트 동작에서 양품이라고 판정을 받았지만, 스택 공정을 거치면서 불량이 날 수 있다.The memory chips 20 have a structure in which a plurality of memory chips 100, 200, and 300 are stacked in a stack structure. The memory chips 20 include memory cores 120, 220, and 320, fuse boxes 140, 240, and 340, and fuse control logics 160, 260, and 360, respectively. In this case, each of the memory chips 100, 200, and 300 is determined to be good in a unit test. Here, the memory chips 100, 200, and 300 have been determined to be good in a test operation in a single state, but may be defective during the stacking process.

메모리 코어들(120,220,320)은 복수의 메모리 셀들 및 복수의 리던던시 셀들을 포함하고 있다. 도 2는 본 발명의 메모리 칩(100)의 메모리 코어(120)을 보여주고 있다. 도 2를 참조하면, 메모리 코어(120)는 복수의 메모리 셀들(122) 및 복수의 리던던시 셀들(124)을 포함하고 있다. The memory cores 120, 220, and 320 include a plurality of memory cells and a plurality of redundancy cells. 2 shows a memory core 120 of a memory chip 100 of the present invention. Referring to FIG. 2, the memory core 120 includes a plurality of memory cells 122 and a plurality of redundancy cells 124.

퓨즈 박스들(140,240,340)은 불량 판정을 받은 메모리 셀의 어드레스를 리던던시 셀의 어드레스로 치환해 주는 퓨즈 컷팅 프로그래밍에 사용된다. 이러한 퓨즈 컷팅 프로그래밍 방식에는 과전류로 퓨즈를 녹여 끊어버리는 전기 퓨즈 방식, 레이저 빔으로 퓨즈를 태워 버리는 방식, 레이저 빔으로 접합부를 단락시키는 방식, EPPROM 메모리셀로 프로그램하는 방식 등이 있다.The fuse boxes 140, 240, and 340 are used for fuse cutting programming to replace an address of a defective memory cell with an address of a redundancy cell. Such fuse-cutting programming methods include electric fuses that melt and blow fuses due to overcurrent, burned fuses by laser beams, short circuits by laser beams, and programs by EPPROM memory cells.

퓨즈 제어 로직들(160,260,360)은 불량 메모리 셀의 어드레스를 리던던시의 셀의 어드레스로 치환하기 위한 리페어 신호(RS)를 생성하여 퓨즈 박스 들(140,240,340)에 전달한다. 퓨즈 박스들(140,240,340)은 리페어 신호(RS)에 응답하여 퓨즈를 컷팅한다. 이로서 불량 메모리 셀의 어드레스는 리던던시 셀의 어드레스로 치환된다. The fuse control logics 160, 260, and 360 generate a repair signal RS for replacing the address of the defective memory cell with the address of the redundancy cell and transmit the repair signal RS to the fuse boxes 140, 240, and 340. The fuse boxes 140, 240, and 340 cut the fuses in response to the repair signal RS. As a result, the address of the defective memory cell is replaced with the address of the redundancy cell.

멀티 칩(1)의 메모리 칩들(100,200,300)을 테스트하고 불량 셀을 검출할 경우, 퓨즈 제어 로직들(160,260,360)은 메모리 칩들(100,200,300)의 리페어가 가능한지 판별한 후에 리페어 신호(RS)를 퓨즈 박스들(140,240,340)로 전달한다. When testing the memory chips 100, 200, and 300 of the multi-chip 1 and detecting a defective cell, the fuse control logics 160, 260, and 360 determine whether repair of the memory chips 100, 200, and 300 is possible, and then repairs the repair signal RS to the fuse boxes. (140,240,340).

퓨즈 제어 로직들(160,260,360)은 단품 상태의 테스트 동작을 거친 메모리 칩들(100,200,300)에 남아있는 리던던시 개수를 파악하기 위한 카운터(도시되어 있지 않음)을 포함하고 있다. 카운터는 메모리 단품 테스트 후 리페어하면서 사용된 리던던시 셀의 개수를 카운트하고 그것을 저장하고 있다. 퓨즈 제어 로직들(160,260,360)은 카운터에 저장된 리던던시 셀의 개수를 읽어와, 멀티 칩(1)의 메모리 칩들(100,200,300)의 불량 메모리 셀의 리페어 가능 여부를 판별한다. 퓨즈 제어 로직들(160,260,360)은 메모리 칩들(100,200,300)의 리페어가 가능하지 않다면, 해당 메모리 칩을 불량처리 하는 신호를 생성하여 테스트 콘트롤러(20)로 전달한다.The fuse control logics 160, 260, and 360 include counters (not shown) for determining the number of redundancies remaining in the memory chips 100, 200, and 300 that have been subjected to a single-state test operation. The counter counts and stores the number of redundancy cells used during repair after the memory unit test. The fuse control logics 160, 260, and 360 read the number of redundancy cells stored in the counter to determine whether the defective memory cells of the memory chips 100, 200, and 300 of the multi-chip 1 can be repaired. If repair of the memory chips 100, 200, and 300 is not possible, the fuse control logics 160, 260, and 360 generate a signal for failing the memory chip and transmit the generated signal to the test controller 20.

본 발명의 멀티 칩(1)은 퓨즈 제어 로직들(160,260,360)을 구비하고 있어서 멀티 칩(1)의 메모리 칩들(100,200,300)을 테스트 및 리페어 동작을 수행할 수 있다.The multi-chip 1 of the present invention includes fuse control logics 160, 260, and 360 so that the memory chips 100, 200, and 300 of the multi-chip 1 may be tested and repaired.

도 3은 본 발명에 따른 멀티 칩(1)의 메모리 칩들(100,200,300)에 대한 리페어 방법을 보여주는 실시예이다. 3 is a diagram illustrating a repair method for memory chips 100, 200, and 300 of the multi-chip 1 according to the present invention.

S100 단계에서는 멀티 칩(1)이 불량처리되는 과정을 보여주고 있다. S200단계에서는 멀티 칩(1)의 메모리 칩들(100,200,300)을 리페어하는 과정을 보여주고 있다. S300 단계에서는 멀티 칩(1)이 양품처리되는 과정을 보여주고 있다.In step S100, the multi-chip 1 shows a process of failure processing. In operation S200, a process of repairing the memory chips 100, 200, and 300 of the multi-chip 1 is shown. In step S300 is shown a process in which the multi-chip (1) good quality.

S100 단계의 불량처리되는 과정은 다음과 같이 진행된다. S110 단계에서는 멀티 칩(1)의 메모리 칩들(20) 중에서 테스트하게 될 메모리 칩을 선택하게 된다. 테스트 콘트롤러(20)는 테스터(2)로부터 전달된 테스트 신호에 응답하여 선택된 메모리 칩(20)을 테스트한다. 여기서는 설명의 편의를 위하여, i=0일 때, 메모리 칩(100)을 테스트하고, i=1일 때 메모리 칩(200)을 테스트한다고 가정하겠다. S120 단계에서는 선택된 메모리 칩(100)에 대하여 테스트를 수행하게 된다. 여기서 테스트는 자체적으로 리페어 기능을 가진 테스트이다. 테스트는 BIRA(Built In Self Repair) 테스트일 수 있다. BIRA 테스트는 로우, 칼럼 리던던시를 가진 메모리 칩에 대해 테스트 및 리던던시 분석을 수행하고 결함이 있는 메모리 칩에 대해 리페어 정보를 출력하고 퓨즈 컷팅을 통한 리페어를 수행할 수 있다. The process of the defective process of step S100 proceeds as follows. In operation S110, the memory chip to be tested is selected from among the memory chips 20 of the multi-chip 1. The test controller 20 tests the selected memory chip 20 in response to the test signal transmitted from the tester 2. For convenience of description, it is assumed that the memory chip 100 is tested when i = 0 and the memory chip 200 is tested when i = 1. In operation S120, a test is performed on the selected memory chip 100. The test here is a test that has its own repair function. The test may be a BIRA (Built In Self Repair) test. The BIRA test performs test and redundancy analysis on memory chips with low and column redundancy, outputs repair information on defective memory chips, and performs repair through fuse cutting.

S130 단계에서는 테스트된 메모리 칩(100)이 불량인가를 판별한다. S140 단계에서는 메모리 칩(100)에 불량 메모리 셀이 있을 때, 메모리 칩(100)의 리페어가 가능한지를 판별한다. 퓨즈 제어 로직(160)은 단품 테스트에서 사용된 리던던시 셀의 개수를 이용하여 남아있는 리던던시 셀을 파악하고, 불량 메모리 셀의 개수와 비교하여 리페어가 가능여부를 판별한다. 리페어가 가능한다면, 퓨즈 제어 로직(160)은 리페어 신호(RS)를 생성하여, 퓨즈 블럭(140)에 전달한다. 리페어가 가능하지 않다면, 퓨즈 제어 로직(160)은 메모리 칩(100)이 불량임을 나타내는 신호 를 생성하여 테스트 콘트롤러(20)로 전달한다. S150 단계에서는 테스트 콘트롤러(20)에 전달된 메모리 칩(100)에 대한 불량임을 나타내는 신호를 전달받아 멀티 칩(1)이 불량임을 결정한다.In operation S130, it is determined whether the tested memory chip 100 is defective. In operation S140, when there is a bad memory cell in the memory chip 100, it is determined whether the memory chip 100 may be repaired. The fuse control logic 160 identifies remaining redundancy cells using the number of redundancy cells used in the unit test, and determines whether repair is possible by comparing the number of defective memory cells. If repair is possible, the fuse control logic 160 generates a repair signal RS and transmits it to the fuse block 140. If repair is not possible, the fuse control logic 160 generates a signal indicating that the memory chip 100 is defective and transmits the signal to the test controller 20. In operation S150, the multi-chip 1 is determined to be defective by receiving a signal indicating that the memory chip 100 is defective.

S200 단계의 리페어되는 과정은 다음과 같다. S210 단계에서는 리페어가 가능한 반도체 칩(100)을 리페어하게 된다. 퓨즈 박스(140)는 S140단계에서 퓨즈 제어 로직(160)으로부터 전달된 리페어 신호(RS)에 응답하여, 해당 불량 메모리 셀의 어드레스를 리던던시 셀의 어드레스로 치환하도록 퓨즈 컷팅을 수행한다. 따라서 불량 셀을 포함하고 있던 메모리 칩(100)을 리페어하게 된다. 리페어된 메모리 칩(100)은 리페어가 제대로 되었는지 확인하기 위하여 테스트를 수행하기 위해 S120단계로 되돌아간다.Repair process of step S200 is as follows. In operation S210, the repairable semiconductor chip 100 is repaired. In response to the repair signal RS transmitted from the fuse control logic 160, the fuse box 140 performs fuse cutting to replace the address of the corresponding defective memory cell with the address of the redundancy cell. Therefore, the memory chip 100 containing the defective cell is repaired. The repaired memory chip 100 returns to step S120 to perform a test to check whether the repair is performed correctly.

S300 단계의 양품처리 과정은 다음과 같다. S310 단계에서는 메모리 칩(100)이 불량이 없을 때, 모든 메모리 칩들(100,200,300)이 불량이 없는가를 판별한다. 메모리 칩(100)은 모든 메모리 칩이 아니기 때문에 다음 메모리 칩(200)을 테스트해야 한다. S320 단계에서는 i를 하나 추가하여, 다음 메모리 칩(200)이 테스트를 수행한다. 테스트 콘트롤러(20)는 메모리 칩(100)이 불량이 없는 것을 확인한 후, 다음 메모리 칩(200)을 테스트하기 위하여 제어 신호를 메모리 칩(200)에 전달한다. 테스트 콘트롤러(20)는 메모리 칩(200)에 대하여 메모리 칩(100)을 테스트하고 리페어 하였던 동일한 과정을 수행한다. S330 단계에서는 멀티 칩(1)의 모든 메모리 칩들(100,200,300)들이 불량이 없음이 확인되면, 멀티 칩(1)을 양품처리한다.Good quality treatment process of step S300 is as follows. In operation S310, when the memory chip 100 is not defective, it is determined whether all the memory chips 100, 200, and 300 are not defective. Since the memory chip 100 is not all memory chips, the next memory chip 200 should be tested. In operation S320, by adding one i, the next memory chip 200 performs a test. After the test controller 20 confirms that the memory chip 100 is free of defects, the test controller 20 transmits a control signal to the memory chip 200 to test the next memory chip 200. The test controller 20 performs the same process of testing and repairing the memory chip 100 with respect to the memory chip 200. In step S330, when all the memory chips 100, 200, and 300 of the multi-chip 1 are confirmed to have no defects, the multi-chip 1 is processed in good quality.

도 4는 본 발명의 퓨즈박스(140) 및 퓨즈 제어 블럭(160)의 또 다른 실시예 를 보여주고 있다. 도 4를 참조하면, 퓨즈 박스(140)는 제 1 퓨즈 박스(142)와 제 2 퓨즈 박스(144)를 포함하고 있다. 제 1 퓨즈 박스(142)는 단품 상태에서 메모리 칩(100)을 테스트하고 리페어하는데 사용되는 퓨즈들을 포함하고 있다. 제 2 퓨즈 박스(144)는 멀티 칩 상태에서 메모리 칩(100)을 테스트하고 리페어하는데 사용되는 퓨즈들을 포함하고 있다.4 shows another embodiment of the fuse box 140 and the fuse control block 160 of the present invention. Referring to FIG. 4, the fuse box 140 includes a first fuse box 142 and a second fuse box 144. The first fuse box 142 includes fuses used to test and repair the memory chip 100 in a single state. The second fuse box 144 includes fuses used to test and repair the memory chip 100 in a multi-chip state.

퓨즈 제어 블럭(160)은 단품 테스트일 때, 리페어 신호(SRS)를 생성하여 제 1 퓨즈 박스(142)에 전달한다. 한편, 멀티 칩 상태에서 메모리 칩(100)을 테스트를 할 때, 퓨즈 제어 블럭(160)은 테스트 콘트롤러(20)로부터 테스트 신호를 전달받아 리페어 신호(MRS)를 생성하여 제 2 퓨즈 박스(144)에 전달한다.When the fuse control block 160 is a unit test, the fuse control block 160 generates a repair signal SRS and transmits the repair signal SRS to the first fuse box 142. On the other hand, when testing the memory chip 100 in a multi-chip state, the fuse control block 160 receives the test signal from the test controller 20 to generate a repair signal (MRS) to the second fuse box 144 To pass on.

도 4에서 메모리칩(100)의 구성에 대하여 설명하였다. 한편 멀티 칩(1)의 내의 다른 메모리칩들(200,300)도 도 4의 메모리칩(100)과 동일한 구성을 갖는다.In FIG. 4, the configuration of the memory chip 100 has been described. Meanwhile, other memory chips 200 and 300 in the multi chip 1 may have the same configuration as the memory chip 100 of FIG. 4.

도 5는 도 4에 도시된 메모리칩들로 이루어진 멀티 칩(1)에서 메모리칩들(100,200,300)의 리페어 방법을 보여주고 있다. 도 5를 참조하면, 메모칩들(100,200,300)의 리페어 방법은 S400의 불량처리 과정과 S500의 양품처리 과정을 포함하고 있다.FIG. 5 illustrates a repair method of the memory chips 100, 200, and 300 in the multi chip 1 having the memory chips shown in FIG. 4. Referring to FIG. 5, the repair method of the memo chips 100, 200, and 300 includes a defect processing process of S400 and a non-defective process of S500.

S400의 불량처리 과정은 다음과 같다. S410 단계에서는 테스터(2)의 테스트 신호에 응답하여, 테스트 콘트롤러(20)는 메모리칩들(100,200,300)중 메모리칩(100)을 선택한다. S420 단계에서는 S410 단계에서 선택된 메모리칩(100)에 대한 테스트를 수행한다. 테스트 콘트롤러(20)는 테스트 신호에 응답하여, 메모리칩(100)을에 대한 테스트를 수행한다.The failure process of S400 is as follows. In operation S410, in response to the test signal of the tester 2, the test controller 20 selects the memory chip 100 among the memory chips 100, 200, and 300. In operation S420, a test is performed on the memory chip 100 selected in operation S410. The test controller 20 performs a test on the memory chip 100 in response to the test signal.

S430 단계에서는 메모리칩(100)이 불량인가를 확인한다. 테스트 콘트롤러(20)는 S420 단계에서 테스트한 메모리칩(100)에 불량셀이 있는가를 체크한다. 불량셀이 있다면, 리페어 명령을 생성하여 퓨즈 제어 블럭(160)에 전달한다. S440 단계에서는 불량셀이 존재하는 메모리칩(100)에 대한 리페어를 수행한다. 퓨즈 제어 블럭(160)는 테스트 콘트롤러(20)로부터 전달된 리페어 명령을 입력받아, 리페어 신호(MRS)를 생성하여 퓨즈 박스(140)내의 제 2 퓨즈 박스(144)에 전달한다. 여기서 제 2 퓨즈 박스(144)는 멀티 칩용 퓨즈 박스이다. 제 2 퓨즈 박스(144)는 리페어 신호(MRS)에 응답하여, 불량 메모리 셀의 어드레스를 리던던시 메모리 셀 어드레스로 치환하도록 퓨즈 컷팅을 수행한다.In operation S430, it is checked whether the memory chip 100 is defective. The test controller 20 checks whether there are defective cells in the memory chip 100 tested in operation S420. If there is a bad cell, a repair command is generated and transmitted to the fuse control block 160. In operation S440, a repair of the memory chip 100 in which the defective cell exists is performed. The fuse control block 160 receives a repair command transmitted from the test controller 20, generates a repair signal MRS, and transmits the repair signal to the second fuse box 144 in the fuse box 140. The second fuse box 144 is a fuse box for a multi chip. In response to the repair signal MRS, the second fuse box 144 performs fuse cutting to replace an address of a bad memory cell with a redundancy memory cell address.

S450 단계에서는 S440단계에서 리페어된 메모리칩(100)에 대한 테스트를 재실시하여 불량인가를 확인한다. S460 단계에서는 메모리칩(100)의 불량이 리페어가 가능한가를 확인한다. 테스트 콘트롤러(20)는 리페어된 메모리칩(100)의 불량을 확인하면, 테스트 신호를 퓨즈 제어 블럭(160)에 전달한다. 퓨즈 제어 블럭(160)은 테스트 신호에 응답하여, 리던던시 셀의 개수와 불량셀의 개수를 비교하여 리페어가 가능한지를 결정한다. 리페어가 가능하면, 퓨즈 제어 블럭(160)는 리페어 신호(MRS)를 퓨즈박스(140)의 제 2 퓨즈박스(144)에 전달하여 S440 단계를 다시 수행한다. 리페어가 불가능하면, 퓨즈 제어 블럭(160)은 메모리칩(100)의 불량을 결정하는 신호를 생성하여 테스트 콘트롤러(20)에 전달한다. S470 단계에서는 리페어가 불가능한 메모리칩(100)에 대한 불량처리를 결정한다. 테스트 콘트롤러(20)는 퓨즈 제어 블럭(160)으로부터 전달된 불량신호에 응답하여 멀티 칩(1)의 불량을 결정하 는 신호를 생성하여 테스터(2)에 전달한다.In operation S450, the test on the memory chip 100 repaired in operation S440 may be repeated to confirm whether the defect is defective. In operation S460, whether the defect of the memory chip 100 may be repaired may be checked. When the test controller 20 determines that the repaired memory chip 100 is defective, the test controller 20 transmits a test signal to the fuse control block 160. In response to the test signal, the fuse control block 160 compares the number of redundant cells with the number of defective cells to determine whether repair is possible. If repair is possible, the fuse control block 160 transfers the repair signal MRS to the second fuse box 144 of the fuse box 140 to perform step S440 again. If repair is impossible, the fuse control block 160 generates a signal for determining a failure of the memory chip 100 and transmits the signal to the test controller 20. In operation S470, the defect processing on the memory chip 100, which cannot be repaired, is determined. The test controller 20 generates a signal for determining the failure of the multi chip 1 in response to the failure signal transmitted from the fuse control block 160 and transmits the signal to the tester 2.

S500 단계의 양품처리 과정은 다음과 같다. S510 단계에서는 불량이 아닌 메모리칩들(100,200,300)들이 모든 메모리칩인가를 판별한다. 테스트 콘트롤러(20)는 S430 단계와 S460 단계의 메모리칩(100)이 모든 메모리칩인가를 확인한다. 모든 메모리칩이 아니라면, 다음 메모리칩(200)을 테스트하기 위하여, 메모리칩(200)에 테스트 신호를 전달한다. S520 단계에서는 테스트 콘트롤러(20)가 다음 메모리칩(200)을 테스트하기 위하여 i를 하나 증가시켜 S420 단계의 메모리칩(200)을 테스트하게 된다. S530 단계에서는 모든 메모리칩이라면, 테스트 콘트롤러(20)는 멀티 칩(1)이 양품임을 결정하는 신호를 생성하여 테스터(2)로 전달한다.Good quality processing of step S500 is as follows. In operation S510, it is determined whether the memory chips 100, 200, and 300 that are not defective are all memory chips. The test controller 20 checks whether the memory chips 100 of steps S430 and S460 are all memory chips. If not all of the memory chip, in order to test the next memory chip 200, and transmits a test signal to the memory chip 200. In step S520, the test controller 20 tests the memory chip 200 in step S420 by increasing i by one to test the next memory chip 200. In step S530, if all of the memory chips, the test controller 20 generates a signal to determine that the multi-chip (1) is good and delivers to the tester (2).

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.

도 1은 본 발명에 따른 리페어가 가능한 멀티 칩에 대한 실시예를 보여주고 있다.1 shows an embodiment of a repairable multi-chip according to the present invention.

도 2는 본 발명에 따른 메모리 칩의 메모리 코어를 보여주고 있다.2 shows a memory core of a memory chip according to the present invention.

도 3은 본 발명에 따른 멀티 칩의 메모리 칩들에 대한 리페어 방법을 보여주는 실시예이다. 3 is a diagram illustrating a repairing method for memory chips of a multi-chip according to the present invention.

도 4은 본 발명의 퓨즈박스의 또 다른 실시예를 보여주고 있다. Figure 4 shows another embodiment of the fuse box of the present invention.

도 5는 도 4에 도시된 메모리칩들로 이루어진 멀티 칩에서 메모리칩들의 리페어 방법을 보여주고 있다.FIG. 5 illustrates a method of repairing memory chips in a multi-chip consisting of the memory chips shown in FIG. 4.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

휴대용 단말기: 1 테스터: 2Handheld Terminal: 1 Tester: 2

메모리칩: 100,200,300 테스트 콘트롤러: 20Memory chip: 100,200,300 Test controller: 20

메모리 셀: 122 리던던시 셀: 124Memory cells: 122 Redundancy cells: 124

메모리 코어: 120,220,320 퓨즈 박스: 140,240,340Memory Core: 120,220,320 Fuse Box: 140,240,340

퓨즈 제어 블럭: 160,260,360 Fuse Control Blocks: 160,260,360

제 1 퓨즈 박스: 142 제 2 퓨즈 박스: 144First fuse box: 142 Second fuse box: 144

Claims (13)

멀티 칩의 리페어 방법에 있어서:In the multi chip repair method: 패키지 상태의 복수의 메모리 칩들 중에서 어느 하나의 메모리 칩을 선택하는 단계;Selecting one memory chip from among a plurality of memory chips in a package state; 상기 선택된 메모리 칩을 테스트하는 단계;Testing the selected memory chip; 상기 테스트 결과로써 상기 메모리 칩이 불량일 때, 상기 메모리 칩의 리던던시 셀의 정보에 따라 상기 메모리 칩이 리페어 가능한 지 판별하는 단계; 및When the memory chip is defective as a result of the test, determining whether the memory chip can be repaired according to information of a redundancy cell of the memory chip; And 판별결과로써 상기 메모리 칩이 리페어 가능할 때, 상기 메모리 칩을 리페어하는 단계를 포함하되,Repairing the memory chip when the memory chip is repairable as a result of the determination; 상기 리던던시 셀의 정보는 단품 상태의 상기 메모리 칩을 리페어 하는데 사용된 리던던시 셀의 개수이며,The information of the redundancy cells is the number of redundancy cells used to repair the memory chip in a single unit state. 상기 멀티 칩은 테스트 시 상기 메모리 칩의 리페어 가능 여부를 판별하고, 상기 메모리 칩의 테스트 및 리페어 동작을 제어하는 테스트 콘트롤러를 포함하는 리페어 방법.The multi-chip repair method includes a test controller to determine whether the memory chip can be repaired during a test, and to control a test and repair operation of the memory chip. 제 1 항에 있어서,The method of claim 1, 상기 메모리 칩의 리페어가 가능하지 않을 때, 상기 멀티 칩을 불량 처리하는 단계를 더 포함하는 리페어 방법.Repairing the memory chip when the repair of the memory chip is not possible. 제 1 항에 있어서,The method of claim 1, 상기 메모리 칩을 리페어 한 후에, 상기 메모리 칩을 다시 테스트하는 단계를 더 포함하는 리페어 방법.After repairing the memory chip, testing the memory chip again. 제 3 항에 있어서,The method of claim 3, wherein 상기 테스트 결과로써 상기 메모리 칩이 불량이 아닐 경우, 다른 메모리 칩에 대하여 상술된 테스트 및 리페어 동작을 수행하는 것을 특징으로 하는 리페어 방법.And if the memory chip is not defective as a result of the test, performing the above-described test and repair operation on another memory chip. 제 4 항에 있어서,The method of claim 4, wherein 상기 복수의 메모리 칩들이 모두 불량이 아닐 경우, 상기 멀티 칩을 양품 처리하는 단계를 더 포함하는 리페어 방법.And if the plurality of memory chips are not all defective, manufacturing the multi-chip. 제 1 항에 있어서,The method of claim 1, 상기 복수의 메모리 칩들은 각각,Each of the plurality of memory chips, 리페어 신호에 응답하여 불량 메모리 셀의 어드레스를 상기 리던던시 셀의 어드레스로 치환하는 리던던시 회로; 및A redundancy circuit for replacing an address of a bad memory cell with an address of the redundancy cell in response to a repair signal; And 상기 리던던시 셀의 정보를 저장하고, 상기 리던던시 회로를 제어하기 위한 상기 리페어 신호를 생성하는 리던던시 제어회로를 포함하는 리페어 방법.And a redundancy control circuit for storing information of the redundancy cell and generating the repair signal for controlling the redundancy circuit. 제 6 항에 있어서,The method of claim 6, 상기 리던던시 회로는 복수의 퓨즈들을 포함하되,The redundancy circuit includes a plurality of fuses, 상기 복수의 퓨즈들의 커팅을 수행함으로 상기 불량 메모리 셀의 어드레스가 상기 리던던시 셀의 어드레스로 치환되는 것을 특징으로 하는 리페어 방법.And the address of the defective memory cell is replaced with the address of the redundancy cell by performing the cutting of the plurality of fuses. 제 7 항에 있어서,The method of claim 7, wherein 상기 복수의 퓨즈들의 커팅을 수행하기 위하여 이퓨즈(EFUSE) 방식이 이용되는 것을 특징으로 하는 리페어 방법.The repair method, characterized in that the EFUSE method is used to perform the cutting of the plurality of fuses. 제 8 항에 있어서,The method of claim 8, 상기 리던던시 제어회로는 단품 상태의 상기 메모리 칩을 리페어하는 데 사용된 상기 리던던시 셀의 개수를 저장하고, 상기 리던던시 셀의 개수에 따라 멀티 칩 상태의 상기 메모리 칩의 리페어 가능 여부가 판별되는 것을 특징으로 하는 리페어 방법.The redundancy control circuit stores the number of the redundancy cells used to repair the memory chip in a unitary state, and determines whether the memory chip in the multi-chip state can be repaired according to the number of the redundancy cells. How to repair. 멀티 칩의 리페어 방법에 있어서:In the multi chip repair method: 패키지 상태의 복수의 메모리 칩들 중에서 어느 하나의 메모리 칩을 선택하는 단계;Selecting one memory chip from among a plurality of memory chips in a package state; 상기 선택된 메모리 칩을 테스트하는 단계;Testing the selected memory chip; 상기 테스트 결과로써 상기 메모리 칩이 불량일 때, 상기 메모리 칩의 리던 던시 셀의 정보에 따라 상기 메모리 칩이 리페어 가능한 지 판별하는 단계; 및When the memory chip is defective as a result of the test, determining whether the memory chip can be repaired according to information of a redundancy cell of the memory chip; And 판별결과로써 상기 메모리 칩이 리페어 가능할 때, 상기 메모리 칩을 리페어하는 단계를 포함하되,Repairing the memory chip when the memory chip is repairable as a result of the determination; 상기 리던던시 셀의 정보는 단품 상태의 상기 메모리 칩을 리페어 하는데 사용된 리던던시 셀의 개수이며,The information of the redundancy cells is the number of redundancy cells used to repair the memory chip in a single unit state. 상기 멀티 칩의 패키지 레벨 테스트시 상기 메모리 칩의 리페어 가능 여부를 판별하고, 상기 복수의 메모리 칩의 테스트 및 리페어 동작을 제어하는 외부의 테스트 장비가 포함되는 것을 특징으로 하는 리페어 방법.The repair method according to claim 1, wherein the repair chip includes a test device for determining whether the memory chip can be repaired and controlling the test and repair operations of the plurality of memory chips. 복수의 메모리 칩들; 및A plurality of memory chips; And 패키지 레벨 테스트시 상기 복수의 메모리 칩들을 제어하는 테스트 콘트롤러를 포함하되,A test controller for controlling the plurality of memory chips in the package level test, 상기 복수의 메모리 칩들 각각은,Each of the plurality of memory chips, 복수의 메모리 셀들 및 복수의 리던던시 셀들을 갖는 메모리 코어;A memory core having a plurality of memory cells and a plurality of redundancy cells; 리페어 신호에 응답하여 상기 복수의 메모리 셀들 중에서 불량이 발생한 메모리 셀을 상기 복수의 리던던시 셀들 중 어느 하나의 셀로 치환하기 위한 리던던시 회로; 및A redundancy circuit for replacing a defective memory cell of the plurality of memory cells with any one of the plurality of redundancy cells in response to a repair signal; And 단품 상태에서 리페어하는데 사용된 상기 리던던시 셀의 개수를 저장하며, 리페어 명령에 응답하여 상기 리페어 신호를 생성하는 리던던시 제어 회로를 포함하되,A redundancy control circuit for storing the number of the redundancy cells used for repairing in a single product state and generating the repair signal in response to a repair command; 상기 테스트 콘트롤러는 상기 리던던시 제어 회로에 저장된 상기 리던던시 셀의 개수를 파악하여 상기 리페어 명령을 생성하여 상기 리던던시 제어회로에 전달하는 것을 특징으로 하는 멀티 칩.The test controller may determine the number of the redundancy cells stored in the redundancy control circuit, generate the repair command, and transmit the repair command to the redundancy control circuit. 제 11 항에 있어서,The method of claim 11, 상기 리던던시 회로는 퓨즈 컷팅을 통하여 상기 복수의 메모리 셀 중에서 불량 메모리 셀의 어드레스를 상기 리던던시 메모리 셀의 어드레스로 치환하는 것을 특징으로 하는 멀티 칩.And wherein the redundancy circuit replaces an address of a bad memory cell among the plurality of memory cells with an address of the redundancy memory cell through fuse cutting. 제 12 항에 있어서,The method of claim 12, 상기 퓨즈 컷팅은 이퓨즈(EFUSE) 방식을 이용하는 것을 특징으로 하는 멀티 칩.The fuse cutting is a multi-chip, characterized in that using the Euse (EFUSE) method.
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KR20190121585A (en) * 2018-04-18 2019-10-28 에스케이하이닉스 주식회사 Test circuit for memory and memory module including the test circuit
KR102408165B1 (en) * 2021-10-01 2022-06-13 (주)케이테크놀로지 Repair analysis apparatus of tester for semiconductor device, method for repair analysis and tester for semiconductor device

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