KR20080043579A - Circuit and method for controlling pre-amble in semiconductor memory apparatus - Google Patents

Circuit and method for controlling pre-amble in semiconductor memory apparatus Download PDF

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Abstract

A circuit and a method for controlling pre-amble in a semiconductor memory device are provided to monitor failure cause of the pre-amble region of a data output strobe signal, by setting a test mode of delaying a rising clock or a falling clock or delaying a pre-amble instruction signal. A first test part(10) delays an input clock according to enabling of a first test signal. A signal output part(20) outputs a pre-amble control signal by assembling an output signal of the test part and a pre-amble instruction signal. The first test part delays the input clock and then transmits the delayed input signal to the signal output part if the first test signal is enabled, and transmits the input clock to the signal output part directly if the first test signal is disabled. The first test part includes a first pass gate(PG1) receiving the input clock as being turned on if the first test signal is enabled, a second pass gate(PG2) receiving the input clock as being turned on if the first test signal is disabled, and a delay unit(DLY) delaying an output signal of the first pass gate.

Description

반도체 메모리 장치의 프리앰블 제어 회로 및 방법{Circuit and Method for Controlling Pre-amble in Semiconductor Memory Apparatus}Circuit and Method for Controlling Pre-amble in Semiconductor Memory Apparatus

도 1은 종래의 기술에 따른 반도체 메모리 장치의 프리앰블 제어 회로의 구성도,1 is a configuration diagram of a preamble control circuit of a semiconductor memory device according to the prior art;

도 2는 도 1에 도시한 프리앰블 제어 회로의 동작을 설명하기 위한 타이밍도,2 is a timing diagram for explaining the operation of the preamble control circuit shown in FIG. 1;

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프리앰블 제어 회로의 구성도,3 is a configuration diagram of a preamble control circuit of a semiconductor memory device according to an embodiment of the present invention;

도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프리앰블 제어 회로의 구성도이다.4 is a configuration diagram of a preamble control circuit of a semiconductor memory device according to another embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

10 : 테스트부 20 : 신호 출력부10: test unit 20: signal output unit

본 발명은 반도체 메모리 장치의 프리앰블(Pre-amble) 제어 회로 및 방법에 관한 것으로, 보다 상세하게는 테스트를 통해 데이터 출력 스트로브 신호의 프리앰 블 영역을 모니터링 할 수 있도록 하는 반도체 메모리 장치의 프리앰블 제어 회로 및 방법에 관한 것이다.The present invention relates to a preamble control circuit and a method of a semiconductor memory device, and more particularly, to a preamble control circuit of a semiconductor memory device for monitoring a preamble area of a data output strobe signal through a test. And to a method.

일반적으로 반도체 메모리 장치는 복수 개의 데이터 출력 드라이버(DQ)와 복수 개의 데이터 출력 스트로브 신호 드라이버(DQS)를 구비하여 데이터 출력 동작을 수행한다. 이 때 상기 데이터 출력 드라이버는 데이터 출력 클럭 제너레이터로부터 라이징 데이터 출력 클럭 및 폴링 데이터 출력 클럭을 전달 받아 이에 각각의 데이터를 동기시키는 동작을 수행한다. 여기에서, 상기 라이징 데이터 출력 클럭은 DLL 회로에서 출력된 DLL 클럭의 라이징 에지 타임에 하이 레벨의 전위를 갖는 라이징 클럭과 출력 인에이블 신호 제너레이터에서 생성된 라이징 출력 인에이블 신호를 이용하여 생성한 것이고, 상기 폴링 데이터 출력 클럭은 DLL 회로에서 출력된 DLL 클럭의 폴링 에지 타임에 하이 레벨의 전위를 갖는 폴링 클럭과 출력 인에이블 신호 제너레이터에서 생성된 폴링 출력 인에이블 신호를 이용하여 생성한 것이다.In general, a semiconductor memory device includes a plurality of data output drivers DQ and a plurality of data output strobe signal drivers DQS to perform a data output operation. At this time, the data output driver receives the rising data output clock and the falling data output clock from the data output clock generator and synchronizes the respective data. Here, the rising data output clock is generated using a rising clock having a high level potential and a rising output enable signal generated by an output enable signal generator at the rising edge time of the DLL clock output from the DLL circuit. The polling data output clock is generated by using a polling clock having a high level potential at a polling edge time of the DLL clock output from the DLL circuit and a polling output enable signal generated by an output enable signal generator.

상기 데이터 출력 스트로브 신호 드라이버는 데이터 출력 스트로브 신호를 생성하여 상기 데이터 출력 드라이버에서 생성된 데이터를 출력하는 기능을 수행한다. 이 때 상기 데이터 출력 스트로브 신호에는 데이터 출력을 위한 클럭의 역할을 하는 부분 외에 프리앰블 영역과 포스트 앰블 영역이 포함된다. 여기에서 상기 프리앰블 영역은 데이터를 수신하는 리시버에게 한 클럭 뒤 데이터가 출력됨을 알리는 기능을 하고, 상기 포스트앰블 영역은 데이터 출력이 완료되었음을 알리는 기능을 한다. 따라서 상기 프리앰블 영역이 제대로 생성되지 않으면, 리시버가 타이밍에 맞게 데이터를 받을 준비를 하지 못하여 데이터 출력 동작시의 오동작이 발생할 수 있게 된다. 이처럼 데이터 출력 스트로브 신호의 프리앰블 영역을 제어하기 위해 상기 데이터 출력 스트로브 신호 드라이버는 프리앰블 제어 회로를 구비하여, 데이터 출력 한 클럭 이전에 데이터 출력 스트로브 신호의 전위를 로우 레벨로 하강시키도록 한다.The data output strobe signal driver generates a data output strobe signal and outputs data generated by the data output driver. In this case, the data output strobe signal includes a preamble area and a postamble area in addition to a part serving as a clock for data output. Herein, the preamble area informs the receiver receiving the data that the data is output one clock later, and the postamble area informs the completion of the data output. Therefore, if the preamble region is not properly generated, the receiver may not prepare to receive data in a timely manner, thereby causing a malfunction in the data output operation. In order to control the preamble area of the data output strobe signal as described above, the data output strobe signal driver includes a preamble control circuit so as to lower the potential of the data output strobe signal to a low level before the data output clock.

이하, 종래의 기술에 따른 프리앰블 제어 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.Hereinafter, the preamble control circuit according to the related art will be described with reference to FIGS. 1 and 2.

도 1은 종래의 기술에 따른 반도체 메모리 장치의 프리앰블 제어 회로의 구성도로서, 라이징 출력 클럭에 동기되는 데이터를 출력하기 위한 데이터 출력 스트로브 신호를 생성하는 데이터 출력 스트로브 신호 드라이버에 구비되는 프리앰블 제어 회로를 예로 들어 나타낸 것이다. 폴링 출력 클럭에 동기되는 데이터를 출력하기 위한 데이터 출력 스트로브 신호를 생성하는 데이터 출력 스트로브 신호 드라이버에 구비되는 프리앰블 제어 회로 또한 같은 형태로 구현된다.1 is a configuration diagram of a preamble control circuit of a semiconductor memory device according to a related art, and includes a preamble control circuit included in a data output strobe signal driver for generating a data output strobe signal for outputting data synchronized with a rising output clock. It is shown as an example. The preamble control circuit included in the data output strobe signal driver for generating a data output strobe signal for outputting data synchronized with the polling output clock is also implemented in the same form.

도시한 바와 같이, 종래의 기술에 따른 반도체 메모리 장치의 프리앰블 제어 회로는 라이징 클럭(rclk)과 프리앰블 지시 신호(papnt)를 입력 받아 프리앰블 제어 신호(pacont)를 생성하는 낸드게이트(ND)로 구성된다.As illustrated, the preamble control circuit of the semiconductor memory device according to the related art is configured of a NAND gate ND which receives a rising clock rclk and a preamble indication signal papnt and generates a preamble control signal pacont. .

상기 낸드게이트(ND)는 상기 라이징 클럭(rclk)과 상기 프리앰블 지시 신호(papnt)의 공통의 하이 레벨(High Level) 구간을 추출하여 이를 반전시켜 상기 프리앰블 제어 신호(pacont)로서 출력하는 기능을 수행한다.The NAND gate ND extracts a common high level section of the rising clock rclk and the preamble indication signal papnt, inverts the same, and outputs the inverted signal as the preamble control signal pacont. do.

이후 데이터 출력 스트로브 신호 드라이버는 로우 펄스(Low Pulse) 형태로 발생하는 상기 프리앰블 제어 신호가 출력되면 데이터 출력 스트로브 신호의 전위를 로우 레벨(Low Level)로 하강시켜 데이터를 수신하는 리시버가 데이터 수신을 준비할 수 있도록 한다.Thereafter, when the preamble control signal generated in the form of a low pulse is output, the data output strobe signal driver lowers the potential of the data output strobe signal to a low level so that a receiver receiving data prepares for data reception. Do it.

도 2는 도 1에 도시한 프리앰블 제어 회로의 동작을 설명하기 위한 타이밍도로서, 상기 반도체 메모리 장치에 기 설정된 버스트 렝쓰(Burst Length)가 4인 것을 예로 들어 나타낸 것이다.FIG. 2 is a timing diagram for describing an operation of the preamble control circuit illustrated in FIG. 1, and illustrates an example in which a burst length of 4 is set in the semiconductor memory device.

도면에는 상기 라이징 클럭(rclk), 상기 프리앰블 지시 신호(papnt), 상기 프리앰블 제어 신호(pacont), 출력 데이터(data) 및 데이터 출력 스트로브 신호(dqs)가 도시되어 있다.The drawing shows the rising clock rclk, the preamble indication signal papnt, the preamble control signal pacont, the output data data and the data output strobe signal dqs.

도면을 통해 상기 프리앰블 제어 장치에 의해 상기 라이징 클럭(rclk)과 상기 프리앰블 지시 신호(papnt)의 공통의 하이 레벨 구간이 반전되어 상기 프리앰블 제어 신호(pacont)가 발생하는 것을 확인할 수 있다. 이처럼 상기 프리앰블 제어 신호(pacont)가 발생하면 이로부터 상기 데이터 출력 스트로브 신호(dqs)에 프리앰블 영역이 생성되며, 이로부터 한 클럭 이후에 클럭 형태로 인에이블 되는 상기 데이터 출력 스트로브 신호(dqs)에 의해 데이터의 출력 동작이 수행된다.It can be seen from the drawing that the common high level section of the rising clock rclk and the preamble indication signal papnt is inverted by the preamble control device to generate the preamble control signal pacont. As such, when the preamble control signal pacont is generated, a preamble region is generated from the data output strobe signal dqs, and the data output strobe signal dqs is enabled after the clock by one clock. The output operation of the data is performed.

이와 같이 동작하는 종래의 반도체 메모리 장치에서 상기 프리앰블 제어 신호(pacont)가 제대로 생성되지 않으면 데이터 출력 동작 또한 기 설정된 대로 수행되지 않는다. 즉, 상기 라이징 클럭(rclk)과 상기 프리앰블 지시 신호(papnt)가 정확한 타이밍에 동기되지 않으면 상술한 것과 같이 프리앰블 제어 신호(pacont)가 제대로 생성되지 않는 오동작이 발생한다. 그러나 종래의 기술로는 상기 라이징 클 럭(rclk)이 기 설정된 타이밍보다 늦게 전달되었는지 상기 프리앰블 지시 신호(papnt)가 기 설정된 타이밍보다 늦게 전달되었는지 확인할 수가 없다. 따라서 상기 프리앰블 제어 신호(pacont)의 펄스 폭이 줄어들거나, 심각한 경우 상기 프리앰블 제어 신호(pacont)가 생성되지 않는 오동작의 발생 가능성이 초래되었고, 이에 따라 반도체 메모리 장치의 데이터 출력 동작의 성능이 저하되었다.In the conventional semiconductor memory device operating as described above, if the preamble control signal pacont is not properly generated, the data output operation may not be performed as preset. That is, when the rising clock rclk and the preamble indication signal papnt are not synchronized at the correct timing, a malfunction occurs in which the preamble control signal pacont is not properly generated as described above. However, according to the related art, it is not possible to determine whether the rising clock rclk is transmitted later than the preset timing or whether the preamble indication signal papnt is transmitted later than the preset timing. Accordingly, the pulse width of the preamble control signal pacont is reduced or, in serious cases, a malfunction may occur in which the preamble control signal pacont is not generated. Accordingly, the performance of the data output operation of the semiconductor memory device is degraded. .

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 라이징 클럭 또는 폴링 클럭을 소정 시간 지연시키거나 프리앰블 지시 신호를 소정 시간 지연시키는 테스트 모드를 설정함으로써 데이터 출력 스트로브 신호의 프리앰블 영역의 불량 원인을 모니터링할 수 있도록 하는 반도체 메모리 장치의 프리앰블 제어 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and monitors the cause of failure of the preamble area of the data output strobe signal by setting a test mode for delaying the rising clock or the falling clock for a predetermined time or for delaying the preamble indication signal for a predetermined time. There is a technical problem to provide a preamble control circuit and method for a semiconductor memory device.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프리앰블 제어 회로는, 제 1 테스트 신호의 인에이블 여부에 따라 입력 클럭을 지연시키는 제 1 테스트부; 및 상기 테스트부의 출력 신호와 프리앰블 지시 신호를 조합하여 프리앰블 제어 신호를 출력하는 신호 출력부;를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a preamble control circuit of a semiconductor memory device, including: a first test unit configured to delay an input clock according to whether a first test signal is enabled; And a signal output unit for outputting a preamble control signal by combining the output signal of the test unit and the preamble indication signal.

또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프리앰블 제어 회로는, 테스트 신호의 인에이블 여부에 따라 프리앰블 지시 신호를 지연시키는 테스트부; 및 상기 테스트부의 출력 신호와 라이징 클럭 또는 폴링 클럭을 조합하여 프 리앰블 제어 신호를 출력하는 신호 출력부;를 포함하는 것을 특징으로 한다.In addition, the preamble control circuit of the semiconductor memory device according to another embodiment of the present invention, the test unit for delaying the preamble indication signal according to whether the test signal is enabled; And a signal output unit configured to output a preamble control signal by combining the output signal of the test unit and the rising clock or the falling clock.

그리고 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프리앰블 제어 방법은, 프리앰블 지시 신호와 라이징 클럭 또는 폴링 클럭을 조합하여 프리앰블 제어 신호를 생성하는 노멀 동작 과정; 및 상기 프리앰블 지시 신호와 지연된 상기 라이징 클럭 또는 폴링 클럭을 조합하여 상기 프리앰블 제어 신호를 생성하는 제 1 테스트 과정;을 포함하는 것을 특징으로 한다.The preamble control method of a semiconductor memory device according to an embodiment of the present invention may include a normal operation process of generating a preamble control signal by combining a preamble indication signal and a rising clock or a falling clock; And a first test process of generating the preamble control signal by combining the preamble indication signal and the delayed rising clock or falling clock.

또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프리앰블 제어 방법은, 프리앰블 지시 신호와 라이징 클럭 또는 폴링 클럭을 조합하여 프리앰블 제어 신호를 생성하는 노멀 동작 과정; 및 상기 라이징 클럭 또는 폴링 클럭과 지연된 상기 프리앰블 지시 신호를 조합하여 상기 프리앰블 제어 신호를 생성하는 테스트 과정;을 포함하는 것을 특징으로 한다.In addition, the preamble control method of a semiconductor memory device according to another embodiment of the present invention includes a normal operation process of generating a preamble control signal by combining the preamble indication signal and the rising clock or the falling clock; And a test step of generating the preamble control signal by combining the rising clock or the falling clock and the delayed preamble indication signal.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프리앰블 제어 회로의 구성도로서, 라이징 출력 클럭에 동기되는 데이터를 출력하기 위한 데이터 출력 스트로브 신호를 생성하는 데이터 출력 스트로브 신호 드라이버에 구비되는 프리앰블 제어 회로를 예로 들어 나타낸 것이다. 폴링 출력 클럭에 동기되는 데이터를 출력하기 위한 데이터 출력 스트로브 신호를 생성하는 데이터 출력 스트로브 신호 드라이버에 구비되는 프리앰블 제어 회로 또한 같은 형태로 구현된다.3 is a configuration diagram of a preamble control circuit of a semiconductor memory device according to an exemplary embodiment of the present invention, and includes a preamble provided in a data output strobe signal driver for generating a data output strobe signal for outputting data synchronized with a rising output clock. The control circuit is shown as an example. The preamble control circuit included in the data output strobe signal driver for generating a data output strobe signal for outputting data synchronized with the polling output clock is also implemented in the same form.

도시한 바와 같이, 상기 프리앰블 제어 회로는 테스트 신호(tst)의 인에이블 여부에 따라 라이징 클럭(rclk)을 지연시키는 테스트부(10) 및 상기 테스트부(10)의 출력 신호와 프리앰블 지시 신호(papnt)를 조합하여 프리앰블 제어 신호(pacont)를 출력하는 신호 출력부(20)를 포함한다.As shown, the preamble control circuit includes a test unit 10 that delays the rising clock rclk according to whether the test signal tst is enabled, an output signal of the test unit 10, and a preamble indication signal papnt. ) And a signal output unit 20 for outputting a preamble control signal pacont.

여기에서 상기 테스트부(10)는 상기 라이징 클럭(rclk)을 입력 받고 상기 테스트 신호(tst)가 인에이블 되면 턴 온(Turn On) 되는 제 1 패스게이트(PG1), 상기 라이징 클럭(rclk)을 입력 받고 상기 테스트 신호(tst)가 디스에이블 되면 턴 온 되는 제 2 패스게이트(PG2) 및 상기 제 1 패스게이트(PG1)의 출력 신호를 소정 시간 지연시키는 지연기(DLY)를 포함한다.Here, the test unit 10 receives the rising clock rclk and receives the first passgate PG1 and the rising clock rclk which are turned on when the test signal tst is enabled. And a second pass gate PG2 which is turned on when the test signal tst is inputted and a delay unit DLY that delays an output signal of the first passgate PG1 by a predetermined time.

그리고 상기 신호 출력부(20)는 상기 테스트부(10)의 출력 신호와 상기 프리앰블 지시 신호(papnt)를 입력 받아 상기 프리앰블 제어 신호(pacont)를 출력하는 낸드게이트(ND)를 포함한다.The signal output unit 20 includes a NAND gate ND receiving the output signal of the test unit 10 and the preamble indication signal papnt and outputting the preamble control signal pacont.

이와 같은 실시예에 의해 테스트 모드를 설정함으로써 상기 프리앰블 제어 신호(pacont)를 모니터링하여 상기 프리앰블 제어 신호(pacont)에 불량이 발생하면 그 원인을 추적할 수 있다.By setting the test mode according to such an embodiment, the preamble control signal pacont may be monitored to determine the cause of the failure of the preamble control signal pacont.

즉, 노멀 동작시에는 상기 프리앰블 지시 신호(papnt)와 상기 라이징 클럭(rclk)의 공통의 하이 레벨 구간을 추출하고 이를 반전시켜 상기 프리앰블 제어 신호(pacont)를 생성한다. 그리고 상기 프리앰블 제어 신호(pacont)의 불량 원인을 추적할 때에는 상기 테스트 신호(tst)를 인에이블 시켜 상기 라이징 클럭(rclk)을 소정 시간 지연시키고 상기 프리앰블 지시 신호(papnt)와 조합하여 상기 프리앰블 제어 신호(pacont)를 생성한다. 상기 라이징 클럭(rclk)에 비해 상기 프리앰블 지시 신호(papnt)의 타이밍이 늦어진 경우 이와 같은 과정을 통해 그 불량 원인을 추적할 수 있게 된다.That is, in the normal operation, the common high level section of the preamble indication signal papnt and the rising clock rclk is extracted and inverted to generate the preamble control signal pacont. When the cause of the failure of the preamble control signal pacont is traced, the test signal tst is enabled to delay the rising clock rclk for a predetermined time, and the preamble control signal is combined with the preamble indication signal papnt. Create (pacont) When the timing of the preamble indication signal papnt is slower than that of the rising clock rclk, the cause of the failure may be tracked through such a process.

도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프리앰블 제어 회로의 구성도이다.4 is a configuration diagram of a preamble control circuit of a semiconductor memory device according to another embodiment of the present invention.

도시한 바와 같이, 상기 프리앰블 제어 회로는 테스트 신호(tst)의 인에이블 여부에 따라 프리앰블 지시 신호(papnt)를 지연시키는 테스트부(10) 및 상기 테스트부(10)의 출력 신호와 라이징 클럭(rclk)을 조합하여 프리앰블 제어 신호(pacont)를 출력하는 신호 출력부(20)를 포함한다.As illustrated, the preamble control circuit includes a test unit 10 that delays the preamble indication signal papnt according to whether the test signal tst is enabled, and an output signal and a rising clock rclk of the test unit 10. ) And a signal output unit 20 for outputting a preamble control signal pacont.

여기에서 상기 테스트부(10)는 상기 프리앰블 지시 신호(papnt)를 입력 받고 상기 테스트 신호(tst)가 인에이블 되면 턴 온 되는 제 1 패스게이트(PG1), 상기 프리앰블 지시 신호(papnt)를 입력 받고 상기 테스트 신호(tst)가 디스에이블 되면 턴 온 되는 제 2 패스게이트 및 상기 제 1 패스게이트(PG1)의 출력 신호를 소정 시간 지연시키는 지연기(DLY)를 포함한다.Here, the test unit 10 receives the preamble indication signal papnt and receives the first passgate PG1 and the preamble indication signal papnt that are turned on when the test signal tst is enabled. And a second passgate turned on when the test signal tst is disabled, and a delay unit DLY for delaying the output signal of the first passgate PG1 by a predetermined time.

그리고 상기 신호 출력부(20)는 상기 테스트부(10)의 출력 신호와 상기 라이징 클럭(rclk)을 입력 받아 상기 프리앰블 제어 신호(pacont)를 출력하는 낸드게이트(ND)를 포함한다.The signal output unit 20 includes a NAND gate ND that receives the output signal of the test unit 10 and the rising clock rclk and outputs the preamble control signal pacont.

이와 같은 실시예에 의해 테스트 모드를 설정함으로써 상기 프리앰블 제어 신호(pacont)를 모니터링하여 상기 프리앰블 제어 신호(pacont)에 불량이 발생하면 그 원인을 추적할 수 있다.By setting the test mode according to such an embodiment, the preamble control signal pacont may be monitored to determine the cause of the failure of the preamble control signal pacont.

즉, 노멀 동작시에는 상기 프리앰블 지시 신호(papnt)와 상기 라이징 클럭(rclk)의 공통의 하이 레벨 구간을 추출하고 이를 반전시켜 상기 프리앰블 제어 신호(pacont)를 생성한다. 그리고 상기 프리앰블 제어 신호(pacont)의 불량 원인을 추적할 때에는 상기 테스트 신호(tst)를 인에이블 시켜 상기 프리앰블 지시 신호(papnt)를 소정 시간 지연시키고 상기 라이징 클럭(rclk)과 조합하여 상기 프리앰블 제어 신호(pacont)를 생성한다. 상기 프리앰블 지시 신호(papnt)에 비해 상기 라이징 클럭(rclk)의 타이밍이 늦어진 경우 이와 같은 과정을 통해 그 불량 원인을 추적할 수 있게 된다.That is, in the normal operation, the common high level section of the preamble indication signal papnt and the rising clock rclk is extracted and inverted to generate the preamble control signal pacont. When the cause of the failure of the preamble control signal pacont is traced, the test signal tst is enabled to delay the preamble indication signal papnt for a predetermined time, and the preamble control signal is combined with the rising clock rclk. Create (pacont) When the timing of the rising clock rclk is delayed compared to the preamble indication signal papnt, the cause of the failure may be tracked through such a process.

도시하지는 않았지만, 상술한 두 가지 실시예를 동시에 구현하여 상기 프리앰블 제어 신호(pacont)의 불량 원인을 추적하는 테스트 과정 또한 구현 가능하다. 즉, 제 1 테스트 신호의 인에이블 여부에 따라 상기 라이징 클럭(rclk)을 지연시키는 제 1 테스트부를 구비하고, 제 2 테스트 신호의 인에이블 여부에 따라 상기 프리앰블 지시 신호(papnt)를 지연시키는 제 2 테스트부를 구비하여 상기 제 1 테스트부가 상기 라이징 클럭(rclk)에 부여하는 지연 시간과 상기 제 2 테스트부가 상기 프리앰블 지시 신호(papnt)에 부여하는 지연 시간의 차이에 따라 테스트를 실시하여 상기 프리앰블 제어 신호(pacont)의 불량 원인을 추적할 수 있다.Although not shown, a test procedure for tracking the cause of failure of the preamble control signal pacont by implementing the above-described two embodiments may be implemented. That is, a second test unit may be configured to delay the rising clock rclk according to whether the first test signal is enabled, and a second test unit may delay the preamble indication signal papnt according to whether the second test signal is enabled. A test unit configured to perform a test according to a difference between a delay time that the first test unit gives to the rising clock rclk and a delay time that the second test unit gives to the preamble indication signal papnt, thereby performing the test. You can track the cause of failures in the pacont.

상술한 바와 같이, 본 발명의 반도체 메모리 장치의 프리앰블 제어 회로를 구현하면, 데이터 출력 스트로브 신호의 프리앰블 영역이 제대로 생성되지 않는 오동작 발생시, 라이징 클럭 또는 폴링 클럭이 기 설정된 타이밍보다 늦게 전달되었는지 프리앰블 지시 신호가 기 설정된 타이밍보다 늦게 전달되었는지 확인할 수 있 게 된다. 따라서 프리앰블 제어 신호의 펄스 폭이 줄어들거나, 프리앰블 제어 신호가 생성되지 않는 오동작 발생에 능동적으로 대처할 수 있게 되고, 이에 따라 반도체 메모리 장치의 데이터 출력 동작의 성능 향상을 기대할 수 있게 된다.As described above, when the preamble control circuit of the semiconductor memory device of the present invention is implemented, when a malfunction occurs in which the preamble region of the data output strobe signal is not properly generated, whether the rising clock or the falling clock is transmitted later than a preset timing is indicated. It can be checked whether it is delivered later than the preset timing. Accordingly, the pulse width of the preamble control signal may be reduced, or the malfunction of the preamble control signal may not be generated. Accordingly, the performance of the data output operation of the semiconductor memory device may be improved.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

이상에서 설명한 본 발명의 반도체 메모리 장치의 프리앰블 제어 회로 및 방법은 라이징 클럭 또는 폴링 클럭을 소정 시간 지연시키거나 프리앰블 지시 신호를 소정 시간 지연시키는 테스트 모드를 설정함으로써 데이터 출력 스트로브 신호의 프리앰블 영역의 불량 원인을 모니터링할 수 있도록 하는 효과가 있다.The preamble control circuit and method of the semiconductor memory device of the present invention described above cause a failure of the preamble area of the data output strobe signal by setting a test mode that delays the rising clock or the falling clock by a predetermined time or delays the preamble indication signal by a predetermined time. It has the effect of being able to monitor.

Claims (21)

제 1 테스트 신호의 인에이블 여부에 따라 입력 클럭을 지연시키는 제 1 테스트부; 및A first test unit delaying an input clock according to whether the first test signal is enabled; And 상기 테스트부의 출력 신호와 프리앰블 지시 신호를 조합하여 프리앰블 제어 신호를 출력하는 신호 출력부;A signal output unit which outputs a preamble control signal by combining the output signal of the test unit and the preamble indication signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 회로.A preamble control circuit of a semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 테스트부는 상기 제 1 테스트 신호가 인에이블 되면 상기 입력 클럭을 소정 시간 지연시켜 상기 신호 출력부에 전달하고, 상기 제 1 테스트 신호가 디스에이블 되면 상기 입력 클럭을 상기 신호 출력부에 직접 전달하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 회로.The first test unit delays the input clock by a predetermined time when the first test signal is enabled, and transmits the input clock to the signal output unit when the first test signal is disabled. A preamble control circuit of a semiconductor memory device, characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 제 1 테스트부는,The first test unit, 상기 입력 클럭을 입력 받고 상기 제 1 테스트 신호가 인에이블 되면 턴 온 되는 제 1 패스게이트;A first passgate turned on when the input clock is received and the first test signal is enabled; 상기 입력 클럭을 입력 받고 상기 제 1 테스트 신호가 디스에이블 되면 턴 온 되는 제 2 패스게이트; 및A second passgate turned on when the input clock is received and the first test signal is disabled; And 상기 제 1 패스게이트의 출력 신호를 소정 시간 지연시키는 지연기;A delayer for delaying the output signal of the first passgate by a predetermined time; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 회로.A preamble control circuit of a semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 신호 출력부는 상기 제 1 테스트부의 출력 신호와 상기 프리앰블 지시 신호를 입력 받아 상기 프리앰블 제어 신호를 출력하는 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 회로.And the signal output unit comprises a NAND gate receiving the output signal of the first test unit and the preamble indication signal and outputting the preamble control signal. 제 1 항에 있어서,The method of claim 1, 제 2 테스트 신호의 인에이블 여부에 따라 상기 프리앰블 지시 신호를 지연시켜 상기 신호 출력부에 전달하는 제 2 테스트부를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 회로.And a second test unit configured to delay and transmit the preamble indication signal to the signal output unit according to whether a second test signal is enabled. 제 5 항에 있어서,The method of claim 5, wherein 상기 제 2 테스트부는 상기 제 2 테스트 신호가 인에이블 되면 상기 프리앰블 지시 신호를 소정 시간 지연시켜 상기 신호 출력부에 전달하고, 상기 제 2 테스트 신호가 디스에이블 되면 상기 프리앰블 지시 신호를 상기 신호 출력부에 직접 전달하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 회로.The second test unit delays the preamble indication signal by a predetermined time when the second test signal is enabled, and delivers the preamble indication signal to the signal output unit when the second test signal is disabled. A preamble control circuit of a semiconductor memory device, characterized in that the transfer directly. 제 5 항에 있어서,The method of claim 5, wherein 상기 제 2 테스트부는,The second test unit, 상기 프리앰블 지시 신호를 입력 받고 상기 제 2 테스트 신호가 인에이블 되면 턴 온 되는 제 1 패스게이트;A first passgate turned on when the preamble indication signal is input and the second test signal is enabled; 상기 프리앰블 지시 신호를 입력 받고 상기 제 2 테스트 신호가 디스에이블 되면 턴 온 되는 제 2 패스게이트; 및A second passgate turned on when the preamble indication signal is input and the second test signal is disabled; And 상기 제 1 패스게이트의 출력 신호를 소정 시간 지연시키는 지연기;A delayer for delaying the output signal of the first passgate by a predetermined time; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 회로.A preamble control circuit of a semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 입력 클럭은 DLL 회로에서 전달되는 라이징 클럭 또는 폴링 클럭인 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 회로.And the input clock is a rising clock or a falling clock transmitted from a DLL circuit. 테스트 신호의 인에이블 여부에 따라 프리앰블 지시 신호를 지연시키는 테스트부; 및A test unit configured to delay the preamble indication signal according to whether the test signal is enabled; And 상기 테스트부의 출력 신호와 입력 클럭을 조합하여 프리앰블 제어 신호를 출력하는 신호 출력부;A signal output unit configured to output a preamble control signal by combining an output signal and an input clock of the test unit; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 회로.A preamble control circuit of a semiconductor memory device comprising a. 제 9 항에 있어서,The method of claim 9, 상기 테스트부는 상기 테스트 신호가 인에이블 되면 상기 프리앰블 지시 신 호를 소정 시간 지연시켜 상기 신호 출력부에 전달하고, 상기 테스트 신호가 디스에이블 되면 상기 프리앰블 지시 신호를 직접 상기 신호 출력부에 전달하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 회로.The test unit delays the preamble indication signal by a predetermined time when the test signal is enabled, and transmits the preamble indication signal to the signal output unit when the test signal is disabled. A preamble control circuit of a semiconductor memory device. 제 9 항에 있어서,The method of claim 9, 상기 테스트부는,The test unit, 상기 프리앰블 지시 신호를 입력 받고 상기 테스트 신호가 인에이블 되면 턴 온 되는 제 1 패스게이트;A first passgate input to the preamble indication signal and turned on when the test signal is enabled; 상기 프리앰블 지시 신호를 입력 받고 상기 테스트 신호가 디스에이블 되면 턴 온 되는 제 2 패스게이트; 및A second passgate that is turned on when the preamble indication signal is received and the test signal is disabled; And 상기 제 1 패스게이트의 출력 신호를 소정 시간 지연시키는 지연기;A delayer for delaying the output signal of the first passgate by a predetermined time; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 회로.A preamble control circuit of a semiconductor memory device comprising a. 제 9 항에 있어서,The method of claim 9, 상기 신호 출력부는 상기 테스트부의 출력 신호와 상기 입력 클럭을 입력 받아 상기 프리앰블 제어 신호를 출력하는 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 회로.And the signal output unit comprises a NAND gate receiving the output signal of the test unit and the input clock to output the preamble control signal. 제 9 항에 있어서,The method of claim 9, 상기 입력 클럭은 DLL 회로에서 전달되는 라이징 클럭 또는 폴링 클럭인 것 을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 회로.And the input clock is a rising clock or a falling clock transmitted from a DLL circuit. 프리앰블 지시 신호와 입력 클럭을 조합하여 프리앰블 제어 신호를 생성하는 노멀 동작 과정; 및A normal operation process of generating a preamble control signal by combining the preamble indication signal and an input clock; And 상기 프리앰블 지시 신호와 지연된 상기 입력 클럭을 조합하여 상기 프리앰블 제어 신호를 생성하는 제 1 테스트 과정;A first test process of combining the preamble indication signal and the delayed input clock to generate the preamble control signal; 을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 방법.Preamble control method of a semiconductor memory device comprising a. 제 14 항에 있어서,The method of claim 14, 상기 제 1 테스트 과정은 제 1 테스트 신호가 인에이블 됨에 따라 상기 입력 클럭을 소정 시간 지연시킨 뒤 지연된 상기 입력 클럭과 상기 프리앰블 지시 신호를 조합하여 상기 프리앰블 제어 신호를 생성하는 과정인 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 방법.The first test process is a process of generating the preamble control signal by combining the delayed input clock and the preamble indication signal after delaying the input clock by a predetermined time as the first test signal is enabled. A method of controlling preamble of a memory device. 제 14 항에 있어서,The method of claim 14, 지연된 상기 입력 클럭과 지연된 상기 프리앰블 지시 신호를 조합하여 상기 프리앰블 제어 신호를 생성하는 제 2 테스트 과정을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 방법.And a second test step of generating the preamble control signal by combining the delayed input clock and the delayed preamble indication signal. 제 14 항에 있어서,The method of claim 14, 상기 제 2 테스트 과정은 제 2 테스트 신호가 인에이블 됨에 따라 상기 프리앰블 지시 신호를 소정 시간 지연시킨 뒤 지연된 상기 프리앰블 지시 신호와 지연된 상기 입력 클럭을 조합하여 상기 프리앰블 제어 신호를 생성하는 과정인 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 방법.The second test process is a process of generating the preamble control signal by combining the delayed preamble indication signal and the delayed input clock after delaying the preamble indication signal by a predetermined time as the second test signal is enabled. A preamble control method of a semiconductor memory device. 제 14 항에 있어서,The method of claim 14, 상기 입력 클럭은 DLL 회로에서 전달되는 라이징 클럭 또는 폴링 클럭인 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 방법.And the input clock is a rising clock or a falling clock transmitted from a DLL circuit. 프리앰블 지시 신호와 입력 클럭을 조합하여 프리앰블 제어 신호를 생성하는 노멀 동작 과정; 및A normal operation process of generating a preamble control signal by combining the preamble indication signal and an input clock; And 상기 입력 클럭과 지연된 상기 프리앰블 지시 신호를 조합하여 상기 프리앰블 제어 신호를 생성하는 테스트 과정;A test step of combining the input clock and the delayed preamble indication signal to generate the preamble control signal; 을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 방법.Preamble control method of a semiconductor memory device comprising a. 제 19 항에 있어서,The method of claim 19, 상기 테스트 과정은 테스트 신호가 인에이블 됨에 따라 상기 프리앰블 지시 신호를 소정 시간 지연시킨 뒤 지연된 상기 프리앰블 지시 신호와 상기 입력 클럭을 조합하여 상기 프리앰블 제어 신호를 생성하는 과정인 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 방법.The test process is a process of generating a preamble control signal by combining the delayed preamble indication signal and the input clock after a predetermined time delay as the test signal is enabled. Preamble control method. 제 19 항에 있어서,The method of claim 19, 상기 입력 클럭은 DLL 회로에서 전달되는 라이징 클럭 또는 폴링 클럭인 것을 특징으로 하는 반도체 메모리 장치의 프리앰블 제어 방법.And the input clock is a rising clock or a falling clock transmitted from a DLL circuit.
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