KR20080035873A - 다중 프로세서 구조의 영상 처리 시스템 및 방법 - Google Patents

다중 프로세서 구조의 영상 처리 시스템 및 방법 Download PDF

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Abstract

본 발명은 다중 프로세서 구조의 영상 처리 시스템 및 방법에 관한 것으로,
다중 프로세서 구조에 있어서, 하나의 프로세서에서 처리된 영상 데이터를 저장하는 및 복사하는 듀얼 포트 메모리부와, 복사된 영상 데이터를 LCD 제어부로 출력과 동시에 순차적으로 처리하는 다수 프로세서와, 영상 데이터를 LCD로 출력하도록 제어하는 LCD 제어부 및 영상 데이터를 처리하기 위해 시스템 버스를 포함하여 듀얼 포트 메모리를 LCD image buffer로 사용하여 각각의 CPU간에 효율적인 영상 데이터 처리 및 영상 출력을 할 수 있다.
다중 프로세서, CPU, DPRAM, 버스, 시스템, 영상, LCD, AHB, AMBA

Description

다중 프로세서 구조의 영상 처리 시스템 및 방법{System and Method Image Processing For Multi-Processor Architecture}
도 1은 종래의 AMBA 버스를 사용한 다중 프로세서 구조의 영상 처리 시스템에 대한 구성도
도 2는 종래의 영상 처리 시스템에서 메모리 할당 구조도
도 3은 종래의 영상 처리 시스템에 대한 영상 처리 흐름도
도 4는 본 발명의 바람직한 실시 예에 따른 다중 프로세서 구조의 영상 처리 시스템에 대한 구성도
도 5는 본 발명의 바람직한 실시 예에 따른 듀얼 포트 메모리부에서의 메모리 할당 구조도
도 6은 본 발명의 바람직한 실시 예에 따른 다중 프로세서 구조의 영상 처리 흐름도
* 주요 도면부호에 대한 설명 *
100, 400 : 영상 처리 시스템 110a~110n, 410a~420n : CPU0~CPUn
120, 430 : LCD 제어부 130, 440 : LCD
140, 460 : 시스템 제어부 150, 470 : DMA 제어부
160 : 메모리 제어부 170 : 외부 메모리
170a~170n, 490a~490n : 원본 영상 버퍼
180, 495 : LCD 영상 버퍼 420 : AHB 브릿지부
450 : 제1메모리 제어부 480 : 제2메모리 제어부
490 : 듀얼 포트 메모리부
본 발명은 다중 프로세서 구조에서 듀얼 포트 메모리를 LCD image buffer로 사용하여 각각의 CPU간에 효율적인 영상 데이터 처리 및 영상 출력을 위한 시스템 및 방법에 관한 것이다.
최근에 임베디드 시스템(embedded system)을 구성하는 CPU로 ARM 계열의 프로세서가 많이 사용되고 있다. ARM 프로세서를 사용하여 시스템을 구성하기 위하여 많이 사용되고 있는 버스 프로토콜(bus protocol)이 ARM 사에서 규정해 놓은 AMBA(Advanced Micro-controller Bus Architecture)이다. AMBA는 고속 장치를 위한 AHB(Advanced High-performance Bus)와 저속 장치를 위한 APB(Advanced Peripheral Bus)로 이루어져 있다. AMBA 사양에 맞게 동작하는 인터페이스를 갖도록 설계된 장치는 AMBA를 기반으로 이루어진 어떤 시스템에도 쉽게 집적할 수 있다는 장점이 있다.
특히, 영상 처리 시스템에서 CPU(Central Processing Unit: 중앙 처리 장치)는 시스템의 주변 장치들(Peripheral devices)과 접속되어 영상 데이터의 입력 기능, 영상 데이터의 출력 기능, 논리 연산 기능 등을 수행하는 시스템의 필수적인 구성요소이다. 영상 처리 시스템에서 주변 장치간의 영상 데이터 전송 제어를 위해 버스 구조를 사용한다. 이러한 버스 구조에서 영상 데이터의 이동은 항상 CPU의 제어를 받게 된다.
일반적으로 1개의 CPU를 사용하는 경우 CPU는 영상 데이터를 처리하고 나서 LCD로 출력하는 구조로 동작하기 때문에 LCD 제어부에서 외부 메모리의 영상 데이터를 Read하는 동안에는 다른 CPU가 외부 메모리를 액세스하지 못하는 것은 큰 문제로 작용하지 않는다.
한편, 외부 메모리에 할당된 LCD 영상 버퍼에서 LCD 제어부로 영상 데이터를 전송하는 경우 LCD 제어부에서 외부 메모리를 이미 사용하기 때문에 CPU는 외부 메모리의 영역을 접근 할 수 없다. 이러한 경우에 모든 영상 데이터가 LCD로 출력되는 동안 다른 CPU는 할당된 메모리 영역에서 영상 데이터를 저장하거나 읽으려고 하여도 LCD 제어부에서 모두 Read 하기 전까지 대기해야 한다. 더욱이, 멀티미디어 서비스가 발전되고, 휴대폰에 LCD의 크기가 커지고 출력할 데이터의 양이 많아지게 됨에 따라 다중 프로세서를 사용하여 시스템을 구성할 필요가 커지게 되었다.
도 1은 종래의 AMBA 버스를 사용한 다중 프로세서 구조의 영상 처리 시스템 구성도이고, 도 2는 종래의 영상 처리 시스템에서 메모리 할당 구조도이다.
도 1과 도 2에 도시된 바와 같이, 종래의 AMBA bus를 사용한 다중 프로세서 가 있는 영상 처리 시스템(100)은 CPU0(110a)에서 원본 영상 버퍼(Orignal Image Buffer0, 170a)에 영상 데이터를 Write 동작한 후에 이를 LCD 영상 버퍼(LCD Image Buffer, 180)에 이동시킨 후 이를 LCD 제어부(120)에서 Read하여 LCD(130)로 출력하는 동안 다른 CPU(110b~110n)가 외부 메모리(SDRAM, 170)의 원본 영상 버퍼(Original Image Buffer0, 170a)영역을 접근할 수가 없다. 이는 시스템의 효율성에서 많은 제약을 받게 된다. 예를 들어, 한 개의 CPU0(110a)은 원본 영상 버퍼(Original Image Buffer0, 170a)에서 LCD 영상 버퍼(180)로 영상 데이터를 이동시킨 후에 LCD 영상 버퍼(180)에서 LCD 제어부(120)로 영상 데이터가 출력 될 때까지 다른 임의의 CPU(110b~110n)들은 외부 메모리(SDRAM, 170)를 사용할 수 없게 되므로 CPU(110a~110n)들의 개수가 증가할수록 시스템의 대기 시간(wait time)이 늘어나게 된다.
도 3은 종래의 영상 처리 시스템에 대한 영상 처리 흐름도이다.
도 3에 도시된 바와 같이, 종래의 영상 처리 시스템(100)은 모든 CPU(110a~110n)에서 처리할 영상 데이터가 있는 경우, CPU0(110a)에서 영상 데이터를 처리(S300)하여 메모리 제어부(160)를 통해 외부 메모리(SDRAM, 170)의 원본 영상 버퍼0(Original Image Buffer0, 170a)에 저장한다. 이를 필요한 경우 LCD(130) 출력을 위한 영상 데이터로 변환하여 외부 메모리(SDRAM, 170)의 LCD 영상 버퍼(LCD Image Buffer, 180)로 복사하거나 변환할 필요가 없는 경우 그대로 복사한다(S310). 이후 복사된 영상 데이터를 LCD 제어부(120)로 출력(S320)하면 LCD 제어부(120)는 영상 데이터를 입력 받아서 AHB버스나 DMA버스를 통해 LCD(130)로 출력 하게 되며, CPU0(110a)과 동일하게 순차적으로 CPU1(110b)에서 처리(S330~S350)하고, CPUn(110n)까지 동작(S360~S380)하면서 원하는 영상 데이터를 출력하게 된다.
이러한 종래의 AMBA bus를 사용한 다중 프로세서가 있는 영상 처리 시스템(100)은 CPU0(110a) 영역에서의 영상 데이터 처리 및 출력이 끝난 후 다른 CPU(110b~110n)에서 영상 데이터를 처리해야 해야 한다. 이는 앞에서 언급한 바와 같이 각 CPU(110a~110n)들 간에 많은 대기 시간(wait time)을 가지게 하는 구조이다.
본 발명의 목적은 다중 프로세서 구조에서 듀얼 포트 메모리를 LCD image buffer로 사용하여 각각의 CPU간에 효율적인 영상 데이터 처리 및 영상 출력을 위한 시스템 및 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명은 다중 프로세서 구조에 있어서, 하나의 프로세서에서 처리된 영상 데이터를 저장하는 및 복사하는 듀얼 포트 메모리부와, 상기 복사된 영상 데이터를 LCD 제어부로 출력과 동시에 순차적으로 처리하는 다수 프로세서와, 상기 영상 데이터를 LCD로 출력하는 LCD 제어부 및 상기 영상 데이터를 처리하기 위해 시스템 버스를 포함하는 것을 특징으로 한다.
또한, 본 발명은 다중 프로세서 구조에 있어서, 상기 다중 프로세서에서 처리할 영상 데이터가 있는 경우, 하나의 프로세서에서 영상 데이터를 처리하여 듀얼 포트 메모리부에 저장하는 과정과, 상기 영상 데이터를 LCD 영상 버퍼로 복사하는 과정과, 상기 복사된 영상 데이터를 LCD 제어부로 출력하는 과정과 동시에 다른 프로세서에서 듀얼 포트 메모리부로 영상 데이터를 순차적으로 처리하는 과정 및 상기 처리된 영상 데이터를 LCD 제어부에서 시스템 버스를 통해 LCD로 출력하는 과정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
도 4는 본 발명의 바람직한 실시 예에 따른 다중 프로세서 구조의 영상 처리 시스템에 대한 구성도이다.
도 4에 도시된 바와 같이, 본 발명의 다중 프로세서가 있는 영상 처리 시스템은 다수의 CPU(중앙 처리 장치, 410a~410n), AHB 브릿지부(Advanced High-performance Bus Bridge, 420), LCD 제어부(430), LCD(440), 제1메모리 제어부(450), 시스템 제어부(460), DMA 제어부(470), 제2메모리 제어부(480), 듀얼 포트 메모리부(Dual Port Memory, 490) 및 각각 연결하는 시스템 버스를 구비한다.
다수의 CPU(Central Processing Unit: 410a~410n)는 시스템의 주변 구성과 접속되어 영상 데이터의 입력 기능, 영상 데이터의 출력 기능, 논리 연산 기능 등을 수행하는 시스템의 필수적인 구성요소이다. 영상 처리 시스템에서 주변 장치간의 영상 데이터 전송 제어를 위해 버스 구조를 사용한다. 이러한 AHB 버스나 DMA버스 구조에서 영상 데이터의 이동은 항상 CPU의 제어를 받게 된다.
이러한 CPU(410a~410n)는 LCD 제어부(430) 및 영상 데이터 처리를 위한 제1 및 제2메모리 제어부(450, 480)를 연결하는 시스템 버스로 구성하여 시스템 버스와 시스템 버스를 연결하는 AHB 브릿지부(420)를 통해 연결된다.
LCD 제어부(430)는 영상 데이터를 디스플레이 하는 LCD(440) 및 제1메모리 제어부(450)를 통해 시스템 버스로 듀얼 포트 메모리부(DPRAM, 490)와 연결된다.
각 메모리 제어부(450, 480)는 시스템 제어부(460)의 제어를 받으며, 듀얼 포트 메모리부(DPRAM, 490)와 각각의 시스템 버스에 의해 연결된다. 또한, 각 메모리 제어부(450, 480)는 다수의 CPU(410a~410n)로부터 듀얼 포트 메모리부(DPRAM, 490)로 영상 데이터를 액세스할 때 시스템 버스를 통해 전송한다.
DMA 제어부(470)는 CPU(410a~410n)를 거치지 않고 버스를 통해 직접 영상 데이터를 처리 시에 CPU(410a~410n)로부터 DMA 동작에 필요한 정보를 입력받아 수행한다.
도 5는 본 발명의 바람직한 실시 예에 따른 듀얼 포트 메모리부에서의 메모리 할당 구조도이다.
도 5에 도시된 바와 같이, 우선 CPU0((410a)은 영상 데이터를 처리하여 제2메모리 제어부(480)를 통해 듀얼 포트 메모리부(DPRAM, 490)의 원본 영상 버 퍼(Original Image Buffer0, 490a)로 저장하고, 영상 데이터를 LCD 영상 버퍼(LCD Image Buffer, 495)로 복사 완료 후에 시스템 제어부(460)로 통보하면 LCD 제어부(430)에서 시스템 버스를 통해 LCD(440)로 출력하게 된다.
CPU0(410a)에서 영상 데이터를 LCD 영상 버퍼(LCD Image Buffer, 495)로 복사 완료와 동시에 CPU1(410b)은 2개의 포트를 가지고 있는 듀얼 포트 메모리부(DPRAM, 490)의 원본 영상 버퍼(Original Image Buffer1, 490b)에서 기다림 없이 영상 데이터를 순차적으로 처리한다. 이때, LCD 제어부(430)는 LCD(440) 출력을 위해 다른 시스템 버스를 사용한다.
이후 CPUn(410n)은 동일하게 영상 데이터를 처리(S740~S750)하고, 원하는 영상 데이터를 출력하게 된다.
도 6은 본 발명의 바람직한 실시 예에 따른 다중 프로세서 구조의 영상 처리 시스템에서 영상 데이터 처리 흐름도이다.
도 6에 도시된 바와 같이, 다중 프로세서 구조의 영상 처리 시스템(100)은 모든 CPU(410a~410n)에서 처리할 영상 데이터가 있는 경우, CPU0(110a)에서 영상 데이터를 처리(S700)하여 제2메모리 제어부(480)를 통해 듀얼 포트 메모리(DPRAM, 490)의 원본 영상 버퍼0(Original Image Buffer0, 490a)에 저장한다.
이후 필요한 경우 LCD(440) 출력을 위한 영상 데이터로 변환하여 듀얼 포트 메모리(DPRAM, 490)의 LCD 영상 버퍼(LCD Image Buffer, 495)로 복사하거나 변환할 필요가 없는 경우 그대로 복사한다(S710).
이후 복사 완료된 영상 데이터를 LCD 제어부(430)로 출력(S720)하면 LCD 제 어부(430)에서 영상 데이터를 LCD 영상 버퍼(LCD Image Buffer, 495)로부터 입력 받아서 시스템 버스를 통해 LCD(440)로 출력하게 된다.
또한, LCD 영상 버퍼(LCD Image Buffer, 495)로 복사 완료와 동시에 CPU1(410b)에서 제1메모리 제어부(450)를 통하여 듀얼 포트 메모리부(DPRAM, 490)의 원본 영상 버퍼(Original Image Buffer1, 490b)로 기다림 없이 영상 데이터를 순차적으로 처리(S730)하여 LCD 제어부(430)에서 다른 시스템 버스를 통해 LCD(440)로 출력하게 된다.
CPU0(410a)와 동일하게 순차적으로 CPU1(410b)에서 처리(S740~S750)하고, CPUn(410n)까지 동작(760~S780)하면서 원하는 영상 데이터를 출력하게 되어 각각의 CPU간에 효율적으로 영상 데이터를 처리하고, LCD로 출력할 수 있다.
상기와 같이 본 발명의 실시 예에 따른 다중 프로세서 구조의 영상 처리 시스템 및 방법이 이루어질 수 있으며, 한편 상기한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나 여러 가지 변형이 본 발명의 요지를 벗어나지 않고 다양한 실시예가 있을 수 있다. 따라서 본 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 청구범위와 청구범위의 균등한 것에 의하여 정하여져야 할 것이다.
상기한 바와 같이 이루어진 본 발명은 본 발명의 목적은 다중 프로세서 구조의 시스템에서 듀얼 포트 메모리를 LCD image buffer로 사용하여 각각의 CPU간에 효율적인 영상 데이터 처리 및 영상 출력을 할 수 있다.

Claims (6)

  1. 다중 프로세서 구조에 있어서,
    하나의 프로세서에서 처리된 영상 데이터를 저장하는 및 복사하는 듀얼 포트 메모리부와;
    상기 복사된 영상 데이터를 LCD 제어부로 출력과 동시에 순차적으로 처리하는 다수 프로세서와;
    상기 영상 데이터를 LCD로 출력하도록 제어하는 LCD 제어부; 및
    상기 영상 데이터를 처리하기 위해 시스템 버스를 포함하는 것을 특징으로 하는 다중 프로세서 구조의 영상 처리 시스템.
  2. 제1항에 있어서, 상기 시스템 버스와 시스템 버스를 연결하는 AHB 브릿지를 더 포함하는 것을 특징으로 하는 다중 프로세서 구조의 영상 처리 시스템.
  3. 제1항에 있어서, 상기 듀얼 포트 메모리부는 상기 영상 데이터를 저장하는 원본 영상 버퍼 및 상기 원본 영상 버퍼부에 저장된 영상 데이터를 복사하는 LCD 영상 버퍼를 포함하는 것을 특징으로 하는 다중 프로세서 구조의 영상 처리 시스템.
  4. 제1항에 있어서, 상기 다중 프로세서는 상기 시스템 버스에 연결된 메모리 제어부를 통해 듀얼 포트 메모리부로 액세스하는 것을 특징으로 하는 다중 프로세서 구조의 영상 처리 시스템.
  5. 다중 프로세서 구조에 있어서,
    상기 다중 프로세서에서 처리할 영상 데이터가 있는 경우, 하나의 프로세서에서 영상 데이터를 처리하여 듀얼 포트 메모리부의 원본 영상 버퍼에 저장하는 제1과정과;
    상기 영상 데이터를 원본 영상 버퍼에서 LCD 영상 버퍼로 복사하는 제2과정과;
    상기 복사된 영상 데이터를 LCD 제어부로 출력하는 제3과정과 동시에 다른 프로세서에서 듀얼 포트 메모리부로 영상 데이터를 순차적으로 처리하는 제4과정; 및
    상기 처리된 영상 데이터를 LCD 제어부에서 시스템 버스를 통해 LCD로 출력하는 제5과정을 포함하는 것을 특징으로 하는 영상 처리 방법.
  6. 제5항에 있어서, 상기 제3과정은 상기 LCD 제어부에서 다른 시스템 버스를 통해 LCD로 출력하는 과정을 더 포함하는 것을 특징으로 하는 영상 처리 방법.
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