KR20080028656A - 반도체 장치의 데이터 수신기의 기준 전압 발생 장치 및방법 - Google Patents

반도체 장치의 데이터 수신기의 기준 전압 발생 장치 및방법 Download PDF

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Abstract

반도체 장치의 데이터 수신기의 기준 전압 발생 장치 및 방법이 개시된다. 클럭 신호에 응답하여 입력된 데이터 신호와 기준전압을 비교한 결과를 출력하는 데이터 수신기의 상기 기준 전압 발생 회로는 상기 클럭 신호에 응답하여 상기 입력된 데이터 신호와 제1전압을 비교하고, 비교된 결과를 출력하는 전압 샘플러, 상기 전압 샘플러의 출력 신호에 기초하여, 상기 제1전압을 제어하는 제1전압 제어 블록, 및 상기 제어된 제1전압에 기초하여, 상기 기준 전압을 제어하는 기준 전압 제어 블록을 구비한다.
Figure P1020060094221
기준 전압 발생 회로(Reference voltage generating circuit)

Description

반도체 장치의 데이터 수신기의 기준 전압 발생 장치 및 방법{Apparatus and Method for generating reference voltage in data receiver of Semiconductor Device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 POD(Pseudo Open drain) 방식의 인터페이스 시스템의 개략적인 구성도이다.
도 2a 및 도 2b는 일반적인 반도체 장치의 수신단에서 기준전압을 발생시키는 방식을 개략적으로 나타낸 구성도이다.
도 3은 본 발명에 따른 VRDR(voltage reference data recovery)의 개념도이다.
도 4는 본 발명에 실시 예에 따른 반도체 장치의 구성도이다.
도 5는 도 4에 도시된 기준 전압 발생 블록의 구성도이다.
도 6은 도 5에 도시된 기준 전압 발생 블록의 동작을 설명하기 위한 개념도이다.
도 7은 본 발명의 실시 예에 따른 기준 전압 발생 방법의 플로차트이다.
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 상기 반도체 장치의 데이터 수신기의 기준 전압 발생 장치 및 방법에 관한 것이다.
일반적인 반도체 장치 사이의 데이터 인터페이스에 사용되는 출력 드라이버는 전압 드라이버형과 전류 드라이버형으로 나뉘고, 수신기의 종단은 공급 전압의 값에 따라 여러 가지 형태(예컨대, VDDS, VDDQ, 및 센터(Center) 종단 등)로 나뉜다.
도 1은 일반적인 POD(Pseudo Open drain) 방식의 인터페이스 시스템(10)의 개략적인 구성도이다. 도 1에 도시된 상기 POD 방식의 인터페이스 방법은 그래픽 DRAM에 많이 사용된다. 도 1을 참조하면, 송신단(20)의 출력 드라이버(Output Driver, 22)는 푸쉬 풀(push-pull) 구조를 가진다. 상기 출력드라이버(22)의 출력 임피던스(R1 또는 R2)가 일정하면 채널(40)의 반사파는 감소된다. 이 때 상기 출력 임피던스(R1 또는 R2)는 OCD(Off-Chip Driver) 교정(Calibration)에 의해 결정된다.
수신단(30)의 종단 저항(termination Resistance, R3)은 VDDQ에 연결되고, 상기 종단 저항(R3)의 저항 값은 ODT(on-die termination) 교정(Calibration)에 의해 결정된다.
상기 POD 방식의 인터페이스 시스템(10)에서 데이터 신호의 스윙 레벨(swing level)은 상기 출력드라이버(22)의 OCD에 의해 결정된 임피던스(Impedence) 값과 상기 수신단(30)의 상기 ODT에 의해 결정된 임피던스 값에 의해 결정된다.
그러나 반도체 장치(예컨대, 그래픽 DRAM)의 PVT(process, voltage, and temperature) 변화에 의해 상기 OCD 및 ODT 교정에 의해 결정된 임피던스 값들에 변화가 생기게 된다.
이러한 PVT의 변화는 데이터 신호의 스윙 레벨을 변화시키고, 상기 데이터 신호의 크로스 전압(Cross voltage)도 변화시킨다. 상기 크로스 전압은 하이 상태(high state)로 천이(transition)하는 상기 데이터 신호와 로우 상태(low state)로 천이하는 상기 데이터 신호가 크로스(cross)되는 전압이다.
특히 수신단(30)의 수신기(32)에서 기준전압(Vref)과 비교하여 데이터 신호가 하이 상태인지 로우 상태인지를 판별하는 단일형(single ended) 인터페이스 방식에서 상기 PVT의 변화에 기인한 상기 데이터 신호의 스윙 레벨의 변화는 더 큰 영향을 받게 된다.
도 2a 및 도 2b 각각은 일반적인 반도체 장치의 수신단(230 또는 240)에서 기준전압(Vref)을 생성하는 방식을 개략적으로 나타낸 구성도이다. 편의상 도 2a 및 도 2b에는 하나의 데이터 채널에 대응하는 송신드라이버(22)와 수신기(232 또는 242)만이 도시된다. 그러나 병렬 데이터 채널들 각각에 대응하는 복수의 송신 드라이버 및 복수의 수신기가 구비될 수 있으며, 이 경우 상기 기준전압(Vref)은 상기 수신단(230 또는 240)의 복수의 수신기들에 공유될 수 있다.
도 2a 및 도 2b를 참조하면, 도 2a의 경우는 외부에서 상기 기준 전압이 생성되어 상기 수신기(232)로 공급되는 경우이다. 구체적으로는 VDD 전압이 저항 들(R4 및 R5)에 의하여 분배되고, 분배된 결과에 기초하여 상기 기준전압(Vref1=VSS+ (VDD-VSS)×R5/(R4+R5))이 생성된다. 따라서 상기 기준전압(Vref1)은 상기 저항들(R4 및 R5)에 의해 미리 결정된 값으로 고정된다.
도 2b는 기준전압(Vref2)이 상기 수신단(240) 내부에서 생성되어 상기 수신기(242)로 공급되는 경우로서 상기 기준전압(Vref2)은 상기 저항들(R6 및 R7)에 의하여 미리 결정된 값(Vref2= VSSQ + (VDDQ-VSSQ)×R7/(R6+R7))으로 고정된다.
반도체 장치(예컨대, 그래픽 DRAM)에 상술한 PVT 변화가 발생하는 경우 및 상기 VDDQ 및 상기 VDDS의 변화에 의하여 상기 데이터 신호(DQ1)의 스윙 레벨이 변화한다. 따라서 상기 고정된 기준전압(Vref1 또는 Vref2)에 기초하여 상기 스윙 레벨이 변화된 데이터 신호(DQ1)의 레벨 값을 판별하는 경우 상기 데이터 신호(DQ1)의 전압과 시간 마진이 감소된다.
이를 방지하기 위하여 교정(Calibration) 방식을 사용하여 시스템의 초기 모드에서 OCD, ODT, 및 기준전압(Vref)을 적절한 값으로 결정하는 방식이 사용된다.
그러나 이러한 시스템의 초기 모드에서 OCD, ODT, 및 기준전압(Vref1 또는 Vref2)을 적절한 값으로 결정하는 방식은 시스템의 전압, 온도 변동(temperature drift), 및 핀(pin)별 미스매치(mismatch) 등의 영향은 제거할 수 없는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 단일형 병렬데이터 신호 전송 시스템의 수신단의 수신기로 입력되는 신호로부터 상기 기준 전압을 실시간으 로 추출함으로써 PVT변화에 따른 상기 기준전압의 변화를 추적(tracking)하고, 핀(Pin)별 미스매치(mismatch)도 보상하여 단일형 병렬데이터 신호 전송 시스템의 데이터 전송 속도를 증가시키는 기준 전압 발생 장치 및 방법을 제공하기 위함이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 클럭 신호에 응답하여 입력된 데이터 신호와 기준전압을 비교한 결과를 출력하는 데이터 수신기의 기준 전압 발생 회로는 전압 샘플러, 제1전압 제어 블록, 및 기준 전압 제어 블록을 구비한다.
상기 전압 샘플러는 상기 클럭 신호에 응답하여 상기 입력된 데이터 신호와 제1전압을 비교하고, 비교된 결과를 출력한다. 상기 제1 전압 제어 블록은 상기 전압 샘플러의 출력 신호에 기초하여, 상기 제1전압을 제어한다. 상기 기준 전압 제어 블록은 상기 제어된 제1전압에 기초하여, 상기 기준 전압을 제어한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 병렬데이터 인터페이스를 사용하는 반도체 장치는 N(N>1인 자연수)개의 병렬데이터 포트 및 상기 N개의 수신 블록들을 구비한다. 상기 N개의 수신 블록들은 상기 N개의 병렬데이터 포트를 통하여 N비트의 병렬데이터를 수신한다.
상기 N개의 수신 블록들 각각은 수신기, 전압 샘플러, 제1전압 제어 블록, 및 기준 전압 제어 블록을 구비한다.
상기 수신기는 클럭 신호에 응답하여 입력된 데이터 신호와 기준전압을 비교 하고 비교된 결과를 출력한다. 상기 전압 샘플러, 상기 제1전압 제어 블록, 및 상기 기준 전압 제어 블록은 본 발명에 따른 상기 기준 전압 발생 회로에서 상술한 바와 같다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 클럭 신호에 응답하여 입력된 데이터 신호와 기준전압을 비교한 결과를 출력하는 데이터 수신기의 기준 전압 발생 방법은 전압 샘플링 단계, 제1전압 제어 단계, 및 기준 전압 제어 단계를 구비한다.
상기 전압 샘플링 단계는 상기 클럭 신호에 응답하여 상기 입력된 데이터 신호와 제1전압을 비교하고, 비교된 결과를 출력한다. 상기 제1 전압 제어 단계는 상기 전압 샘플링 단계의 출력 신호에 기초하여, 상기 제1전압을 제어한다. 상기 기준 전압 제어 단계는 상기 제1전압 제어 단계에서 제어된 제1전압에 기초하여, 상기 기준 전압을 제어한다.
상기 기술적 과제를 달성하기 위한 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시 예에 따른 VRDR(voltage reference data recovery)의 개념도이다. 도 3을 참조하면, 본 발명의 일 실시 예에 따른 VRDR방식 은 수신된 데이터 신호를 샘플링하고, 샘플링된 데이터 신호 중에서 제1상태 전압(예컨대, 로우 레벨 전압(DQ_Vlow))을 검출하고, 검출된 상기 제1상태 전압(DQ_Vlow)에 기초하여 기준 전압(Vref)을 발생시키는 방식이다.
도 4는 본 발명에 실시 예에 따른 반도체 장치(400)의 구성도이다. 도 4를 참조하면, 상기 반도체 장치(400)는 N개의 병렬 데이터 포트들(411 내지 41N), 상기 병렬데이터 포트들에 대응하는 N개의 수신기들(421 내지 42N), 및 N개의 기준전압발생블록들(431 내지 43N)을 구비한다.
상기 N개의 수신기들(421 내지 42N) 각각은 클럭 신호(CLK)에 응답하여, 대응하는 N개의 병렬 데이터 포트(411 내지 41N)을 통하여 대응하는 병렬데이터 신호(DQ1 내지 DQN)를 기준 전압 신호(Vref1 내지 VrefN)와 비교하고 비교된 결과를 출력한다.
예컨대, 상기 수신기(421)는 상기 클럭 신호(CLK)에 응답하여 수신된 데이터 신호(DQ)가 상기 기준 전압(Vref1)보다 낮은 경우 로우 상태 전압을 갖는 신호(DQ1')를 출력하고, 그렇지 않은 경우 하이 상태 전압을 갖는 신호(DQ1')를 출력한다.
상기 N개의 기준전압발생블록들(431 내지 43N) 각각은 클럭 신호(CLK), 대응하는 데이터 신호(DQ1,DQ2,,,,또는 DQN), 및 수신기(421,422,,,또는,42N)의 출력 신호에 기초하여 대응하는 기준 전압(Vref1, Vref2,,,또는 VrefN)을 발생시킨다. 상기 기준 전압 발생 블록들(431 내지 43N) 각각은 입력되는 신호와 발생되는 기준 전압은 다르나, 그 구조는 서로 동일하다.
도 5는 도 4에 도시된 기준 전압 발생 블록(431)의 구성도이다. 도 5는 상기 N개의 기준전압발생블록들(431 내지 43N) 중에서 하나의 기준전압발생블록(431)만을 도시한 것이며, 나머지 기준전압발생블록들(432 내지 43N)은 입력되는 신호와 발생되는 기준전압이 다를 뿐 그 구조는 서로 동일하다.
도 4 및 5를 참조하면, 상기 기준 전압 발생 블록(431)은 전압 샘플러(510), 제1 상태 제어 블록(520), 및 기준 전압 제어 블록(530)을 구비한다.
상기 전압 샘플러(510)는 상기 클럭 신호(CLK)에 응답하여 수신된 데이터 신호(DQ1)와 제1전압(Vlow)을 비교하고, 비교된 결과를 출력한다.
상기 제1 상태 제어 블록(520)은 제1상태 전압 검출기(521), 적어도 하나의 플립플롭들(522-1 내지 522-N), 제어신호 발생부(523), 업/다운 카운터(up/down counter, 524), 및 DAC(Digital Analogue Converter, 525)를 구비한다.
상기 제1상태 전압 검출기(521)는 인버터(521-1) 및 논리 연산기(521-2, 예컨대, 논리합연산기(AND Gate))를 구비한다. 상기 인버터(521-1)는 상기 수신기(421)의 출력 신호(DQ1')를 인버팅(inverting)하고 인버팅된 결과를 출력한다.
상기 논리연산기(521-2, 예컨대, 논리합 연산기(AND Gate))는 상기 클럭 신호(CLK) 및 상기 인버터(521-1)의 출력 신호를 논리연산하고 논리 연산된 결과를 출력한다.
따라서 상기 제1상태 전압 검출기(521)는 상기 클럭 신호(CLK)에 응답하여, 상기 신호(DQ1')가 제1 상태 전압(예컨대, 로우 상태 전압)인 경우 제2 상태 전압(예컨대, 하이 상태 전압)을 출력한다.
상기 적어도 하나의 플립플롭들(522_1 내지 522_N) 각각은 쉬프트 레지스터(shift Resister)형태로 접속된다. 즉 이전 플립플롭(예컨대, 530_1)의 출력은 다음 플립플롭(530_2)의 입력이 되도록 연결된다. 상기 전압 샘플러(510)의 출력 신호(T1)는 상기 다수의 플립플롭들(522_1 내지 522_N) 중에서 첫번째 플립플롭(532_1)으로 입력된다.
상기 플립플롭들(522_1 내지 522_N) 각각은 상기 제1상태 전압 검출기(521)의 출력신호(EN)에 동시에 응답하여, 입력되는 신호를 래치한다. 따라서 상기 전압샘플러(510)의 출력 신호(T1)가 순차적으로 쉬프트되어 저장된다.
상기 제어신호 발생부(523)는 상기 플립플롭들(522_1 내지 522_N) 각각의 출력 신호를 수신하고, 수신된 신호들에 기초하여 카운터 제어신호(P1)를 출력한다.
예컨대, 상기 제어 신호 발생부(523)는 다수결 보터(Majority Voter)가 사용될 수 있으며, 상기 다수결 보터는 소정의 데이터 주기 동안 상기 플립플롭들(522_1 내지 522_N)에 저장된 상기 전압 샘플러(510)의 출력 신호(T1)에 기초하여 상기 업/다운 카운터(524)를 제어하기 위한 카운터 제어 신호(P1)를 출력할 수 있다.
상기 업/다운 카운터(524)는 상기 카운터 제어 신호(P1)에 기초하여 업(up) 또는 다운(down) 카운팅하고, 카운팅 결과에 기초하여 소정의 디지털 코드를 발생시킨다.
상기 DAC(525)는 상기 소정의 디지털 코드를 아날로그 전압으로 변환하여, 상기 제1 전압(Vlow)을 발생시킨다.
예컨대, 상기 수신기(421)의 출력(DQ1')이 로우 상태 전압을 갖는 신호인 경우 상기 논리연산기(521-2, 예컨대, 논리합 연산기(AND Gate))는 상기 클럭 신호(CLK)의 상승 에지(rising edge)에 응답하여 하이 상태 전압을 갖는 신호(EN)를 출력한다.
이 때 상기 클럭 신호(CLK)에 응답하여 샘플링된 데이터 신호(DQ1)가 상기 제1전압(Vlow)보다 작은 경우 상기 전압 샘플러(510)는 로우 상태 전압을 갖는 신호(T1)를 출력한다.
그리고 상기 플립플롭들(522_1 내지 522_N) 각각은 상기 신호(EN)에 응답하여 인에이블되고, 상기 전압샘플러(510)의 출력 신호(T1, 예컨대, 로우 상태 전압을 갖는 신호)를 순차적으로 저장한다.
상기 플립플롭들(522_1 내지 522_N)은 상기 수신기(421)의 출력이 로우 상태 전압을 갖는 경우에만 인에이블되고, 상기 전압샘플러(510)의 출력 신호(T1, 예컨대, 로우 상태 전압을 갖는 신호)를 순차적으로 저장한다.
따라서 상기 플립플롭들(522_1 내지 522_N)은 소정의 데이터 주기 동안에 상기 수신기(421)에 의해 로우 상태 전압으로 판별된 데이터 신호들 각각에 대하여 상기 전압 샘플러(510)에 의해 상기 데이터 신호들을 상기 제1전압(Vlow)과 비교한 결과를 저장한다.
상기 제어신호 발생부(523)는 소정의 데이터 주기 동안 상기 플립플롭들(522_1 내지 522_N)에 저장된 데이터 신호들 중 로우 상태 전압을 갖는 신호의 수에 기초하여 상기 카운터 제어 신호(P1)를 출력할 수 있다.
상기 업/다운 카운터(524)는 상기 신호(P1)가 하이 로직 상태(또는 로우 로직 상태)인 경우 다운(또는 업) 카운팅하고, 카운팅 결과에 기초하여 소정의 디지털 코드를 발생시킨다. 상기 DAC(525)는 상기 소정의 디지털 코드가 아날로그 전압으로 변환된 상기 제1 전압(Vlow)을 발생시킨다.
상기 기준 전압 제어 블록(530)은 제1노드(N1), 제2노드(N2), 제1저항(R1, 532), 및 제2저항(R2, 534)을 구비한다. 상기 DAC(525)로부터 발생된 상기 제1전압(Vlow)은 상기 제2노드(N2)로 입력된다. 상기 제1저항(532)은 제2 전압(VDDQ)을 수신하는 노드과 상기 제1노드(N1) 사이에 접속된다. 상기 제2저항(534)은 상기 제1노드(N1)와 상기 제2노드(N2) 사이에 접속된다.
상기 수신기(421)로 입력되는 상기 기준 전압(Vref1)은 상기 제1노드(N1)로부터 출력된다. 따라서 상기 기준전압(Vref1)은 상기 제2전압(VDDQ)과 상기 제1전압(Vlow)의 차가 상기 제1저항(532) 및 상기 제2저항(534)에 의해 전압 분배된 전압(Verf1= (VDDQ-Vlow)×R2/(R1+R2))이 된다.
따라서 상기 기준전압(Vref1)은 상기 제1전압(Vlow)의 변동에 기초하여 변동된다.
도 6은 도 5에 도시된 기준 전압 발생 블록(431)의 동작을 설명하기 위한 개념도이다. 도 5 및 6을 참조하면, 제1상태도(610)는 상기 제1전압(Vlow)이 상기 수신기(431)로 수신된 상기 데이터 신호(DQ1)의 로우 상태 전압(DQ_Vlow)보다 큰 상태(Vlow＞DQ_Vlow)일 때 상기 기준 전압(Vref1)의 위치를 나타낸다.
따라서 상기 기준 전압 발생 블록(431)은 상기 제1기준 전압(Vref1)의 위치 를 상기 데이터 신호(DQ1)의 스윙(Swing) 레벨의 가운데 위치하도록 하기 위하여 상기 제1전압(Vlow)을 감소시켜야 한다
제1상태도(610)의 경우 상기 전압 샘플러(510)는 로우 상태 전압을 출력하고, 상기 제1상태 전압 검출기(521)의 출력 신호(EN)는 인에이블 된다.
상기 다수의 플립플롭들(522_1 내지 522_N)과 상기 제어 신호 발생부(523)는 소정의 데이터주기 동안 상기 전압 샘플러(510)의 출력에 기초하여 상기 제1전압(Vlow)을 제어하는 카운터 제어신호(P1)를 출력하며, 이 과정은 상술하였으므로 설명의 편의를 위해 생략한다.
예컨대, 소정의 데이터 주기 동안 상기 전압 샘플러(510)의 출력 전압이 하이 상태 전압보다 로우 상태 전압이 더 많은 경우 상기 업/다운 카운터(524)는 다운 카운팅되고, 카운팅된 결과에 상응하는 디지털 코드(DC)를 출력한다. 상기 DAC(525)는 상기 디지털 코드(DC)를 아날로그 전압으로 변환하고,변화된 결과에 기초하여 상기 제1 전압(Vlow)은 감소된다.
상기 기준 전압 제어 블록(530)은 상기 감소된 제1전압(Vlow)에 기초하여 상기 기준 전압(Vref1)을 감소시킨다. 상술한 기준 전압 발생 블록(431)의 동작에 의하여 제1상태도(610)의 기준 전압(Vref1)은 제2상태도(620)에서 도시된 바와 같이 감소된다.
제2상태도(620)의 경우도 상기 제1전압(Vlow)이 상기 전압(DQ_Vlow)보다 큰 상태(Vlow＞DQ_Vlow)이므로 상술한 바와 같이 상기 기준 전압 발생 블록(431)은 상기 제1전압(Vlow)을 감소시키고, 그 결과 상기 기준 전압(Vref1)도 감소된다.
결국 제3상태도(630)에 도시된 바와 같이 상기 기준 전압 발생 블록(431)에 의해 상기 제1전압(Vlow)은 상기 전압(DQ_Vlow)과 같은 상태(Vlow=DQ_Vlow)가 되고, 그 결과 상기 기준 전압(Vref1)은 상기 데이터 신호(DQ1)의 스윙(Swing) 레벨의 가운데 위치(Vref1= DQ_Vlow + (VDDQ-DQ_Vlow)/2)로 조정된다.
상기 제3의 상태도(630)의 경우에 상기 기준 전압 발생 블록(431)에 의해 상기 제1전압(Vlow)이 감소되고, 제4상태도(640)에 도시된 바와 같이 상기 제1전압(Vlow)이 상기 전압(DQ_Vlow)보다 작은 상태(Vlow＜DQ_Vlow)가 된다.
상기 제4상태도(640)의 경우 상기 전압샘플러(510)는 하이 상태 전압을 출력하고, 상기 제1상태 전압 검출기(521)의 출력 신호(EN)는 인에이블 된다.
예컨대, 소정의 데이터 주기 동안 상기 전압 샘플러(510)의 출력 전압이 하이 상태 전압보다 로우 상태 전압이 더 많은 경우 상기 전압 샘플러(510)의 출력이 하이 상태 전압인 경우 상기 업/다운 카운터(524)는 업 카운팅되고, 카운팅된 결과에 상응하는 디지털 코드(DC)를 출력한다.
상기 DAC(525)는 상기 디지털 코드(DC)를 아날로그 전압으로 변환하고, 변환된 결과에 기초하여 상기 제1 전압(Vlow)은 증가되고, 제5상태도(650)에 도시된 바와 같이 상기 제1전압(Vlow)은 상기 전압(DQ_Vlow)과 같은 상태(Vlow=DQ_Vlow)가 된다.
그 결과 상기 기준 전압(Vref1)은 상기 데이터 신호(DQ1)의 스윙(Swing) 레벨의 가운데 위치((VDDQ-DQ_Vlow)/2)로 조정된다. 즉 상기 제5상태도(650)에서 상기 기준 전압 발생 블록(431)에 의해 상기 수신기(421)로 공급되는 상기 기준 전 압(Vref1)은 락(lock)된다
따라서 PVT 변화에 의하여 상기 락된(locked) 기준 전압(Vref1)의 위치의 변화가 생기더라도 본 발명에 따른 기준 전압 발생 블록(431)의 동작에 의하여 상기 기준 전압(Vref1)은 상기 락된(locked) 기준 전압의 위치로 조정된다. 그 결과 PVT 변화에 의한 상기 데이터 신호의 전압과 시간 마진(margin)이 감소되는 것이 방지된다.
도 7은 본 발명의 실시 예에 따른 기준 전압 발생 방법의 플로차트이다. 도 5 및 도 7을 참조하면, 클럭 신호(CLK)에 응답하여 입력된 데이터 신호(DQ1)와 기준전압(Vref1)을 비교한 결과를 출력하는 상기 수신기(431)의 기준 전압(Vref1)을 발생시키는 방법에 대해 살펴본다.
상기 클럭 신호(CLK)에 응답하여 상기 입력된 데이터 신호(DQ1)를 제1전압(Vlow)과 비교하고, 비교 결과를 출력한다(S710). 상기 비교 결과에 기초하여, 상기 제1전압(Vlow)을 제어한다(S720).
상기 수신기(421)의 출력(DQ1')이 제1 상태 전압을 갖는 경우 상기 단계(S710)의 출력 신호에 기초하여 상기 제1전압(Vlow)을 제어할 수 있다.
예컨대, 상기 클럭 신호(CLK)에 기초하여 상기 수신기의 출력 중 제1 상태 전압을 갖는 신호를 검출하고, 검출된 신호에 응답하여 상기 단계(S710)의 출력 신호를 적어도 하나의 래치들에 순차적으로 래치한다.
상기 래치들 각각의 출력 신호를 수신하고, 수신된 신호들에 기초하여 상기 제1 전압을 제어하기 위한 제어 신호를 발생시킨다. 상기 제어 신호에 기초하여 업(up) 또는 다운(down) 카운팅하고, 카운팅 결과에 기초하여 소정의 디지털 코드를 발생시킨다. 상기 소정의 디지털 코드를 아날로그 전압으로 변환하여, 상기 제1 전압을 제어한다.
상기 제어된 제1전압에 기초하여 상기 기준 전압(Vref1)을 제어한다(S730).
예컨대, 상기 제1전압(Vlow)이 수신된 데이터 신호(DQ)의 로우 상태 전압 (DQ_Vlow)보다 클 경우에는 상기 제1전압(Vlow)을 감소시킨다. 상기 감소된 제1전압(Vlow)에 의하여 상기 기준 전압(Vref1)도 감소된다.
본 발명은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 광 데이터 저장장치 등이 있다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것 이다.
상술한 바와 같이 본 발명에 따른 클럭 신호에 기초하여 데이터 신호를 샘플링하고 샘플링된 데이터 신호와 기준전압을 비교한 결과를 출력하는 데이터 수신기의 기준 전압 발생 회로 및 방법은, 상기 샘플링된 데이터 신호에서 상기 기준 전압을 실시간으로 추출함으로써 PVT변화에 따른 상기 기준전압의 변화를 추적(tracking)하고, 핀(Pin)별 미스매치(mismatch)도 보상하여 단일형 병렬데이터 신호 전송 시스템의 데이터 전송 속도를 증가시키는 효과가 있다.

Claims (11)

  1. 클럭 신호에 응답하여 입력된 데이터 신호와 기준전압을 비교한 결과를 출력하는 데이터 수신기를 위한 기준 전압 발생 회로에 있어서,
    상기 클럭 신호에 응답하여 상기 입력된 데이터 신호와 제1전압을 비교하고, 비교된 결과를 출력하는 전압 샘플러;
    상기 전압 샘플러의 출력 신호에 기초하여, 상기 제1전압을 제어하는 제1전압 제어 블록; 및
    상기 제어된 제1전압에 기초하여, 상기 기준 전압을 제어하는 기준 전압 제어 블록을 구비하는 기준 전압 발생 회로.
  2. 제1항에 있어서, 상기 제1전압 제어 블록은,
    상기 데이터 수신기의 출력이 제1상태 전압을 갖는 경우 상기 전압샘플러의 출력 신호에 기초하여 상기 제1전압을 제어하는 기준 전압 발생 회로.
  3. 제2항에 있어서, 상기 제1 전압 제어 블록은,
    상기 클럭 신호에 기초하여 상기 데이터 수신기의 출력 중 제1 상태 전압을 갖는 신호를 검출하는 제1상태 전압 검출기;
    상기 제1상태 전압 검출기의 출력 신호에 응답하여 상기 전압샘플러의 출력 신호를 순차적으로 래치하는 적어도 하나의 래치들;
    상기 적어도 하나의 래치들 각각의 출력 신호를 수신하고, 수신된 신호들에 기초하여 상기 제1 전압을 제어하기 위한 제어 신호를 발생하는 제어신호 발생부;
    상기 제어 신호에 기초하여 업(up) 또는 다운(down) 카운팅하고, 카운팅 결과에 기초하여 소정의 디지털 코드를 발생시키는 업/다운 카운터; 및
    상기 소정의 디지털 코드를 아날로그 전압으로 변환하여, 상기 제1 전압을 발생하는 DAC (Digital-Analogue Converter)를 구비하는 기준 전압 발생 회로.
  4. 제3항에 있어서, 상기 기준 전압 제어 블록은,
    제1 노드;
    상기 DAC의 출력 단자와 접속된 제2 노드;
    제2 전압 노드와 상기 제1노드 사이에 접속된 제1저항; 및
    상기 제1노드와 상기 제2노드 사이에 접속된 제2저항을 구비하며,
    상기 기준 전압은 상기 제1노드로부터 출력되는 기준 전압 발생 회로.
  5. 제4항에 있어서, 상기 제1 저항은,
    상기 제2 저항과 실질적으로 동일한 저항 값을 갖는 기준 전압 발생 회로.
  6. N(2 이상의 정수)개의 병렬 데이터 포트; 및
    상기 N개의 병렬데이터 포트를 통하여 N비트의 병렬데이터를 수신하기 위한 N개의 수신 블록들을 구비하며,
    상기 N개의 수신 블록들 각각은,
    클럭 신호에 응답하여 입력된 데이터 신호와 기준전압을 비교한 결과를 출력하는 데이터 수신기; 및
    상기 클럭 신호에 응답하여 상기 입력된 데이터 신호를 샘플링하고, 상기 샘플링된 데이터 신호의 전압 레벨에 기초하여 상기 기준전압을 제어하는 기준전압 발생기를 구비하는 병렬데이터 인터페이스를 사용하는 반도체 장치.
  7. 제6항에 있어서, 상기 기준 전압 발생기는
    상기 클럭 신호에 응답하여 상기 입력된 데이터 신호와 제1전압을 비교하고, 비교된 결과를 출력하는 전압 샘플러;
    상기 전압 샘플러의 출력 신호에 기초하여, 상기 제1전압을 제어하는 제1전압 제어 블록; 및
    상기 제어된 제1전압에 기초하여, 상기 기준 전압을 제어하는 기준 전압 제어 블록을 구비하는 병렬데이터 인터페이스를 사용하는 반도체 장치.
  8. 제7항에 있어서, 상기 제1전압 제어 블록은,
    상기 데이터 수신기의 출력이 제1상태 전압을 갖는 경우 상기 전압샘플러의 출력 신호에 기초하여 상기 제1전압을 제어하는 병렬데이터 인터페이스를 사용하는 반도체 장치.
  9. 클럭 신호에 응답하여 입력된 데이터 신호와 기준전압을 비교한 결과를 출력하는 데이터 수신기를 위한 기준 전압 발생 방법에 있어서,
    상기 클럭 신호에 응답하여 상기 입력된 데이터 신호와 제1전압을 비교하고, 비교된 결과를 출력하는 전압 샘플링 단계;
    상기 전압 샘플링 단계의 출력 신호에 기초하여, 상기 제1전압을 제어하는 제1전압 제어 단계; 및
    상기 제1전압 제어 단계에서 제어된 제1전압에 기초하여, 상기 기준 전압을 제어하는 기준 전압 제어 단계를 구비하는 기준 전압 발생 방법.
  10. 제9항에 있어서, 상기 제1 전압 제어 단계는,
    상기 데이터 수신기의 출력이 제1상태 전압을 갖는 경우 상기 전압 샘플링 단계의 출력 신호에 기초하여 상기 제1전압을 제어하는 기준 전압 발생 방법.
  11. 제10항에 있어서, 상기 제1 전압 제어 단계는,
    상기 클럭 신호에 기초하여 상기 데이터 수신기의 출력 중 제1 상태 전압을 갖는 신호를 검출하는 제1상태 전압 검출 단계;
    상기 제1상태 전압 검출 단계의 출력 신호에 응답하여 상기 제1상태 전압 샘플링 단계의 출력 신호를 적어도 하나의 래치들에 순차적으로 래치하는 단계;
    상기 적어도 하나의 래치들 각각의 출력 신호를 수신하고, 수신된 신호들에 기초하여 상기 제1 전압을 제어하기 위한 제어 신호를 발생시키는 단계;
    상기 제어 신호에 기초하여 업(up) 또는 다운(down) 카운팅하고, 카운팅 결과에 기초하여 소정의 디지털 코드를 발생시키는 단계; 및
    상기 소정의 디지털 코드를 아날로그 전압으로 변환하여, 상기 제1 전압을 발생하는 단계를 구비하는 기준 전압 발생 방법.
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