KR20080021972A - Test system and test method in multichip - Google Patents

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정진국
김병윤
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삼성전자주식회사
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Abstract

A test system and a test method in a multi-chip are provided to perform various test processes on the multi-chip by using a CPU(Central Processing Unit) embedded in the multi-chip. A multi-chip includes a system chip(120) and plural chips(140,160). The system chip includes a register(122), a selector(126), and a CPU(124). The register stores a test algorithm for testing the chips. The selector selects one of the chips in response to a select signal. The CPU(Central Processing Unit) transmits the select signal to the selector and tests the chips by using the test algorithm stored in the register. The select signal and the test algorithm are transmitted to the system chip from an external test equipment.

Description

멀티칩에 있어서 테스트 시스템 및 테스트 방법{TEST SYSTEM AND TEST METHOD IN MULTICHIP}TEST SYSTEM AND TEST METHOD IN MULTICHIP

도 1은 본 발명에 따른 적층된 멀티칩에 대하여 테스트할 수 있는 멀티칩에 대한 실시예를 보여주고 있다.1 illustrates an embodiment of a multichip that can be tested for stacked multichips according to the present invention.

도 2는 본 발명의 멀티칩 테스트 방법을 보여주고 있다.2 shows a multichip test method of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100: 멀티칩 200: 테스터100: Multichip 200: Tester

120: SOC 140: SRAM120: SOC 140: SRAM

160: FLASH 122: 레지스터160: FLASH 122: register

124: CPU 126: 선택기124: CPU 126: selector

본 발명은 테스트 시스템 및 그 방법에 관한 것으로, 좀 더 구체적으로 멀티칩에서의 테스트 시스템 및 그 방법에 관한 것이다.The present invention relates to a test system and a method thereof, and more particularly to a test system and a method in a multi-chip.

최근에 휴대용 장치의 스마트 폰, PDA, 네비게이션 등의 응용제품에서 저전력, 제품의 소형화를 구현하기 위하여 SiP(System in Package), MCP(Multi Chip Package), POP(Package on Package)기술의 적용이 보편화되고 있다. 이러한 기술은 단품 칩과 단품 메모리 등의 2개 이상의 칩들을 스택(stack) 공정을 통해 쌓아 놓았다. 각각의 단품 칩들은 테스트를 통하여 양품을 선별하여 스택 공정을 진행하고 있다. Recently, the application of SiP (System in Package), MCP (Multi Chip Package), and POP (Package on Package) technologies have become popular to realize miniaturization of low power and products in applications such as smart phones, PDAs, and navigation devices. It is becoming. This technology stacks two or more chips, such as discrete chips and discrete memories, through a stacking process. Each one-piece chip undergoes a stacking process by selecting a good product through a test.

그런데, 각각의 단품 칩들이 양품이라 하더라도 스택 공정을 거치면서, 각각의 칩들 사이의 인터페이스에서 일부 셀들이 타이밍, 로드(load), 저항 등에 대해 불량이 발생할 수 있다. 따라서 종래의 테스트 방법은 스택공정 후에 테스트를 하지 못하는 문제점이 되고 있다. 또한 단품 칩을 테스트할 시, 테스트 패턴도 한정적이다.However, even though each of the individual chips is a good product, some cells may fail in timing, load, resistance, etc. at the interface between the chips during the stacking process. Therefore, the conventional test method is a problem that can not be tested after the stack process. In addition, the test pattern is limited when testing a single chip.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 멀티칩 제품에서 복수의 칩들에 대한 스택공정 이후 테스트할 수 있는 멀티칩 및 그것의 테스트 방법을 제공하는데 있다. The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a multi-chip and a test method thereof that can be tested after the stack process for a plurality of chips in a multi-chip product.

본 발명의 복수의 칩들이 적층된 멀티칩에서, 상기 복수의 칩들 중에서 적어도 하나는 CPU를 내장하고 있는 시스템 칩인 상기 멀티칩에 대한 테스트 방법은: a) 테스트 알고리즘을 상기 시스템 칩에 전송하여 저장하는 단계; 및 b) 상기 시스템 칩에 저장된 상기 테스트 알고리즘을 통하여, 상기 CPU는 테스트될 칩을 테스트하는 단계를 포함한다.In the multi-chip in which a plurality of chips of the present invention are stacked, at least one of the plurality of chips is a system chip having a CPU. The test method for the multi-chip includes: a) transmitting and storing a test algorithm to the system chip. step; And b) testing, by the CPU, the chip to be tested, via the test algorithm stored in the system chip.

이 실시예에 있어서, 상기 선택된 테스트될 칩에 따라 상기 시스템 칩을 제 외한 상기 복수의 칩들을 상기 시스템 칩에 전기적으로 연결하거나 차단하는 단계를 포함한다.In this embodiment, electrically connecting or disconnecting the plurality of chips except the system chip to the system chip according to the selected chip to be tested.

이 실시예에 있어서, 상기 시스템 칩은 선택기를 포함하고 있고, 상기 선택기가 상기 시스템 칩을 제외한 상기 복수의 칩들을 상기 시스템 칩에 전기적으로 연결할지 말지를 결정하는 신호를 발생한다.In this embodiment, the system chip includes a selector, and the selector generates a signal that determines whether to electrically connect the plurality of chips except the system chip to the system chip.

이 실시예에 있어서, 상기 a) 단계는 상기 복수의 칩들 중에서 상기 테스트될 칩을 선택하고 상기 테스트될 칩을 테스트하기 위한 테스트 알고리즘을 작성하는 단계를 포함한다.In this embodiment, the step a) includes selecting a chip to be tested from among the plurality of chips and writing a test algorithm for testing the chip to be tested.

이 실시예에 있어서, 외부의 테스트 장비는 상기 테스트될 칩을 선택하는 선택신호와 상기 테스트 알고리즘을 상기 시스템 칩에 전송한다.In this embodiment, external test equipment sends a selection signal and a test algorithm for selecting the chip to be tested to the system chip.

이 실시예에 있어서, 상기 시스템 칩은 상기 테스트 알고리즘을 저장하는 레지스터를 포함한다.In this embodiment, the system chip includes a register that stores the test algorithm.

이 실시예에 있어서, 상기 시스템 칩은 상기 선택신호에 응답하여 상기 시스템 칩을 제외한 상기 복수의 칩들을 상기 시스템 칩에 전기적으로 연결하거나 차단하는 선택기를 포함한다.In this embodiment, the system chip includes a selector for electrically connecting or disconnecting the plurality of chips except the system chip to the system chip in response to the selection signal.

이 실시예에 있어서, 상기 CPU는 상기 선택신호와 상기 테스트 알고리즘에 의해 상기 테스트될 칩에 대한 테스트를 마친 뒤, 상기 테스트 장비로부터 상기 선택신호를 제외한 또 다른 테스트 알고리즘을 전송받아 상기 테스트될 칩을 테스트한다.In this embodiment, after the CPU has finished testing the chip to be tested by the selection signal and the test algorithm, the CPU receives another test algorithm except for the selection signal from the test equipment to receive the chip to be tested. Test it.

이 실시예에 있어서, 상기 멀티칩은 상기 테스트 장비를 통하여 테스트를 하 기위한 테스트핀들을 포함한다.In this embodiment, the multichip includes test pins for testing through the test equipment.

이 실시예에 있어서, 상기 테스트핀들은 상기 멀티칩을 정상동작하는데 이용되는 핀들을 공용하여 사용된다.In this embodiment, the test pins are used in common with the pins used for normal operation of the multichip.

이 실시예에 있어서, 상기 시스템 칩을 제외한 복수의 칩들은 메모리칩들이다.In this embodiment, the plurality of chips except the system chip are memory chips.

이 실시예에 있어서, 상기 시스템 칩은 상기 메모리칩들의 종류 및 크기에 대한 정보를 저장하고 있다.In this embodiment, the system chip stores information on the type and size of the memory chips.

이 실시예에 있어서, 상기 시스템 칩은 SOC(system on chip)이다.In this embodiment, the system chip is a system on chip (SOC).

이 실시예에 있어서, 상기 CPU는 ARM(Advancded RISC Machine)이다.In this embodiment, the CPU is an Advanced RISC Machine (ARM).

본 발명에 따른 멀티칩은 시스템 칩; 및 상기 복수의 칩들을 포함하되,Multi-chip according to the present invention is a system chip; And a plurality of chips,

상기 시스템 칩은, 상기 복수의 칩들을 테스트하기 위한 테스트 알고리즘을 저장하는 레지스터; 선택신호에 응답하여 상기 칩들 중 어느 하나를 선택하는 선택기; 및 상기 선택기로 상기 선택신호를 전송하고, 상기 레지스터에 저장된 테스트 알고리즘을 통하여 상기 복수의 칩들을 테스트하는 CPU를 포함한다.The system chip further comprises: a register storing a test algorithm for testing the plurality of chips; A selector for selecting any one of the chips in response to a selection signal; And a CPU for transmitting the selection signal to the selector and testing the plurality of chips through a test algorithm stored in the register.

이 실시예에 있어서, 상기 선택신호 및 상기 테스트 알고리즘은 외부의 테스트 장비로부터 상기 시스템 칩에 전송된다.In this embodiment, the selection signal and the test algorithm are transmitted from external test equipment to the system chip.

본 발명에 따른 멀티칩 테스트 시스템은: 멀티칩; 및 테스트 알고리즘을 상기 멀티칩에 전송하는 테스터를 포함하되, 상기 멀티칩은, 시스템 칩; 및 상기 복수의 칩들을 포함하되, 상기 시스템 칩은, 상기 복수의 칩들을 테스트하기 위한 테스트 알고리즘을 저장하는 레지스터; 선택신호에 응답하여 상기 칩들 중 어느 하나 를 선택하는 선택기; 및 상기 선택기로 상기 선택신호를 전송하고, 상기 레지스터에 저장된 테스트 알고리즘을 통하여 상기 복수의 칩들을 테스트하는 CPU를 포함한다.A multichip test system according to the present invention comprises: a multichip; And a tester for transmitting a test algorithm to the multichip, wherein the multichip comprises: a system chip; And the plurality of chips, wherein the system chip comprises: a register storing a test algorithm for testing the plurality of chips; A selector for selecting any one of the chips in response to a selection signal; And a CPU for transmitting the selection signal to the selector and testing the plurality of chips through a test algorithm stored in the register.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 1은 본 발명에 따른 적층된 멀티칩에 대하여 테스트할 수 있는 멀티칩(100)에 대한 실시예를 보여주고 있다. 도 1을 참조하면, 멀티칩(100)은 SOC(120), SRAM(140) 및 FLASH(160)을 포함하고 있다. SOC(120), SRAM(140) 및 FLASH(160)은 적층되어 있다.1 illustrates an embodiment of a multichip 100 that can be tested for stacked multichips in accordance with the present invention. Referring to FIG. 1, the multichip 100 includes an SOC 120, an SRAM 140, and a FLASH 160. The SOC 120, the SRAM 140, and the FLASH 160 are stacked.

터스터(200)는 멀티칩(100)의 내부에 적층된 칩들(120,140,160)을 각각 테스트한다. 여기서 터스터(200)는 자동시험장비(Automatic Test Equipment:ATE)일 수 있다. 터스터(200)는 적층된 칩들(120,140,160)을 테스트하기 위한 정보를 SOC(120)에 전송한다. 전송된 정보는 테스트 명령, 클럭, 테스트될 칩에 대한 정보 및 테스트 알고리즘 등이다. 여기서 테스트 알고리즘은 칩을 테스트하는데 사용된다.The tester 200 tests the chips 120, 140, and 160 stacked inside the multichip 100, respectively. Here, the tuster 200 may be an automatic test equipment (ATE). The tuster 200 transmits information for testing the stacked chips 120, 140, and 160 to the SOC 120. The information transmitted is test commands, clocks, information about the chip to be tested, and test algorithms. Here the test algorithm is used to test the chip.

멀티칩(100)은 터스터(200)와 통신할 수 있는 별도의 테스트핀들(도시하지 않았음)을 포함하고 있다. 테스트핀들은 멀티칩(100)의 다른 핀들과 공유되어 사용될 수 있다. 예를 들어, 멀티칩(100)은 소정의 핀들을 테스트 모드시 테스트핀들로 사용하고, 정상 동작시에는 정상동작을 하기 위한 핀들로 사용한다.The multichip 100 includes separate test pins (not shown) that can communicate with the tuster 200. The test pins may be shared and used with other pins of the multichip 100. For example, the multichip 100 uses predetermined pins as test pins in a test mode and pins for normal operation in normal operation.

본 발명의 멀티칩(100)은 외부신호에 응답하여 내부 칩들을 자체적으로 테스트할 수 있는 CPU을 내장한 시스템칩을 포함하고 있다. SOC(120)은 중앙처리장치(CPU)을 내장한 시스템칩이다. 여기서 중앙처리장치(CPU)는 ARM(Advancded RISC Machine) 코어일 수 있다. ARM 코어는 낮은 전력 소비로 높은 실행능력과 전력 효율을 구축하고 있다. The multichip 100 of the present invention includes a system chip having a CPU that can test internal chips by itself in response to an external signal. The SOC 120 is a system chip incorporating a central processing unit (CPU). Here, the CPU may be an Advanced RISC Machine (ARM) core. The ARM core achieves high performance and power efficiency with low power consumption.

SOC(120)은 SRAM(140) 및 FLASH(160)에 대한 고유정보들을 기억하고 있다. 여기서 고유정보들은 메모리칩(140,160)들의 종류, 크기, 연결된 뱅크 등이다. The SOC 120 stores unique information about the SRAM 140 and the FLASH 160. The unique information is the type, size, connected bank, etc. of the memory chips 140 and 160.

도 1을 참조하면, SOC(120)은 레지스터(122), CPU(124) 및 선택기(120)를 포함하고 있다.Referring to FIG. 1, the SOC 120 includes a register 122, a CPU 124, and a selector 120.

레지스터(122)는 외부의 터스터(200)에서 전송된 테스트 알고리즘를 저장하고 있다. 여기서 레지스터(122)는 ROM(Read Only Memory) 혹은 플래시 메모리를 이용할 수 있다. The register 122 stores the test algorithm transmitted from the external tutor 200. The register 122 may use a read only memory (ROM) or a flash memory.

한편, 본 발명의 멀티칩(100)은 테스트 알고리즘를 내장하고 있을 수도 있다. 즉 레지스터(122)는 각각의 칩을 테스트할 때 사용되는 테스트 알고리즘들을 내장하고 있다. 따라서, 각각의 칩을 테스트할 때, CPU(124)는 외부로부터 테스트 알고리즘를 전달받아 테스트를 실행하는 것이 아니라 레지스터에 저장된 테스트 알고리즘를 읽어와 테스트를 실행한다.On the other hand, the multi-chip 100 of the present invention may have a built-in test algorithm. That is, the register 122 contains test algorithms used when testing each chip. Therefore, when testing each chip, the CPU 124 receives the test algorithm from the outside and executes the test by reading the test algorithm stored in the register instead of executing the test.

CPU(124)는 멀티칩(100)의 내부를 제어한다. 특별히, CPU(124)는 레지스터(122)에 저장된 테스트 알고리즘을 읽어와 멀티칩(100)에 있는 복수의 칩들을 테스트하게 된다. 또한 CPU(124)는 선택기(126)에 제어신호(TCS)를 전달하여 SRAM(140) 혹은 FLASH(160)을 CPU에 전기적으로 연결하거나 차단하도록 제어한다. 여기서 제어신호(TCS)는 테스트될 칩을 CPU(124)에 연결하기 위한 신호이다. 제어신호(TCS)는 테스터(200)로부터 전송된 테스트될 칩에 대한 정보에 의해 결정된다. 테스트될 칩은 SOC(120), SRAM(140) 및 FLASH(160) 중에서 어느 하나이다. The CPU 124 controls the inside of the multichip 100. In particular, the CPU 124 reads a test algorithm stored in the register 122 to test a plurality of chips in the multichip 100. In addition, the CPU 124 transmits a control signal TCS to the selector 126 to control the SRAM 140 or the FLASH 160 to be electrically connected to or disconnected from the CPU. The control signal TCS is a signal for connecting the chip to be tested to the CPU 124. The control signal TCS is determined by the information about the chip to be tested transmitted from the tester 200. The chip to be tested is any of SOC 120, SRAM 140 and FLASH 160.

선택기(126)는 CPU(124)에서 전달된 제어신호(TCS)에 응답하여 선택신호들(CS0,CS1)을 생성한다. 만약 선택된 테스트될 칩이 SRAM(140)이라면, 선택기(126)는 선택신호(CS0)을 생성하여, CPU(124)에 SRAM(140)을 전기적으로 연결한다. 만약 선택된 테스트될 칩이 FLASH(160)이라면, 선택기(126)는 선택신호(CS1)을 생성하여, SOC(CPU)에 FLASH(160)을 전기적으로 연결한다. 또한 선택된 테스트될 칩이 SOC(120) 자체라면, 선택기(126)는 SRAM(140) 및 FLASH(160) 모두를 CPU(124)로부터 전기적으로 단락시킨다. 이는 CPU(124)에 외부의 칩들이 전기적으로 연결됨으로 발생할 수 있는 테스트 이상을 제거하기 위함이다.The selector 126 generates the selection signals CS0 and CS1 in response to the control signal TCS transmitted from the CPU 124. If the selected chip to be tested is the SRAM 140, the selector 126 generates the select signal CS0 to electrically connect the SRAM 140 to the CPU 124. If the selected chip to be tested is the FLASH 160, the selector 126 generates the selection signal CS1 to electrically connect the FLASH 160 to the SOC (CPU). Also, if the selected chip to be tested is the SOC 120 itself, the selector 126 electrically shorts both the SRAM 140 and the FLASH 160 from the CPU 124. This is to eliminate test abnormalities that may occur due to the external connection of the external chips to the CPU 124.

도 1에서 선택기(126)는 SOC(120)에 내장되어 있었으나, 반드시 내장할 필요는 없다. 도 2처럼, 선택장치(300)을 멀티칩(100) 외부에 둘 수도 있다. 도 2는 본 발명에 따른 적층된 멀티칩에 대하여 테스트할 수 있는 멀티칩에 대한 또 다른 실시예를 보여주고 있다.Although the selector 126 is embedded in the SOC 120 in FIG. 1, it is not necessary to include the selector 126. As shown in FIG. 2, the selector 300 may be placed outside the multi-chip 100. Figure 2 shows another embodiment of a multichip that can be tested for stacked multichips according to the present invention.

도 2는 본 발명의 멀티칩 테스트 방법을 보여주고 있다. 도 1과 도 2를 참조하여, 테스트 방법을 설명하면 다음과 같다. 2 shows a multichip test method of the present invention. Referring to Figures 1 and 2, the test method will be described.

S10단계에서는 테스트 알고리즘를 CPU(124)가 내장된 시스템 칩에 전송한다. In operation S10, the test algorithm is transmitted to a system chip in which the CPU 124 is embedded.

사용자는 테스트될 칩을 선택하고, 그에 따른 테스트 종류를 결정한다. 사용 자는 테스트 종류에 해당하는 테스트 알고리즘을 작성한다. 테스트 알고리즘은 테스트될 칩의 종류에 따라 다양하게 할 수 있다. 예를 들어 멀티칩 내의 메모리칩들(140,160)을 테스트하게 될 경우, 메모리칩의 종류, 크기, 연결된 뱅크를 확인하여 적절한 테스트 패턴을 만들어 테스트 알고리즘을 작성한다. 도 1을 참조하면, 시스템 칩은 SOC(120)이다. 테스트 알고리즘은 테스터(200)에서 SOC(120)로 전송된다. 이때 테스트될 칩에 대한 정보도 함께 전송된다. 전송된 테스트될 칩에 대한 정보와 테스트 알고리즘에 따라, CPU(124)는 테스트될 칩이 무엇인지 확인한 후, 선택기(126)에 제어신호(TCS)를 전달한다. 선택기(126)은 전달된 제어신호(TCS)에 응답하여 선택신호들(CS0,CS1)을 생성한다. 생성된 선택신호들(CSO,CS1)에 따라, 선택기(126)는 SRAM(140) 및 FLASH(160)을 CPU(124)에 전기적으로 연결하거나 단락시킨다. 또한 CPU(124)는 테스터(200)로부터 전송된 테스트 알고리즘을 레지스터(122)에 저장해 둔다. The user selects the chip to be tested and determines the type of test accordingly. The user writes a test algorithm corresponding to the test type. The test algorithm can vary depending on the type of chip to be tested. For example, when testing the memory chips 140 and 160 in the multichip, a test algorithm is prepared by checking the type, size, and connected bank of the memory chip to make an appropriate test pattern. Referring to FIG. 1, the system chip is an SOC 120. The test algorithm is sent from the tester 200 to the SOC 120. Information about the chip to be tested is also transmitted. According to the information about the chip to be tested and the test algorithm, the CPU 124 checks which chip is to be tested and then transmits a control signal TCS to the selector 126. The selector 126 generates the selection signals CS0 and CS1 in response to the transmitted control signal TCS. According to the generated selection signals CSO and CS1, the selector 126 electrically connects or shorts the SRAM 140 and the FLASH 160 with the CPU 124. The CPU 124 also stores the test algorithm transmitted from the tester 200 in the register 122.

S20단계에서는 시스템 칩이 테스트 알고리즘에 따라 테스트될 칩을 테스트한다. CPU(124)는 S10단계에서 레지스터(122)에 저장된 테스트 알고리즘을 읽어와 테스트 패턴을 만들어 테스트될 칩에 대한 테스트를 실시한다.In step S20, the system chip tests the chip to be tested according to the test algorithm. The CPU 124 reads the test algorithm stored in the register 122 in step S10 to make a test pattern and test the chip to be tested.

경우에 따라서, 특정 칩이 CPU(124)에 전기적으로 연결한 상태에서 제 1 테스트 알고리즘로 제 1 테스트를 마친 뒤에, 제 2 테스트 알고리즘로 제 2 테스트를 실시할 필요도 있게 된다. 이때 사용자는 제 2 테스트 알고리즘를 작성한다. 테스터(200)는 작성된 제 2 테스트 알고리즘를 SOC(120)에 전송하다. CPU(124)는 전송된 제 2 테스트 알고리즘을 레지스터(122)에 저장한다. 그 후, CPU(124)는 레지 스터(122)에 저장된 제 2 테스트 알고리즘에 따라 특정 칩에 대한 제 2 테스트를 실시한다.In some cases, after the first test is completed with the first test algorithm while the specific chip is electrically connected to the CPU 124, it is also necessary to perform the second test with the second test algorithm. At this time, the user writes a second test algorithm. The tester 200 transmits the created second test algorithm to the SOC 120. The CPU 124 stores the transferred second test algorithm in the register 122. The CPU 124 then performs a second test on the particular chip in accordance with a second test algorithm stored in the register 122.

본 발명에 따른 멀티칩의 테스트 방법은 다양한 테스트를 실시할 수 있게 된다. 종래의 테스트 방법은 단품의 칩들에 하드웨어적으로 실장된 테스트 패턴에 따라 테스트를 실행하였다. 그러나 이러한 실장된 테스트 패턴은 매우 제한적일 수밖에 없다. 그러나 본 발명에 따른 멀티칩의 테스트 방법은 멀티칩 내부의 CPU을 이용하여 소프트웨어적으로 테스트하게 된다. 따라서, 테스트 패턴에 대한 제한이 없어지게 된다. 사용자는 원하는 테스트 패턴에 대한 테스트 알고리즘을 작성하여 시스템칩에 전송하고, 시스템칩은 테스트 알고리즘에 따라 멀티칩을 테스트하기 때문이다.The test method of the multichip according to the present invention can perform various tests. In the conventional test method, a test was performed according to a test pattern mounted in hardware on a single chip. However, these built-in test patterns are very limited. However, the test method of the multichip according to the present invention is tested in software using a CPU inside the multichip. Thus, there is no restriction on the test pattern. The user writes a test algorithm for a desired test pattern and transmits it to the system chip, and the system chip tests the multichip according to the test algorithm.

또한 본 발명의 멀티칩에 대한 테스트 방법은, 멀티칩 내부의 CPU를 이용하여 테스트하기 때문에, 고가의 테스트 장비를 구비할 필요가 없다. 일례로 종래의 테스트 장비는 133MHz에서 동작하는 메모리칩을 테스트하기 위해서 133MHz 클럭을 발생시켜야 한다. 이는 테스트 장비의 비용을 상승시키는 요인이 되고 있다. 그러나 본 발명의 테스트 장비는 10MHz의 클럭을 발생시키기만 하여도, CPU를 내장한 칩에서 메모리칩을 동작하는 133MHz 클럭을 만들어 제공할 수 있게 된다. 이로써 본 발명의 테스트 방법은 고가의 테스트 장비를 사용할 필요가 없다.Moreover, since the test method for the multichip of this invention tests using the CPU inside a multichip, it is not necessary to provide expensive test equipment. For example, conventional test equipment has to generate a 133 MHz clock to test a memory chip operating at 133 MHz. This increases the cost of test equipment. However, the test equipment of the present invention can generate and provide a 133MHz clock that operates a memory chip in a chip in which a CPU is built, even if it generates a clock of 10MHz. As a result, the test method of the present invention does not require the use of expensive test equipment.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.

상술한 바와 같이 본 발명에 따른 멀티칩에 대한 테스트 방법은 CPU가 내장된 시스템 칩을 테스트하는데 사용함으로, 다양한 테스트를 실시하고, 고가의 테스트 장비를 필요로 하지 않게 된다.As described above, the test method for the multichip according to the present invention is used to test a system chip in which a CPU is built, thereby performing various tests and eliminating the need for expensive test equipment.

Claims (17)

복수의 칩들이 적층된 멀티칩에서, 상기 복수의 칩들 중에서 적어도 하나는 CPU를 내장하고 있는 시스템 칩인 상기 멀티칩에 대한 테스트 방법에 있어서:In the multi-chip in which a plurality of chips are stacked, at least one of the plurality of chips is a system chip containing a CPU in the test method for the multi-chip: a) 테스트 알고리즘을 상기 시스템 칩에 전송하여 저장하는 단계; 및a) transmitting and storing a test algorithm on the system chip; And b) 상기 시스템 칩에 저장된 상기 테스트 알고리즘을 통하여, 상기 CPU는 테스트될 칩을 테스트하는 단계를 포함하는 멀티칩의 테스트 방법.b) the CPU testing the chip to be tested, via the test algorithm stored in the system chip. 제 1 항에 있어서,The method of claim 1, 상기 선택된 테스트될 칩에 따라 상기 시스템 칩을 제외한 상기 복수의 칩들을 상기 시스템 칩에 전기적으로 연결하거나 차단하는 단계를 포함하는 멀티칩의 테스트 방법.Electrically connecting or disconnecting the plurality of chips except the system chip to the system chip according to the selected chip to be tested. 제 2 항에 있어서,The method of claim 2, 상기 시스템 칩은 선택기를 포함하고 있고, 상기 선택기가 상기 시스템 칩을 제외한 상기 복수의 칩들을 상기 시스템 칩에 전기적으로 연결할지 말지를 결정하는 신호를 발생하는 멀티칩의 테스트 방법.And the system chip comprises a selector, wherein the selector generates a signal that determines whether to electrically connect the plurality of chips except the system chip to the system chip. 제 2 항에 있어서,The method of claim 2, 상기 a) 단계는 상기 복수의 칩들 중에서 상기 테스트될 칩을 선택하고 상기 테스트될 칩을 테스트하기 위한 테스트 알고리즘을 작성하는 단계를 포함하는 멀티칩의 테스트 방법.The step a) includes selecting a chip to be tested among the plurality of chips and writing a test algorithm for testing the chip to be tested. 제 4 항에 있어서,The method of claim 4, wherein 외부의 테스트 장비는 상기 테스트될 칩을 선택하는 선택신호와 상기 테스트 알고리즘을 상기 시스템 칩에 전송하는 멀티칩의 테스트 방법.The external test equipment is a multi-chip test method for transmitting the selection signal and the test algorithm for selecting the chip to be tested to the system chip. 제 5 항에 있어서,The method of claim 5, wherein 상기 시스템 칩은 상기 테스트 알고리즘을 저장하는 레지스터를 포함하는 멀티칩의 테스트 방법. And the system chip comprises a register for storing the test algorithm. 제 5 항에 있어서,The method of claim 5, wherein 상기 시스템 칩은 상기 선택신호에 응답하여 상기 시스템 칩을 제외한 상기 복수의 칩들을 상기 시스템 칩에 전기적으로 연결하거나 차단하는 선택기를 포함하는 멀티칩의 테스트 방법.The system chip includes a selector for electrically connecting or disconnecting the plurality of chips except the system chip to the system chip in response to the selection signal. 제 7 항에 있어서,The method of claim 7, wherein 상기 CPU는 상기 선택신호와 상기 테스트 알고리즘에 의해 상기 테스트될 칩에 대한 테스트를 마친 뒤, 상기 테스트 장비로부터 상기 선택신호를 제외한 또 다른 테스트 알고리즘을 전송받아 상기 테스트될 칩을 테스트하는 멀티칩의 테스트 방법.After the CPU finishes the test of the chip to be tested by the selection signal and the test algorithm, the CPU receives a test algorithm other than the selection signal from the test equipment to test the chip to be tested. Way. 제 5 항에 있어서,The method of claim 5, wherein 상기 멀티칩은 상기 테스트 장비를 통하여 테스트를 하기위한 테스트핀들을 포함하는 멀티칩의 테스트 방법.The multichip test method of the multichip including test pins for testing through the test equipment. 제 9 항에 있어서,The method of claim 9, 상기 테스트핀들은 상기 멀티칩을 정상동작하는데 이용되는 핀들을 공용하여 사용되는 멀티칩의 테스트 방법.The test pins are a multi-chip test method used in common to use the pins used for normal operation of the multi-chip. 제 1 항에 있어서,The method of claim 1, 상기 시스템 칩을 제외한 복수의 칩들은 메모리칩들인 멀티칩의 테스트 방법.The plurality of chips except the system chip are memory chips. 제 11 항에 있어서,The method of claim 11, 상기 시스템 칩은 상기 메모리칩들의 종류 및 크기에 대한 정보를 저장하고 있는 멀티칩의 테스트 방법.The system chip stores the information on the type and size of the memory chips. 제 1 항에 있어서,The method of claim 1, 상기 시스템 칩은 SOC(system on chip)인 멀티칩의 테스트 방법.The system chip is a system on chip (SOC) test method of a multi-chip. 제 1 항에 있어서,The method of claim 1, 상기 CPU는 ARM(Advancded RISC Machine)인 멀티칩의 테스트 방법.The CPU is an ARM (Advancded RISC Machine) multi-chip test method. 시스템 칩; 및System chips; And 상기 복수의 칩들을 포함하되,Including the plurality of chips, 상기 시스템 칩은,The system chip, 상기 복수의 칩들을 테스트하기 위한 테스트 알고리즘을 저장하는 레지스터;A register to store a test algorithm for testing the plurality of chips; 선택신호에 응답하여 상기 칩들 중 어느 하나를 선택하는 선택기; 및A selector for selecting any one of the chips in response to a selection signal; And 상기 선택기로 상기 선택신호를 전송하고, 상기 레지스터에 저장된 테스트 알고리즘을 통하여 상기 복수의 칩들을 테스트하는 CPU를 포함하는 멀티칩.And a CPU for transmitting the selection signal to the selector and testing the plurality of chips through a test algorithm stored in the register. 제 15 항에 있어서,The method of claim 15, 상기 선택신호 및 상기 테스트 알고리즘은 외부의 테스트 장비로부터 상기 시스템 칩에 전송되는 멀티칩.The selection signal and the test algorithm are transmitted to the system chip from an external test equipment. 멀티칩 테스트 시스템에 있어서:In a multichip test system: 멀티칩; 및Multichip; And 테스트 알고리즘을 상기 멀티칩에 전송하는 테스터를 포함하되,A tester for transmitting a test algorithm to the multichip, 상기 멀티칩은,The multichip, 시스템 칩; 및System chips; And 상기 복수의 칩들을 포함하되,Including the plurality of chips, 상기 시스템 칩은,The system chip, 상기 복수의 칩들을 테스트하기 위한 테스트 알고리즘을 저장하는 레지스터;A register to store a test algorithm for testing the plurality of chips; 선택신호에 응답하여 상기 칩들 중 어느 하나를 선택하는 선택기; 및A selector for selecting any one of the chips in response to a selection signal; And 상기 선택기로 상기 선택신호를 전송하고, 상기 레지스터에 저장된 테스트 알고리즘을 통하여 상기 복수의 칩들을 테스트하는 CPU를 포함하는 멀티칩 테스트 시스템.And a CPU for transmitting the selection signal to the selector and testing the plurality of chips through a test algorithm stored in the register.
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