KR20080017829A - Low drop out regulator - Google Patents

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Abstract

A low drop out regulator is provided to improve a response time of the regulator by decreasing an equivalent resistance of an output terminal of the low drop out regulator. A low drop out regulator includes a differential amplifier(10), an output unit(20), and a response time enhancer(30). The differential amplifier compares a reference voltage with an output voltage and outputs a voltage signal. The output unit includes a voltage-controlled current switch and a divider resistor. The voltage-controlled current switch outputs a constant current according to the voltage signal from the differential amplifier. The divider resistor is connected to the current switch and feeds back the output voltage to the differential amplifier. The response time enhancer is connected between the differential amplifier and the output unit. When the output current is changed from a high value to a lower value, the response time enhancer decreases the output voltage to decrease the response time.

Description

로우 드롭 아웃 레귤레이터{LOW DROP OUT REGULATOR}LOW DROP OUT REGULATOR}

도 1은 종래의 로우 드롭 아웃 레귤레이터를 도시한 블록도이다.1 is a block diagram illustrating a conventional low drop out regulator.

도 2는 도 1에 도시된 로우 드롭 아웃 레귤레이터에서 부하 전류가 높은 값에서 낮은 값으로 변하는 동안 출력 전압의 과도기 응답을 도시한 그래프이다.FIG. 2 is a graph showing the transient response of the output voltage while the load current changes from a high value to a low value in the low drop out regulator shown in FIG.

도 3은 본 발명에 따른 로우 드롭 아웃 레귤레이터를 도시한 회로도이다.3 is a circuit diagram illustrating a low drop out regulator according to the present invention.

도 4는 도 3에 도시된 로우 드롭 아웃 레귤레이터에서 부하 전류가 높은 값에서 낮은 값으로 변하는 동안 출력 전압의 과도기 응답을 도시한 그래프이다.FIG. 4 is a graph showing the transient response of the output voltage while the load current varies from high value to low value in the low drop out regulator shown in FIG.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10; 차동 증폭기10; Differential amplifier

20; 출력부20; Output

30; 응답 속도 향상부30; Response speed improvement part

본 발명은 로우 드롭 아웃 레귤레이터에 관한 것으로서, 보다 상세히는 출력 전류가 높은 값을 갖다가 순간적으로 낮은 값을 가질 경우 출력단의 출력 폴점이 낮은 점으로 이동하는 것을 억제하여 출력단의 응답 속도를 향상시킬 수 있는 로우 드롭 아웃 레귤레이터에 관한 것이다.The present invention relates to a low dropout regulator, and more particularly, when the output current has a high value and has a low value instantaneously, the output pole of the output stage can be suppressed from moving to a low point to improve the response speed of the output stage. Is a low dropout regulator.

일반적으로 로우 드롭 아웃 레귤레이터는 노트북, 이동 통신 단말기, 휴대용 단말기 등뿐만 아니라 여러 분야의 전자 디바이스에서 사용된다. 이러한 로우 드롭 아웃 레귤레이터는 전자 디바이스의 특정 부하에 대한 조정된 전압 레벨이 입력 전원으로부터 이용 가능하지 않을 때 또는/ 및 입력 전원의 질이 특정 부하에 대해 충분하지 않을 때 사용될 수 있다. 통상 이러한 로우 드롭 아웃 레귤레이터는 상대적으로 작은 전압 강하를 가지면서 상기 조정된 출력 전압을 제공한다.Low drop-out regulators are commonly used in notebooks, mobile communication terminals, portable terminals, etc., as well as electronic devices in many fields. Such a low drop out regulator can be used when the regulated voltage level for a particular load of the electronic device is not available from the input power source and / or when the quality of the input power source is not sufficient for the particular load. Typically such a low drop out regulator provides the regulated output voltage with a relatively small voltage drop.

도 1은 종래의 로우 드롭 아웃 레귤레이터를 도시한 블록도이다.1 is a block diagram illustrating a conventional low drop out regulator.

도시된 바와 같이 종래의 로우 드롭 아웃 레귤레이터는 입력 전압(VIN)을 제공하는 입력 전원 단자와, 상기 입력 전원 단자에 소스가 연결된 PMOS 트랜지스터(MP1)와, 상기 트랜지스터(MP1)의 드레인에 연결되어 출력 전압(VOUT)을 공급하는 출력 전원 단자와, 상기 출력 전원 단자에 직렬로 연결된 분압 저항(R1,R2)과, 상기 분압 저항(R1,R2) 사이에 비반전 입력 단자(+)가 연결되고, 반전 입력 단자(-)에는 기준 전압(VREF)이 연결되며, 출력 단자는 상기 트랜지스터(MP1)의 게이트에 연결된 차동 증폭기(10')를 포함한다.As shown, a conventional low drop out regulator has an input power terminal providing an input voltage VIN, a PMOS transistor MP1 having a source connected to the input power terminal, and a drain connected to an output of the transistor MP1. A non-inverting input terminal (+) is connected between an output power supply terminal for supplying a voltage VOUT, voltage divider resistors R1 and R2 connected in series to the output power supply terminal, and the voltage divider resistors R1 and R2. A reference voltage VREF is connected to the inverting input terminal (-), and the output terminal includes a differential amplifier 10 'connected to the gate of the transistor MP1.

이러한 로우 드롭 아웃 레귤레이터는 주지된 바와 같이 차동 증폭기가 기준 전압 신호와 분압 저항들로부터 얻은 전압 레벨을 비교하여 에러 차동 증폭 기능을 수행한다. 즉, 상기 차동 증폭기는 전압 에러 신호의 차이를 기초로 하여 출력 단자를 통해서 트랜지스터의 게이트에 적절한 제어 신호를 출력한다. 또한, 상기 트랜지스터는 상기 제어 신호에 대응하여 출력 전압 레벨을 변경함으로써 전압 에러 신호를 가능한 0에 가깝게 하도록 한다.This low dropout regulator performs error differential amplification by comparing the voltage level obtained by the differential amplifier from the reference voltage signal and the divider resistors as is well known. That is, the differential amplifier outputs an appropriate control signal to the gate of the transistor through the output terminal based on the difference of the voltage error signal. The transistor also makes the voltage error signal as close to zero as possible by changing the output voltage level in response to the control signal.

예를 들어, 출력 단자의 출력 전압이 요구하는 조정 전압 레벨보다 크게 증가하면, 상기 분압 저항들에 의한 전압 레벨도 증가한다. 이후 차동 증폭기의 입력 전압 사이의 에러 전압은 트랜지스터의 게이트에 높은 전압을 출력함으로써 결과적으로 트랜지스터를 통해 적은 전류가 흐르도록 한다.For example, if the output voltage of the output terminal increases larger than the required adjustment voltage level, the voltage level caused by the voltage divider resistors also increases. The error voltage between the input voltage of the differential amplifier then outputs a high voltage to the gate of the transistor, resulting in less current flowing through the transistor.

반면, 출력 단자의 출력 전압이 요구하는 조정 전압 레벨보다 작게 감소하면, 상기 분압 저항들에 의한 전압 레벨도 감소한다. 이후 차동 증폭기의 입력 전압 사이의 에러 전압은 트랜지스터의 게이트에 낮은 전압을 출력함으로써 결과적으로 트랜지스터를 통해 많은 전류가 흐르도록 한다. On the other hand, if the output voltage of the output terminal decreases below the required adjustment voltage level, the voltage level caused by the voltage divider resistors also decreases. The error voltage between the input voltage of the differential amplifier then outputs a low voltage to the gate of the transistor, resulting in a large current flowing through the transistor.

도 2는 도 1에 도시된 로우 드롭 아웃 레귤레이터에서 부하 전류가 높은 값에서 낮은 값으로 변하는 동안 출력 전압의 과도기 응답을 도시한 그래프이다.FIG. 2 is a graph showing the transient response of the output voltage while the load current changes from a high value to a low value in the low drop out regulator shown in FIG.

도시된 바와 같이 종래의 로우 드롭 아웃 레귤레이터에서는 출력 단자를 통한 부하 전류가 급격하게 변하게 되면 출력 전압이 일정하게 유지되지 않고 출력 전류의 과도 응답에 따라 안정화되는 시간이 필요하다. 이때 출력 전압에 리플이 발생하게 되어 출력 전류의 과도 응답에 대해 출력이 불안정해진다.As shown, in the conventional low dropout regulator, when the load current through the output terminal changes abruptly, the output voltage does not remain constant and requires time to stabilize according to the transient response of the output current. At this time, ripple occurs in the output voltage, and the output becomes unstable in response to the transient response of the output current.

이는 출력 단자에 나타나는 폴(pole)점이 출력 전류에 의해 변동하기 때문이며, 특히 출력 전류가 낮은 값에서 높은 값으로 변할 때에는 출력 단자에 나타나는 폴점은 낮은 주파수 영역에 있다가 높은 주파수 영역으로 이동하게 된다. 반대로, 출력 전류가 높은 값에서 낮은 값으로 변할 때는 출력 단자에 나타나는 폴점이 높은 주파수 영역에 있다가 낮은 주파수 영역으로 이동한다. 즉, 출력 전류에 의한 폴점이 낮은 영역에 있을 경우에는 전체 회로의 주파수 밴드 영역이 좁아지고 폴점이 높은 영역에 있을 경우는 주파스 밴드 영역이 넓어지게 된다.This is because the pole point appearing at the output terminal is changed by the output current. In particular, when the output current is changed from a low value to a high value, the pole point appearing at the output terminal is in the low frequency region and then moves to the high frequency region. Conversely, when the output current changes from a high value to a low value, the pole point that appears at the output terminal is in the high frequency region and then moves to the low frequency region. That is, when the pole point due to the output current is in a low region, the frequency band region of the entire circuit is narrowed, and when the pole point is in a high pole region, the frequency band region is widened.

이러한 특성으로 인하여 출력 전류가 낮은 값에서 높은 값으로 과도 응답시 회로 전체의 밴드 영역이 넓어져서 빠른 응답 속도를 가지나, 출력 전류가 높은 값에서 낮은 값으로 과도 응답시에는 회로 전체의 밴드 영역이 좁아져서 응답 속도가 느리게 되고, 이로 인해 출력 전압이 불안정해지는 문제가 있다.Due to this characteristic, the band area of the whole circuit is widened when the transient current is low to high and the output current has a fast response speed.However, the band area of the entire circuit is narrow when the transient response is high to low value. As a result, the response speed becomes slow, which causes the output voltage to become unstable.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 출력 전류가 높은 값을 갖다가 순간적으로 낮은 값을 가질 경우 출력단의 출력 폴점이 낮은 점으로 이동하는 것을 억제하여 출력단의 응답 속도를 향상시킬 수 있는 로우 드롭 아웃 레귤레이터를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above-mentioned problems, and an object of the present invention is to suppress the output pole of the output terminal from moving to a low point when the output current has a high value and then has a low value. It is to provide a low dropout regulator to improve the speed.

상기한 목적을 달성하기 위해 본 발명에 의한 로우 드롭 아웃 레귤레이터는 기준 전압과 출력 전압을 비교하여 일정 전압 신호를 출력하는 차동 증폭기와, 상기 차동 증폭기의 전압 신호에 의해 일정 전류를 출력하는 전압 제어 전류 스위치가 구비되고, 상기 전압 제어 전류 스위치에 연결되어 출력 전압을 상기 차동 증폭기로 피드백하는 분압 저항을 구비하는 출력부와, 상기 차동 증폭기와 출력부 사이에 연결되어, 상기 전압 제어 전류 스위치를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우 출력 전압이 작아지도록 하여 출력 응답 속도가 빨라지도록 하는 응답 속도 향상부를 포함한다.To achieve the above object, the low dropout regulator according to the present invention compares a reference voltage with an output voltage and outputs a constant voltage signal, and a voltage control current outputting a constant current by the voltage signal of the differential amplifier. An output having a switch, the output having a voltage divider connected to the voltage controlled current switch and feeding an output voltage back to the differential amplifier, and connected between the differential amplifier and the output and outputting through the voltage controlled current switch. When the current changes from a high value to a low value, the output voltage is reduced so that the output response speed is increased.

여기서, 상기 응답 속도 향상부는 상기 전압 제어 전류 스위치를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우 상기 출력부중 전압 제어 전류 스위치와 분압 저항 사이의 노드를 접지 전위에 쇼트시킬 수 있다.Here, when the output current through the voltage control current switch is changed from a high value to a low value, the response speed improving part may short the node between the voltage control current switch and the voltage divider of the output part to the ground potential.

또한, 상기 응답 속도 향상부는 상기 전압 제어 전류 스위치를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우 게이트 전위가 높아져 턴온됨으로써 상기 출력부중 전압 제어 전류 스위치와 분압 저항 사이의 노드를 접지 전위에 쇼트시키는 셧다운 NMOS FET를 포함할 수 있다.The response speed improving unit may turn on the gate potential when the output current through the voltage control current switch changes from a high value to a low value, thereby turning on a node between the voltage control current switch and the voltage divider resistor to the ground potential. It may include a shutdown NMOS FET.

또한, 상기 응답 속도 향상부는 정전류를 출력하는 적어도 하나의 PMOS FET들과, 상기 전압 제어 전류 스위치를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우 게이트 전위가 높아져 상기 PMOS FET들을 접지 전위에 연결하는 적어도 하나의 NMOS FET들과, 상기 PMOS FET들과 상기 NMOS FET들 사이의 노드에 게이트가 연결되고, 드레인은 상기 전압 제어 전류 스위치와 분압 저항 사이의 노드에 연결되며, 소스는 접지 전위에 연결되는 셧다운 NMOS FET로 이루어질 수 있다.In addition, the response speed enhancer may include at least one PMOS FET for outputting a constant current and a gate potential of the PMOS FET connected to a ground potential when the output current through the voltage controlled current switch changes from a high value to a low value. A gate is connected to at least one NMOS FET, a node between the PMOS FETs and the NMOS FETs, a drain is connected to a node between the voltage controlled current switch and the divider resistor, and a source is connected to a ground potential. It can be made with a shutdown NMOS FET.

또한, 상기 전압 제어 전류 스위치는 PMOS FET일 수 있다.In addition, the voltage controlled current switch may be a PMOS FET.

또한, 상기 차동 증폭기는 기준 전압과 출력 전압이 각각의 게이트에 공급되는 동시에 전류 미러 형태로 결합된 한쌍의 PMOS FET와, 상기 기준 전압이 게이트에 인가되는 PMOS FET의 드레인에 드레인이 연결되고, 소스는 접지 전위에 연결된 동시에 전류 미러 형태로 접속된 한쌍의 제1NMOS FET와, 상기 출력 전압이 게이트에 인가되는 PMOS FET의 드레인에 드레인이 연결되고, 소스는 접지 전위에 연결된 동시에 전류 미러 형태로 접속된 한쌍의 제2NMOS FET를 포함할 수 있다.In addition, the differential amplifier includes a pair of PMOS FETs having a reference voltage and an output voltage supplied to their respective gates and simultaneously coupled in the form of a current mirror, and a drain connected to a drain of the PMOS FET to which the reference voltage is applied to the gate. Is a pair of first NMOS FETs connected to the ground potential and connected in the form of a current mirror, a drain is connected to the drain of the PMOS FET to which the output voltage is applied to the gate, and a source is connected in the form of a current mirror at the same time to the ground potential. It may include a pair of second NMOS FETs.

또한, 상기 전압 제어 전류 스위치는 게이트가 상기 제2NMOS FET중 미러측 NMOS FET의 드레인에 연결된 PMOS FET일 수 있다.The voltage controlled current switch may be a PMOS FET whose gate is connected to a drain of a mirror side NMOS FET of the second NMOS FET.

또한, 상기 응답 속도 향상부는 상기 제1NMOS FET의 게이트에 게이트가 연결되고 드레인에는 입력 전압이 연결되며, 소스는 접지 전위에 연결된 1차 NMOS FET와, 상기 1차 NMOS FET의 드레인에 게이트가 연결되고 드레인에는 입력 전압이 연결되며, 소스는 접지 전위에 연결된 2차 NMOS FET와, 상기 2차 NMOS FET의 드레인에 게이트가 연결되고 드레인에는 전압 제어 전류 스위치와 분압 저항 사이의 노드가 연결되며, 소스는 접지 전위에 연결된 셧다운 NMOS FET를 포함하고, 상기 전압 제어 전류 스위치를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우, 상기 제1NMOS FET의 게이트 전위가 순간적으로 높아져 상기 1차 NMOS FET는 턴온, 상기 2차 NMOS FET는 턴오프되고, 이어서 셧다운 NMOS FET는 턴온되어 출력 전압이 작아짐으로써 출력 응답 속도가 빨라질 수 있다.In addition, the response speed improving unit may have a gate connected to a gate of the first NMOS FET, an input voltage connected to a drain, a source connected to a first NMOS FET connected to a ground potential, and a gate connected to a drain of the first NMOS FET. An input voltage is connected to the drain, a source is connected to the secondary NMOS FET connected to the ground potential, a gate is connected to the drain of the secondary NMOS FET, and a drain is connected to a node between the voltage control current switch and the voltage divider resistor. A shutdown NMOS FET coupled to a ground potential, wherein when the output current through the voltage controlled current switch changes from a high value to a low value, the gate potential of the first NMOS FET is momentarily raised such that the primary NMOS FET is turned on, the The secondary NMOS FET is turned off, and then the shutdown NMOS FET is turned on, resulting in a faster output response by reducing the output voltage.

상기와 같이 하여 본 발명에 의한 로우 드롭 아웃 레귤레이터는 출력 전류가 높은 값을 갖다가 순간적으로 낮은 값이 되면, 차동 증폭기의 소정 노드에 대한 전압이 순가적으로 증가하게 된다. 이를 이용하여 PMOS FET 및 NMOS FET로 이루어진 인버터 구조에 의해 소정 노드의 전압이 하이(high) 값을 갖게 되면 셧다운 NMOS FET가 턴온됨으로써 출력 단의 등가 저항을 낮추게 된다. 이에 따라 출력 폴(pole)점이 낮은 영역으로 이동하려는 것을 방지함으로써 출력의 응답 속도를 향상시킬 수 있게 된다.As described above, in the low dropout regulator according to the present invention, when the output current has a high value and becomes an instantaneously low value, the voltage for a predetermined node of the differential amplifier increases gradually. In this case, when a voltage of a predetermined node has a high value by an inverter structure consisting of a PMOS FET and an NMOS FET, the shutdown NMOS FET is turned on to lower the equivalent resistance of the output stage. This can improve the response speed of the output by preventing the output pole point from moving to a lower region.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도 3은 본 발명에 따른 로우 드롭 아웃 레귤레이터를 도시한 회로도이다.3 is a circuit diagram illustrating a low drop out regulator according to the present invention.

도시된 바와 같이 본 발명에 따른 로우 드롭 아웃 레귤레이터는 차동 증폭기(10)와, 출력부(20)와, 응답 속도 향상부(30)를 포함한다.As shown, the low drop out regulator according to the present invention includes a differential amplifier 10, an output unit 20, and a response speed improving unit 30.

상기 차동 증폭기(10)는 기준 전압(VREF)과 분압된 출력 전압(Vp)을 비교하여 상기 출력부(20)에 일정 전압 신호를 출력하는 역할을 한다. 이러한 차동 증폭기(10)는 매우 다양한 종류의 회로가 존재하기 때문에 여기에 도시된 도면으로 본 발명을 한정하는 것은 아니며, 도시된 차동 증폭기(10)는 본 발명의 이해를 위한 하나의 예임을 유의하여야 한다.The differential amplifier 10 outputs a predetermined voltage signal to the output unit 20 by comparing the reference voltage VREF and the divided output voltage Vp. Since the differential amplifier 10 has a wide variety of circuits, it should be noted that the present invention is not limited to the drawings shown here, and the illustrated differential amplifier 10 is an example for understanding the present invention. do.

이러한 차동 증폭기(10)는 일례로 기준 전압(VREF)과 분압된 출력 전압(Vp)이 각각의 게이트에 공급되는 동시에 전류 미러 형태로 결합된 한쌍의 PMOS FET(M11,M12)와, 상기 기준 전압(VREF)이 게이트에 인가되는 PMOS FET(M11)의 드레인에 드레인이 연결되고, 소스는 접지 전위에 연결된 동시에 전류 미러 형태로 접속된 한쌍의 제1NMOS FET(M13a,M13b)와, 상기 분압된 출력 전압(Vp)이 경로(1)를 통하여 게이트에 인가되는 PMOS FET(M12)의 드레인에 드레인이 연결되고, 소스는 접지 전위(VSS)에 연결된 동시에 전류 미러 형태로 접속된 한쌍의 제2NMOS FET(M14a,M14b)를 포함한다.The differential amplifier 10 includes, for example, a pair of PMOS FETs M11 and M12 coupled to a current mirror while simultaneously supplying a reference voltage VREF and a divided output voltage Vp to the respective gates, and the reference voltage. A drain is connected to the drain of the PMOS FET M11 to which VREF is applied to the gate, a source is connected to the ground potential, and a pair of first NMOS FETs M13a and M13b connected in the form of a current mirror, and the divided outputs. A drain is connected to the drain of the PMOS FET M12, the voltage Vp of which is applied to the gate through the path 1, and the source is connected to the ground potential VSS and a pair of second NMOS FETs connected in the form of a current mirror. M14a, M14b).

여기서, 상기 PMOS FET(M11,M12)의 게이트는 입력 전압(VIN)을 공급하는 입 력 전원에 경로(2)를 통하여 연결되어 있다. 또한, 상기 NMOS FET(M13a)는 게이트가 드레인에 연결되어 있고, 상기 NMOS FET(M14a) 역시 게이트가 드레인에 연결되어 있다.Here, the gates of the PMOS FETs M11 and M12 are connected to the input power supply for supplying the input voltage VIN through the path 2. In addition, the gate of the NMOS FET M13a is connected to the drain, and the gate of the NMOS FET M14a is also connected to the drain.

더불어, 도면중 미설명 부호 M15는 일정 바이어스 전압(VBIAS)이 게이트에 인가되어 소스로부터 드레인을 통해 입력 전원으로부터의 정전류를 출력하는 PMOS FET이다. 또한, 이러한 PMOS FET(M15) 역시 게이트가 입력 전압(VIN)을 제공하는 입력 전원에 연결되어 있다. 또한, 도면중 미설명 부호 M16a,M16b는 상기 NMOS FET(M13b)가 턴온되면 함께 턴온되어 입력 전원으로부터 정전류를 출력하는 한쌍의 PMOS FET이다. 물론, 상기 PMOS FET(M16a)는 게이트와 드레인이 연결되어 있다.In addition, reference numeral M15 in the figure is a PMOS FET to which a constant bias voltage VBIAS is applied to the gate to output a constant current from the input power supply through the drain from the source. In addition, the PMOS FET M15 is also connected to an input power source whose gate provides an input voltage VIN. In the drawings, reference numerals M16a and M16b denote a pair of PMOS FETs which are turned on together when the NMOS FETs M13b are turned on to output a constant current from an input power supply. Of course, the gate and the drain of the PMOS FET M16a are connected.

상기 출력부(20)는 다시 상기 차동 증폭기(10)의 전압 신호에 의해 일정 전류를 출력하는 전압 제어 전류 스위치(M20)와, 상기 전압 제어 전류 스위치(M20)에 연결되어 출력 전압을 상기 차동 증폭기(10)로 피드백하는 분압 저항(R1,R2)으로 이루어져 있다.The output unit 20 is connected to the voltage control current switch M20 for outputting a constant current again by the voltage signal of the differential amplifier 10 and the voltage control current switch M20 to output an output voltage to the differential amplifier. It consists of voltage divider resistors R1 and R2 which feed back to (10).

상기 전압 제어 전류 스위치(M20)는 일례로 PMOS FET일 수 있으며, 이것은 게이트가 상기 차동 증폭기(10)의 출력단에 연결되고, 소스는 입력 전압(VIN)을 제공하는 입력 전원에 연결되며, 드레인은 노드 1(N1) 즉, 출력 전압(VOUT)을 출력하는 출력 단자에 연결되어 있다. 또한, 상기 분압 저항(R1,R2)은 상기 노드 1(N1)과 접지 전위(VSS) 사이에 직렬로 연결되어 있다. 여기서, 상기 분압 저항(R1,R2)에 의한 출력 전압의 분압 전압(Vp)은 경로 1(1)을 통하여 차동 증폭기(10) 즉, PMOS FET(M11,M12)중 PMOS FET(M12)의 게이트에 연결되어 피드백 기능을 수행하도록 되 어 있다. 즉, 상기 저항(R2)는 Vp=VOUT(R2/(R1+R2))로 결정되는 분압 전압 Vp를 상기 PMOS FET(M12)의 게이트에 인가한다. 도면중 미설명 부호 CL은 출력 전압(VOUT)을 출력하는 출력 단자와 분압 저항(R1,R2) 사이에 연결되어 출력 임피던스를 낮추고 발진을 방지하는 캐패시터이다.The voltage controlled current switch M20 may be, for example, a PMOS FET, which has a gate connected to the output of the differential amplifier 10, a source connected to an input power supply providing an input voltage VIN, and a drain It is connected to the node 1 (N1), that is, the output terminal for outputting the output voltage VOUT. In addition, the voltage divider R1 and R2 are connected in series between the node 1 N1 and the ground potential VSS. Here, the divided voltage Vp of the output voltage by the divided resistors R1 and R2 is the gate of the PMOS FET M12 among the differential amplifier 10, that is, the PMOS FETs M11 and M12 through the path 1 (1). It is connected to the module and performs a feedback function. That is, the resistor R2 applies the divided voltage Vp, which is determined as Vp = VOUT (R2 / (R1 + R2)), to the gate of the PMOS FET M12. In the figure, reference numeral CL is a capacitor connected between the output terminal for outputting the output voltage VOUT and the voltage divider R1 and R2 to lower the output impedance and prevent oscillation.

상기 응답 속도 향상부(30)는 상기 차동 증폭기(10)와 출력부(20) 사이에 연결되어, 상기 전압 제어 전류 스위치(M20)를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우 출력 전압이 작아지도록 하여 출력 응답 속도가 빨라지도록 하는 역할을 한다.The response speed improving unit 30 is connected between the differential amplifier 10 and the output unit 20, so that the output voltage when the output current through the voltage control current switch M20 changes from a high value to a low value It makes the output response speed faster by making it smaller.

이러한 응답 속도 향상부(30)는 상기 제1NMOS FET(M13a,M13b)의 게이트에 게이트가 연결되고 드레인에는 입력 전압(VIN)을 공급하는 입력 전원이 연결되며, 소스는 접지 전위(VSS)에 연결된 1차 NMOS FET(M31)와, 상기 1차 NMOS FET(M31)의 드레인에 게이트가 연결되고 드레인에는 입력 전원이 연결되며, 소스는 접지 전위(VSS)에 연결된 2차 NMOS FET(N32)와, 상기 2차 NMOS FET(M32)의 드레인에 게이트가 연결되고 드레인에는 전압 제어 전류 스위치(M20)와 분압 저항(R1,R2) 사이의 노드 1(N1)이 연결되며, 소스는 접지 전위(VSS)에 연결된 셧다운 NMOS FET(M33)를 포함한다.The response speed improving unit 30 has a gate connected to the gates of the first NMOS FETs M13a and M13b, an input power supply for supplying an input voltage VIN to a drain, and a source connected to a ground potential VSS. A primary NMOS FET (M31), a gate connected to a drain of the primary NMOS FET (M31), an input power source connected to the drain, and a source connected to a secondary NMOS FET (N32) connected to a ground potential (VSS); A gate is connected to the drain of the secondary NMOS FET M32, and a node 1 (N1) between the voltage controlled current switch M20 and the voltage divider resistors R1 and R2 is connected to the drain, and the source is a ground potential VSS. A shutdown NMOS FET (M33) coupled to it.

이러한 구성에 의해 상기 응답 속도 향상부(30)는 상기 전압 제어 전류 스위치(M20)를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우, 상기 제1NMOS FET(M13a,M13b)의 게이트 전위가 순간적으로 높아져 상기 1차 NMOS FET(M31)는 턴온되고, 2차 NMOS FET(M32)는 턴오프되며, 이어서 셧다운 NMOS FET(M33)가 턴온되 어 출력 전압이 작아짐으로써 출력 응답 속도가 빨라지게 된다.By such a configuration, when the output current through the voltage control current switch M20 changes from a high value to a low value, the response speed improving unit 30 may instantly change the gate potentials of the first NMOS FETs M13a and M13b. As a result, the primary NMOS FET M31 is turned on, the secondary NMOS FET M32 is turned off, and then the shutdown NMOS FET M33 is turned on so that the output voltage becomes smaller, thereby increasing the output response speed.

도면중 미설명 부호 M34 및 M35는 각각 1차NMOS FET(M31) 및 2차NMOS FET(M32)에 입력 전원으로부터 정전류를 출력하는 PMOS FET이다. 여기서, 상기 PMOS FET(M34,M35)의 게이트는 모두 차동 증폭기(10)중 바이어스 전압(VBIAS)을 공급하는 노드 2(N2)에 연결되어 있다. 또한, 도면중 전압 제어 전류 스위치(M20)는 게이트가 경로(3)을 통하여 PMOS FET(M16b)의 드레인과 NMOS FET(M14b)의 드레인 사이의 노드 3(N3)에 연결되어 있다.In the figure, reference numerals M34 and M35 denote PMOS FETs that output constant current from an input power supply to the primary NMOS FET M31 and the secondary NMOS FET M32, respectively. Here, the gates of the PMOS FETs M34 and M35 are all connected to the node 2 N2 that supplies the bias voltage VBIAS of the differential amplifier 10. In the figure, the voltage controlled current switch M20 has a gate connected to the node 3 N3 between the drain of the PMOS FET M16b and the drain of the NMOS FET M14b via a path 3.

또한, 도면중 NMOS FET(M13a,M13b)의 게이트를 연결하는 노드 4(N4) 및 PMOS FET(M35)의 드레인과 2차 NMOS FET(M32)의 드레인 사이인 노드 5(N5)가 도시되어 있는데, 이는 본 발명의 작용 설명중 인용하도록 한다.Also shown in the figure is node 4 (N4), which connects the gates of the NMOS FETs M13a and M13b, and node 5 (N5) between the drain of the PMOS FET M35 and the drain of the secondary NMOS FET M32. This is referred to in the description of the operation of the present invention.

상기와 같은 구성에 의해서 본 발명에 따른 로우 드롭 아웃 레귤레이터는 다음과 같이 동작한다. 여기서는 본 발명중 출력 전류가 높은 값에서 낮은 값으로 변하는 경우와 그렇치 않은 경우로 나누어서 응답 속도 향상부(30)의 동작을 주로 설명한다.With the above configuration, the low dropout regulator according to the present invention operates as follows. Herein, the operation of the response speed improving unit 30 will be mainly described in the present invention by dividing the output current from a high value to a low value.

1. 출력 단자를 통하여 출력 전류가 높은 값에서 낮은 값으로 변하는 경우1. When the output current changes from high value to low value through output terminal

상술한 바와 같이 출력 단자를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우에는 도 3중 노드 4(N4)의 전위가 급상승하게 된다. 즉, 출력 단자를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우 전압 제어 전류 스위치(M20)는 출력 전류를 높은 값에서 낮은 값을 가지도록 제한하게 된다. 이렇게 되 면 출력 전압은 출력 전류가 높은 값일 때 보다 상승하게된다. 이는 입력 단자와 출력 단자 사이의 전압 차이 즉 전압 제어 전류 스위치(M20)의 소스/드레인간 전압이 작아지기 때문이다. 이렇게 출력 전류가 높은 값에서 낮은 값으로 변하게 되면, 출력 전압이 순간적으로 상승하게 되고, 이렇게 순간적으로 상승된 출력 전압은 차동 증폭기(10)에 의해 피드백되는 분압 저항(R1,R2)에 의해 분압된 전압(Vp)과 기준 전압(VREF)이 비교된다. As described above, when the output current through the output terminal changes from a high value to a low value, the potential of the node 4 N4 in FIG. 3 rapidly rises. That is, when the output current through the output terminal changes from a high value to a low value, the voltage controlled current switch M20 limits the output current to have a low value from a high value. This causes the output voltage to rise higher than when the output current is high. This is because the voltage difference between the input terminal and the output terminal, that is, the voltage between the source / drain of the voltage controlled current switch M20 is reduced. When the output current changes from a high value to a low value, the output voltage rises momentarily, and this momentarily increased output voltage is divided by the divided resistors R1 and R2 fed back by the differential amplifier 10. The voltage Vp and the reference voltage VREF are compared.

상기 차동 증폭기(10)는 분압된 전압(Vp)과 기준 전압(VREF)을 비교하게 되며, 분압된 전압(Vp) 값이 기준 전압(VREF)보다 높기 때문에 차동 증폭기(10)의 PMOS FET(M11)이 턴온되고, 이로 인해 노드 4(N4)의 전압 값이 순간적으로 높은 값을 가지게 된다.The differential amplifier 10 compares the divided voltage Vp and the reference voltage VREF. Since the divided voltage Vp is higher than the reference voltage VREF, the PMOS FET M11 of the differential amplifier 10 is compared. ) Is turned on, which causes the voltage value of node 4 (N4) to have an instantaneous high value.

그러면 이것에 연결된 응답 속도 향상부(30)중 1차 NMOS FET(M31)의 게이트 전위가 상승하여 턴온되고, 이에 따라 2차 NMOS FET(M32)의 게이트는 접지 전위에 연결된다. 즉, 2차 NMOS FET(M32)는 턴오프된다. Then, the gate potential of the primary NMOS FET M31 of the response speed improving unit 30 connected thereto rises and is turned on, so that the gate of the secondary NMOS FET M32 is connected to the ground potential. That is, the secondary NMOS FET M32 is turned off.

그러면, 도 3중 노드 5(N5)의 전위가 상승하게 되고, 이에 따라 셧다운 NMOS FET(M33)의 게이트 전위도 함께 상승하게 된다. 즉, 상기 셧다운 NMOS FET(M33)는 턴온된다. 따라서, 전압 제어 전류 스위치(M30) 즉, PMOS FET의 드레인 및 출력 단자를 순간적으로 접지 전위에 쇼트시킨다. 다르게 말하면 노드 1(N1)의 전위를 순간적으로 접지 전위(VSS)로 이동시킨다. 이에 따라 출력 단자를 통한 등가 저항이 낮아짐으로써 출력 폴점이 낮은 영역으로 이동하는 것이 방지되고, 결국 출력의 응답 속도가 향상된다.As a result, the potential of the node 5 (N5) in FIG. 3 increases, and accordingly, the gate potential of the shutdown NMOS FET M33 also increases. In other words, the shutdown NMOS FET M33 is turned on. Therefore, the voltage control current switch M30, i.e., the drain and the output terminal of the PMOS FET, are momentarily shorted to the ground potential. In other words, the potential of node 1 N1 is momentarily moved to ground potential VSS. As a result, the equivalent resistance through the output terminal is lowered, thereby preventing the output pole point from moving to a lower region, thereby improving the response speed of the output.

2. 출력 단자를 통하여 출력 전류가 높은 값에서 낮은 값으로 변하지 않고 유지하는 경우2. When the output current is kept unchanged from high value to low value through the output terminal

이와 같이 출력 단자를 통한 출력 전류가 급격하게 변하지 않는 경우에는 도 3중 노드 4(N4)의 전위가 기존의 전위를 계속 유지하게 된다. 그러면 이것에 연결된 1차 NMOS FET(M31)가 턴오프된 상태를 계속 유지하고, 이에 따라 2차 NMOS FET(M32)의 전위가 상승하여 턴온된다. 그러면, 셧다운 NMOS FET(M33)의 게이트 전압이 접지 전위로 떨어지고 이에 따라 셧다운 NMOS FET(M33)이 턴오프 상태를 유지하여 출력단의 등가 전위는 원래 값을 유지하게 된다.In this way, when the output current through the output terminal does not change rapidly, the potential of the node 4 (N4) in FIG. 3 continues to maintain the existing potential. Then, the state in which the primary NMOS FET M31 connected thereto remains turned off, thereby raising the potential of the secondary NMOS FET M32 to turn on. Then, the gate voltage of the shutdown NMOS FET M33 drops to the ground potential, and accordingly, the shutdown NMOS FET M33 is turned off so that the equivalent potential of the output terminal maintains its original value.

3. 출력 단자를 통하여 출력 전류가 낮은 값에서 높은 값으로 변하는 경우3. When output current changes from low value to high value through output terminal

상술한 바와 같이 출력 단자를 통한 출력 전류가 낮은 값에서 높은 값으로 변하는 경우에는 도 3중 노드 4(N4)의 전위가 급하강하게 된다.As described above, when the output current through the output terminal changes from a low value to a high value, the potential of the node 4 N4 in FIG. 3 drops sharply.

즉, 출력 전류가 낮은 값에서 높은 값으로 변하는 경우 전압 제어 전류 스위치(M20)는 출력 전류를 낮은 값에서 높은 값을 가지도록 출력 전류를 제어하게 된다. 이렇게 되면 출력 전압은 출력 전류가 낮은 값일 때 보다 낮아지게된다. 이는 입력 단자와 출력 단자 사이의 전압 차이 즉 전압 제어 전류 스위치(M20)의 소스/드레인간 전압이 증가하기 때문이다. 이렇게 출력 전류가 낮은 값에서 높은 값으로 변하게 되면, 출력 전압이 순간적으로 낮아지게 되고, 이렇게 순간적으로 낮아진 출력 전압은 차동 증폭기(10)에 의해 피드백되는 분압 저항(R1,R2)에 의해 분압된 전압(Vp)과 기준 전압(VREF)이 비교된다. That is, when the output current changes from a low value to a high value, the voltage controlled current switch M20 controls the output current so that the output current has a high value from a low value. This causes the output voltage to be lower than when the output current is low. This is because the voltage difference between the input terminal and the output terminal, that is, the voltage between the source / drain of the voltage controlled current switch M20 increases. When the output current changes from a low value to a high value, the output voltage is momentarily lowered, and the momentarily lowered output voltage is divided by the voltage divider resistors R1 and R2 fed back by the differential amplifier 10. Vp and reference voltage VREF are compared.

상기 차동 증폭기(10)는 분압된 전압(Vp)와 기준 전압(VREF)를 비교하게 되 며, 분압된 전압(Vp)값이 기준 전압(VREF)보다 낮기 때문에 차동 증폭기(10)의 PMOS FET(M11)는 턴오프되고, 이로 인해 노드 4(N4)의 전압 값이 순간적으로 낮아지게 된다.The differential amplifier 10 compares the divided voltage Vp and the reference voltage VREF. Since the divided voltage Vp is lower than the reference voltage VREF, the PMOS FET ( M11 is turned off, which causes the voltage value of node 4 (N4) to be momentarily lowered.

그러면 이것에 연결된 응답 속도 향상부(30)중 1차 NMOS FET(M31)의 게이트는 플로팅 상태가 되어 턴오프되고, 이에 따라 2차 NMOS FET(M32)의 게이트는 하이 상태가 되어 턴온된다.Then, the gate of the primary NMOS FET M31 of the response speed improving unit 30 connected thereto is turned into a floating state, and thus the gate of the secondary NMOS FET M32 is turned high and turned on.

그러면, 도 3중 노드 5(N5)의 전위가 하강하게 되고, 이에 따라 셧다운 NMOS FET(M33)의 게이트 전위도 함께 하강하게 된다. 즉, 상기 셧다운 NMOS FET(M33)는 턴오프된다. 따라서, 상기 전압 제어 전류 스위치(M30) 즉, PMOS FET의 드레인은 출력 단자에 그대로 연결된다. Then, the potential of the node 5 (N5) in FIG. 3 drops, and accordingly, the gate potential of the shutdown NMOS FET M33 also drops. In other words, the shutdown NMOS FET M33 is turned off. Accordingly, the voltage controlled current switch M30, that is, the drain of the PMOS FET is connected to the output terminal as it is.

도 4는 도 3에 도시된 로우 드롭 아웃 레귤레이터에서 부하 전류가 높은 값에서 낮은 값으로 변하는 동안 출력 전압의 과도기 응답을 도시한 그래프이다FIG. 4 is a graph showing the transient response of the output voltage while the load current varies from high value to low value in the low drop out regulator shown in FIG.

도시된 바와 같이 본 발명은 출력 전류가 높은 값을 갖다가 순간적으로 낮은 값이 되면, 노드 4(N4)의 전압이 순간적으로 높아지게 된다. 이때 NMOS FET(M31,M32) 및 PMOS FET(M34,M35)의 구성에 의해 노드 5(N5)의 전압이 하이(high) 값이 된다. 따라서, 노드 5(N5)의 전압이 하이 값이 됨으로써, 셧다운 PMOS FET(M33)이 턴온되어 출력단의 등가 저항을 낮추게 되고, 따라서 출력 폴점이 낮은 영역으로 이동하는 것을 방지하게 된다. 물론 이에 따라 결국 출력의 응답 특성이 향상된다.As shown in the present invention, when the output current has a high value and becomes a momentarily low value, the voltage of the node 4 N4 is instantaneously increased. At this time, the voltage of the node 5 (N5) becomes high due to the configuration of the NMOS FETs M31 and M32 and the PMOS FETs M34 and M35. Therefore, when the voltage at the node 5 (N5) becomes high, the shutdown PMOS FET M33 is turned on to lower the equivalent resistance of the output stage, thereby preventing the output pole point from moving to a low region. Of course, this improves the response characteristics of the output.

상술한 바와 같이, 본 발명에 따른 로우 드롭 아웃 레귤레이터는 출력 전류가 높은 값을 갖다가 순간적으로 낮은 값이 되면, 차동 증폭기의 소정 노드에 대한 전압이 순가적으로 증가하게 된다. 이를 이용하여 PMOS FET 및 NMOS FET로 이루어진 인버터 구조에 의해 소정 노드의 전압이 하이(high) 값을 갖게 되면 셧다운 NMOS FET가 턴온됨으로써 출력 단의 등가 저항을 낮추게 된다. 이에 따라 출력 폴(pole)점이 낮은 영역으로 이동하려는 것을 방지함으로써 출력의 응답 속도를 향상시킬 수 있게 된다.As described above, in the low dropout regulator according to the present invention, when the output current has a high value and becomes an instantaneously low value, the voltage for a predetermined node of the differential amplifier increases gradually. In this case, when a voltage of a predetermined node has a high value by an inverter structure consisting of a PMOS FET and an NMOS FET, the shutdown NMOS FET is turned on to lower the equivalent resistance of the output stage. This can improve the response speed of the output by preventing the output pole point from moving to a lower region.

이상에서 설명한 것은 본 발명에 따른 로우 드롭 아웃 레귤레이터를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is just one embodiment for implementing the low dropout regulator according to the present invention, and the present invention is not limited to the above-described embodiment, and as claimed in the following claims, the gist of the present invention Without departing from the technical spirit of the present invention to the extent that any person of ordinary skill in the art to which the present invention pertains various modifications can be made.

Claims (8)

기준 전압과 출력 전압을 비교하여 일정 전압 신호를 출력하는 차동 증폭기와,A differential amplifier for outputting a constant voltage signal by comparing a reference voltage and an output voltage, 상기 차동 증폭기의 전압 신호에 의해 일정 전류를 출력하는 전압 제어 전류 스위치가 구비되고, 상기 전압 제어 전류 스위치에 연결되어 출력 전압을 상기 차동 증폭기로 피드백하는 분압 저항을 구비하는 출력부와,A voltage control current switch configured to output a constant current by the voltage signal of the differential amplifier, an output unit having a voltage divider connected to the voltage control current switch and feeding back an output voltage to the differential amplifier; 상기 차동 증폭기와 출력부 사이에 연결되어, 상기 전압 제어 전류 스위치를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우 출력 전압이 작아지도록 하여 출력 응답 속도가 빨라지도록 하는 응답 속도 향상부를 포함하여 이루어진 것을 특징으로 하는 로우 드롭 아웃 레귤레이터.It is connected between the differential amplifier and the output portion, the output current through the voltage control current switch comprises a response speed improving unit for reducing the output voltage to increase the output response speed when the value is changed from a high value to a low value Features a low dropout regulator. 제 1 항에 있어서, 상기 응답 속도 향상부는The method of claim 1, wherein the response speed improving unit 상기 전압 제어 전류 스위치를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우 상기 출력부중 전압 제어 전류 스위치와 분압 저항 사이의 노드를 접지 전위에 쇼트시킴을 특징으로 하는 로우 드롭 아웃 레귤레이터.And shorting the node between the voltage control current switch of the output part and the voltage divider to ground potential when the output current through the voltage controlled current switch changes from a high value to a low value. 제 1 항에 있어서, 상기 응답 속도 향상부는The method of claim 1, wherein the response speed improving unit 상기 전압 제어 전류 스위치를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우 게이트 전위가 높아져 턴온됨으로써 상기 출력부중 전압 제어 전류 스 위치와 분압 저항 사이의 노드를 접지 전위에 쇼트시키는 셧다운 NMOS FET를 포함하여 이루어진 것을 특징으로 하는 로우 드롭 아웃 레귤레이터.A shutdown NMOS FET that turns on the gate potential when the output current through the voltage controlled current switch changes from a high value to a low value, thereby shorting a node between the voltage control current switch and the voltage divider resistor to the ground potential. Low drop out regulator, characterized in that made. 제 1 항에 있어서, 상기 응답 속도 향상부는The method of claim 1, wherein the response speed improving unit 정전류를 출력하는 적어도 하나의 PMOS FET들과,At least one PMOS FET that outputs a constant current, 상기 전압 제어 전류 스위치를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우 게이트 전위가 높아져 상기 PMOS FET들을 접지 전위에 연결하는 적어도 하나의 NMOS FET들과,At least one NMOS FETs, the gate potential of which increases when the output current through the voltage controlled current switch changes from a high value to a low value, connecting the PMOS FETs to a ground potential; 상기 PMOS FET들과 상기 NMOS FET들 사이의 노드에 게이트가 연결되고, 드레인은 상기 전압 제어 전류 스위치와 분압 저항 사이의 노드에 연결되며, 소스는 접지 전위에 연결되는 셧다운 NMOS FET로 이루어진 것을 특징으로 하는 로우 드롭 아웃 레귤레이터.A gate is connected to the node between the PMOS FETs and the NMOS FETs, the drain is connected to the node between the voltage controlled current switch and the voltage divider resistor, and the source is a shutdown NMOS FET connected to ground potential. Low dropout regulator. 제 1 항에 있어서, 상기 전압 제어 전류 스위치는 PMOS FET인 것을 특징으로 하는 로우 드롭 아웃 레귤레이터.4. The low drop out regulator of claim 1, wherein the voltage controlled current switch is a PMOS FET. 제 1 항에 있어서, 상기 차동 증폭기는The method of claim 1, wherein the differential amplifier 기준 전압과 출력 전압이 각각의 게이트에 공급되는 동시에 전류 미러 형태로 결합된 한쌍의 PMOS FET와,A pair of PMOS FETs having a reference voltage and an output voltage supplied to respective gates and simultaneously coupled in the form of a current mirror; 상기 기준 전압이 게이트에 인가되는 PMOS FET의 드레인에 드레인이 연결되 고, 소스는 접지 전위에 연결된 동시에 전류 미러 형태로 접속된 한쌍의 제1NMOS FET와,A pair of first NMOS FETs having a drain connected to a drain of the PMOS FET to which the reference voltage is applied to a gate, and a source of which is connected to a ground potential and connected in the form of a current mirror; 상기 출력 전압이 게이트에 인가되는 PMOS FET의 드레인에 드레인이 연결되고, 소스는 접지 전위에 연결된 동시에 전류 미러 형태로 접속된 한쌍의 제2NMOS FET를 포함하여 이루어진 것을 특징으로 하는 로우 드롭 아웃 레귤레이터.And a source connected to the drain of the PMOS FET to which the output voltage is applied to the gate, and the source including a pair of second NMOS FETs connected to the ground potential and connected in the form of a current mirror. 제 6 항에 있어서, 상기 전압 제어 전류 스위치는 게이트가 상기 제2NMOS FET중 미러측 NMOS FET의 드레인에 연결된 PMOS FET인 것을 특징으로 하는 로우 드롭 아웃 레귤레이터.7. The low drop out regulator of claim 6, wherein the voltage controlled current switch is a PMOS FET whose gate is connected to a drain of a mirror side NMOS FET of the second NMOS FET. 제 7 항에 있어서, 상기 응답 속도 향상부는The method of claim 7, wherein the response speed improving unit 상기 제1NMOS FET의 게이트에 게이트가 연결되고 드레인에는 입력 전압이 연결되며, 소스는 접지 전위에 연결된 1차 NMOS FET와,A first NMOS FET having a gate connected to a gate of the first NMOS FET, an input voltage connected to a drain, and a source connected to a ground potential; 상기 1차 NMOS FET의 드레인에 게이트가 연결되고 드레인에는 입력 전압이 연결되며, 소스는 접지 전위에 연결된 2차 NMOS FET와,A second NMOS FET having a gate connected to the drain of the primary NMOS FET, an input voltage connected to the drain, and a source connected to a ground potential; 상기 2차 NMOS FET의 드레인에 게이트가 연결되고 드레인에는 전압 제어 전류 스위치와 분압 저항 사이의 노드가 연결되며, 소스는 접지 전위에 연결된 셧다운 NMOS FET를 포함하고,A gate is connected to the drain of the secondary NMOS FET, a node is connected to a node between the voltage control current switch and the voltage divider resistor, and the source includes a shutdown NMOS FET connected to ground potential, 상기 전압 제어 전류 스위치를 통한 출력 전류가 높은 값에서 낮은 값으로 변하는 경우, 상기 제1NMOS FET의 게이트 전위가 순간적으로 높아져 상기 1차 NMOS FET는 턴온, 상기 2차 NMOS FET가 턴오프되고, 이어서 셧다운 NMOS FET는 턴온되어 출력 전압이 작아짐으로써 출력 응답 속도가 빨라짐을 특징으로 하는 로우 드롭 아웃 레귤레이터.When the output current through the voltage controlled current switch changes from a high value to a low value, the gate potential of the first NMOS FET momentarily increases so that the primary NMOS FET turns on, the secondary NMOS FET turns off, and then shuts down. NMOS FETs are turned on to reduce output voltages, resulting in faster output response speeds.
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