KR20080015782A - 가상의 향상된 학습 시퀀스를 제공하는 장치, 시스템, 방법및 컴퓨터 제품 - Google Patents

Abstract

디지털 수신기 내의 등화기(equalizer)를 초기화하기 위한 학습 시퀀스(training sequence)를 송신하는 방법에 있어서, 디지털 RF 송신기로부터 방송될 데이터를 포함하는 디지털 신호를 수신하는 단계 및 소정의 심벌 시퀀스가 디지털 수신기로 송신되도록, 학습 시퀀스를 디지털 신호로 결정적으로 삽입하는 단계를 포함하는 시스템, 방법, 장치 및 컴퓨터 코드가 제공된다.

학습 시퀀스, 전송 스트림, 디지털 RF 송신기, 초기화 패킷

Description

가상의 향상된 학습 시퀀스를 제공하는 장치, 시스템, 방법 및 컴퓨터 제품{Apparatus, systems, methods and computer products for providing a virtual enhanced training sequence}

본 발명은 일반적으로 적응적인 등화기(adaptive equalizer)들에 관한 것이며, 보다 상세하게는 학습 시퀀스(training sequence)를 적응적인 등화기에 결정적으로 전달함으로써 불리한 다중경로 상태들에도 불구하고 등화기의 초기화를 이룰 수 있는 기술에 관한 것이다.

단일 주파수 네트워크(Single-Frequency Network: SFN)는 주어진 영역의 수신기들(receivers)에 동일한 정보를 전달하도록 동일 주파수에서 동작하는 송신기들(transmitters)의 집합을 의미한다. 송신기는 동일한 신호를 송출하며, 그 신호들 중 일부는 거의 동시에 개개의 수신기들에 수신될 수 있다. 하나의 강력한 송신기를 사용하는 대신에 다수의 송신기들을 사용하면, 다수의 송신기들이 신호가 집과 같은 구조물에 진입할 수 있도록 택일적인 경로(alternate paths)를 제공하기 때문에, 보다 향상된 수신을 제공하는 이점이 있다. 예를 들면, 산악지대에서는, 사람들은 종종 계곡과 같은 곳에 위치하기 때문에, 그 지역에 집중된 모든 인구들에 서비스를 제공할 수 있는 특정 지역을 찾기 어렵다. 다수의 송신기들은 그러한 소규모 영역들을 커버하고, 이러한 공백(gap)을 채울 수 있도록 전략적으로 위치할 수 있다.

이러한 단일 주파수 네트워크는 디지털 텔레비젼(DTV)와 같은 디지털 방식으로 인코딩된 데이터의 송신, 시스템 및, 미국의 첨단텔레비젼방식위원회(Advanced Television Systems Committee : ATSC)에 의해 규정된 관련 표준들을 위한 것이다. 참고 문헌인 ATSC의 DTV 표준(또는 A/53 표준)에 따르면, 고해상도 사진, 고음질 사운드, 복수의 표준 해상도 사진, 및 다른 부수적인 관련 또는 비관련 통신을 포함하는 많은 양의 데이터를 전송하는 것이 가능하며, 그것들은 컴퓨터 또는 텔레비전 세트를 이용하여 접근가능하다.

DTV 표준은 비디오/오디오 층(video/audio layer), 압축 층(compression layer), 전송 층(transport layer), 및 트랜스미션 층(transmission layer)을 포함한다. 계층 구조의 최상부는 압축되지 않은 디지털 신호가, 예를 들면, 비디오/오디오 포맷과 같은 다양한 디지털 데이터 포맷들 중의 하나로 존재한다. 비디오/오디오 층과 대응하는 데이터 스트림(data stream)은 기초 스트림(elementary stream)으로 알려져 있다.

압축 층은 기초 스트림을 낮은 데이터 레이트를 가지는 비트스트림(bitstream)으로 압축한다. ATSC DTV 표준에서는, 비디오에 대해서 MPEG-2 압축이 이용되고, 오디오에 대해서 Dolby AC-3 압축이 이용된다. 압축된 비트스트림은 차례로 패킷화되며, 다른 비트 스트림과 함께 멀티플렉서에 의해 전송 층에서 높은 데이터 레이트의 디지털 비트스트림으로 다중화(multiplex)될 수 있다. MPEG-2 전 송 프로토콜은(몇몇 다른 것들 사이에서) 패킷화하는 방법과 패킷들을 MPEG-2 전송 스트림으로 다중화하는 방법을 정의한다. 그 결과, 다수의 프로그램 및/또는 다수의 데이터 신호들을 포함할 수 있는 다중화된 비트 스트림에는 매우 압축된 데이터 패킷들의 스트림이 존재한다.

전송 층에서 다중화된 비트스트림은 트랜스미션 층에서 트랜스미션 시스템에 의해 RF 주파수 캐리어(Radio Frequency carrier)로 변조된다. 채널(airwave) 상으로 디지털 신호를 전송하기 위해 현재 ATSC DTV 표준에 이용되는 지상파 방송 모드는 소위 8T-VSB(eight-level Trellis Coded Vestigial sideband)이다.

도 1은 RF 전송 시스템에서 사용되는 잘 알려진 트렐리스 코드(Trellis coded) 8T-VSB 송신기(100)에 대한 블럭도이다. 본 송신기는 들어오는 비디오, 오디오 및 보조 데이터의 데이터 패킷을 수신하고, 데이터 랜덤마이저(randomizer: 102)를 이용하여 평평하고 노이즈 형상(noise-like)과 같은 스펙트럼을 생성하기 위해 데이터를 랜덤화한다. 우수한 버스트 노이즈(burst noise) 정정 능력 및 데이터 오버헤드(data overhead) 효율을 가진 것으로 알려진 리드 솔로몬 인코더(Reed-Solomon encoder: 104)는 랜덤화된 데이터를 RS(Reed-Solomon) 인코딩하여, 각각의 데이터 패킷의 끝에 패리티(parity) 바이트를 추가한다. 차례로, 그 데이터는 바이트 데이터 인터리버(byte data interleaver : 106)에 의해 다수의 데이터 세그먼트 상으로 길쌈 인터리브된다(convolutionally interleaved, 즉 spread out).

프리 코더 및 트렐리스 인코더(pre-coder and Trellis encoder : 108)(이하 트렐리스 코더(Trellis coder))는 추가적인 리던던시(redundancy)를 다중 데이터 레벨들의 형태로 신호에 부가함으로써, 송신을 위한 다중 레벨의 데이터 심벌들을 생성한다. 동기 삽입부(110)는 낮은 레벨의 동일 위상 파일럿(in-phase pilot)을 생성하기 위하여, 파일럿 삽입 소자(112)에 의해 직류 오프셋이 추가되기 전에, 멀티 레벨의 데이터 심벌들과 함께 세그먼트 및 프레임 동기를 다중화한다. 세그먼트 및 프레임 동기들은 인터리브되지는 않는다. VSB 변조기(114)는 한쪽 측파대(sideband)의 대부분이 제거된, 표준 주파수에서 필터링된 중간 주파수(intermediate frequency)를 제공한다. 최종적으로, RF 업컨버터(RF pconverter : 116)가 요청된 RF 채널로 신호를 변환한다.

다중 경로 전파(propagation)는, 신호 에코(echoes)를 처리하는 수신기의 등화기(equalizer) 능력에 부담을 주기 때문에, 단일 송신기 방송 환경에서는 흔한 문제점이다. 다수의 송신기가 이용되는 분산된 전송 시스템에서, 다중 경로 전파의 문제는 복합적이다. 따라서, 단일 주파수 네트워크 영역에 있는 수신기측에서의 지연 확산(delay spread)을 제어하여, 유도된 다중 경로가 수신기 등화기의 조작 가능한 범위의 지연을 초과하여 문제가 되지 않도록 단일 주파수 네트워크 시스템에서 타이밍을 동기화하거나 조정할 필요가 있다.

또한, 각각의 송신기의 출력 심벌들은 수신된 전송 스트림, 그 스트림이 데이터 프레임에 매핑되는 방법 및 일반적으로 랜덤한 트렐리스 코더의 초기 상태에 기초한다. 송신기들이 동일한 데이터 입력들에 대해 서로 동일한 심벌들을 방출하면, 코히어런트(coherent)가 되었다고 본다. 만약, 단일 주파수 네트워크에서 송신기들이 동기화되지 않은 경우, 코히어런트 심벌들을 방출하지 않을 것이다.

ATSC는 A/110으로 언급된 표준을 공표했으며, 그 표준은 단일 주파수 네트워크 또는 분산된 전송 시스템(Distributed Transmission system : DTx)에서 트렐리스 부호화된 8T-VSB 신호들을 방출하는 다수의 송신기들의 동기화를 위한 규칙들을 제공하며, 그 결과 같은 전송 스트림이 공급되는 다수의 송신기들이 코히어런트 심벌들을 생성하도록 한다. 단일 주파수 네트워크 및 분산 전송 시스템은 동의어라는 것이 이해되어야 한다. A/110 표준은 전적으로 참고하기 위해 여기에 인용되었다.

도 2는 A/110 분산 전송을 사용하는 ATSC 단일 주파수 네트워크 시스템(200)의 블록도를 나타낸다. 단일 주파수 네트워크 시스템(200)은 외부 시간 및 주파수 기준(GPS로 도시된), 분산(또는, 스튜디오와 송신기 사이의 링크, STL(Studio-to-transmitter link)) 서브시스템의 소스단에 위치한 분산된 전송 어댑터(DTxA : 202), 및 다수의 RF 전송 시스템(208)과 같은 3개의 소자들을 포함한다. DTxA는 송신기 동기 삽입기(206) 및 데이터 처리 모델(204)과 같은 2개의 기본 블럭을 포함한다. 송신기 동기 삽입기(206)는 정보(아래에서 더 상세하게 설명함)를 전송 스트림(TS)으로 삽입한다. 데이터 처리 모델(204)은 RF 전송 시스템(208)에서 슬레이브화된 동기화된 데이터 처리부(210)에 대해, 마스터 래퍼런스로 기능하는 ATSC 변조기에서 데이터를 처리하는 모델이다. 일반적으로, 각각의 RF 전송 시스템(208)은, 동기화된 데이터 처리부(210)와 신호 처리 및 전력 증폭부(211)와 같은 2개의 블럭을, 집합적으로 때때로 변조기(modulator:212)라 불리는, 포함한다. 송신기의 이러한 하위 레벨의 단계들은 일반적으로 익사이터(exciter) 구성소자로서 언급된다. 이하에서 익사이터 및 변조기라는 용어는 상호교환적으로 사용된다.

또한, ATSC 단일 주파수 네트워크 시스템에서 각 동기화된 데이터 처리부(210)는 도 1과 관련하여 상술한 것처럼 트렐리스 부호화된 8-VSB 송신기(100)를 포함한다. 도 2에 도시된 바와 같이, DTxA는 전송 스트림(TS)을 생성하고, 이러한 스트림을 동기화된 데이터 처리부들(210) 전부에 공급한다.

도 3은 A/110 표준에 따른 분산 전송 패킷의 구조를 나타내며, 도 4는 데이터 패킷들 및 포워드 오류 정정(Forward Error Correction : FEC)을 포함하는 VSB 데이터 프레임 및 데이터 필드 동기(Data Field synchronization : DFS) 필드들을 나타낸다.

각 데이터 필드의 제1데이터 세그먼트는, 전송 채널 간섭에 의해 또는 송신기 또는 수신기 내의 불완전한 구성요소들로부터 야기되는 틸트(tilt) 및 고스트(ghost)들과 같은 선형 채널 왜곡에 대한 보상을 하기 위하여 수신기의 등화기에서 이용되는 학습 시퀀스(training sequence, 학습 신호(training signal)라고도 함)를 포함한다.

특정 학습 시퀀스는, ATSC A/53에서 정의되며 PN511 시퀀스라고 한다. 더욱 자세하게는, 각 데이터 필드의 초기 데이터 세그먼트 내의 데이터 세그먼트 동기에 바로 뒤따르는 PN511 시퀀스는 -5 또는 +5로 정규화된(nomalized) 변조 레벨을 가지는 511개 심벌의 시퀀스이다. 또한, 이 시퀀스는 수신기에 저장된다.

수신기의 등화기는, 송신/수신 채널의 타임-도메인 임펄스 응답에 기초하여 등화기의 필터 탭(filter taps)을 위한 초기 가중 계수들('탭 계수들'이라고도 함)을 생성하기 위하여 학습 시퀀스를 이용한다. 특히 등화기는 수신된 시퀀스와 기저 장된 시퀀스를 비교하고, 여러 가지 지연된 데이터 신호들과 교차상관(cross-correlation, 자기상관(autocorrelation)이라고도 함)을 계산함으로써, 출력신호에 존재하는 오류 값을 생성한다. 선형 왜곡 오류를 감소시키기 위하여 탭 계수들에 대해 이루어져야 할 조정에 이러한 상관들은 대응한다.

다중 경로 수신 상태가 변화되는 경우, 수신기에서의 등화 필터링이 자신의 가중 계수들을 합리적이고, 빠르고, 정확하게 초기화할 수 있는 것이 중요하다. 잘 알려진 대로, 학습을 위해 이용되는 신호의 선택은, 스퓨리어스 간섭(spurious interference), 송수신기의 생성 왜곡 등에 대해서 수신기를 어떻게 보호받을 수 있는지에 대한 중요한 역활을 한다. ATSC A/53 표준에 기술된 학습 시퀀스가 고정된 서비스의 수신기들을 학습하기에 적합할 수 있지만, 조악한 환경들, 예를 들면 다중 경로와 같은 환경에서의 고도의 모바일 장치들의 수신기를 신속하게 학습하기에 항상 적합한 것은 아니다. 따라서, 조악한 다중 경로 수신 환경에도 불구하고 등화기 초기화를 개선할 수 있도록, PN 시퀀스가 충분히 길어지는 것이 바람직하다. 레거시(legacy) 수신기들에 의해 무시될 수 있는 전송 스트림에 삽입될 수 있는 커스터마이즈된(coustomized) 학습 시퀀스를 제공하는 옵션을 가지는 것도 또한 바람직하다.

A/110 표준은 다음의 세 개의 ATSC 시스템 소자들이 동기화되는 것을 요청한다. 첫째로, 파일럿 또는 캐리어 주파수의 주파수 동기화, 둘째로, 데이터 프레임 동기화, 및 셋째로, 프리 코더 및 트렐리스 인코더(트렐리스 코더) 동기화. 이러한 세 개의 요소들이 따로따로 위치한 송신기들의 그룹에서 어떻게 동기화되는지에 대 한 설명은 다음과 같다.

A/110 표준에 따르면, 두 개의 특별한 송신기 주파수의 제어가 요구된다. 첫째, 파일럿의 주파수에 의해 측정되는 전송된 신호의 RF 주파수는, 신호들 사이에 명백한 도플러 이동에 수신기가 부담받지 않도록, 서로 충분히 인접한 송신기들의 주파수를 유지하도록 정확하게 제어되어야 한다. 심벌 클록 주파수는 네트워크에 있는 송신기들 사이에서 출력 심벌 스트림이 안정적이고 상대적인 타임 오프셋을 유지하도록 정확하게 제어되어야 한다. DTxP 패킷 구조의 플래그, stream_locked_flag는 심벌 주파수 동기를 수행하기 위한 두 가지 옵션 중의 하나를 확인하기 위하여 사용된다. 이 플래그는 심벌 클록 주파수를 입력되는 전송 스트림 클록 주파수(일반적인 ATSC 방법론)에 고정할 것인지, 또는 심벌 클록 주파수를 GPS와 같은 네트워크상에서 사용되는 동일한 외부의 정확한 기준 주파수에 고정할지 여부에 대하여 슬레이브 송신기에게 알리는 1비트 필드(1-bit field)이다.

데이터 프레임 동기는 단일 주파수 네트워크에서의 슬레이브 변조기들(212) 전부가 도 4의 VSB 데이터 프레임을 시작하기 위한 동일한 전송 스트림(TS) 패킷을 사용하는 것을 요구한다. 현재의 ATSC A/110 표준에 있어서, 이것은 DTxA(202)를 이용하여 케이던스 신호(Cadence Signal: CS)를 삽입함으로써 수행된다. 특히, 케이던스 신호(CS)는 624 패킷들 마다 한 번씩 결정적인 시점에 맞추어, DTxA로부터 각각의 변조기(212)까지의 MPEG-2 전송 스트림에 삽입된다. 케이던스 신호(CS)의 레이트(rate)를 반으로 줄임으로써, 데이터 필드 동기(Data Field Sync : DFS)를 생성한다. A/53 표준은 데이터 랜덤마이저(102), RS 인코더(104), 데이터 인터리 버(106) 및 슬레이브 동기 데이터 처리부(210)에 있는 트렐리스 코더(108) 부분의 인트라-세그먼트 인터리버(intra-segment interleaver) 모두는 데이터 필드 동기(DFS)에 종속될 수 있다고 설명하고 있다.

또한, A/110 표준은 네트워크에 있는 모든 RF 전송 시스템들(208)에 의해 데이터 스트림에서 동시에 특정 시기(epoch)에 적용되는 트렐리스 코더 메모리를 위한 상태 조건을 개발할 필요가 있음을 규정한다. A/110 표준에 따르면, 네트워크에 있는 모든 송신기의 프리 코더들 및 트렐리스 인코더들을 동시에 같은 상태로 두기 위하여, 분산된 전송 어댑터에 있는 트렐리스 코더 모델들에 잼 동기(jam sync)가 필요하다. 즉, 트렐리스 코더는 전송 스트림(TS)에서 시기를 식별함으로써 동기화될 수는 없다. 대신, 네트워크에 있는 모든 송신기의 트렐리스 코더를 동시에 같은 상태에 두기 위해서는 데이터 처리 모델(204)에서의 모든 트렐리스 코더 상태들의 샘플이 캡처 되고, 이 데이터는 DTxA(202)로부터 모든 슬레이브 변조기들(212)까지, DXP의 일 요소, 즉 도 3의 Trellis_code_state의 소자를 통해 제공된다.

후에, 결정적인 시기에, DXP로부터 추출된 트렐리스 코드 상태들은 슬레이브 변조기(212)에 있는 각 트렐리스 코더의 메모리를 DTxA(202)에 있는 데이터 처리 모델(204)의 상태로 초기화하는데 이용된다. 일단 이러한 과정이 수행되면, 변조기 트렐리스 코더들은 동기화되고, 모든 변조기(212)들은 코히어런트 심벌들을 생성해야 한다. 또한, DTxA는 송신기들에 동작 모드를 지시하고, 데이터 필드 동기 데이터 세그먼트에서 필드 레이트 사이드 채널(field rate side channel)을 통해 전송될 정보, 즉, 데이트 필드 레이트로 규칙적으로 업데이트되는 정보를 제공한다.

트렐리스 코더 동기화를 위해 A/110 표준이 사용한 방법은 DtxA(202)로 하여금 데이터 처리 모델의 트렐리스 코더 상태들을 샘플링하도록 요청하므로, 전반적인 단일 주파수 네트워크의 분산형 전송 시스템 설계에 복잡성을 증가시킨다. 또한, A/110 표준은, 일단 DTxA에서 한번 출력되면, 처리 데이터에 대한 기능을 변조기에 제공하지 않는다. 따라서 DTxA 후에 데이터 스트림 내의 1비트의 변화는 트렐리스 코드 동기 스키마(scheme)를 파손할 것이며, ATSC 표준 A/53에 개선을 부가하는 것이 가능하다면, 이러한 것들을 어렵게 만든다. 또한, 더 많은 송신기들이 멀티 티어(multi-tier)(예를 들면, 분산된 중계기(translator)) 구조에 추가되면, 각각의 티어(tier)에 추가의 데이터 처리 모델(204)이 추가되어야하므로 A/110 표준하에서 단일 주파수 네트워크의 복잡성은 증가한다. 따라서, 전반적인 시스템의 시스템 확장 가능성에 대한 추가적인 복잡성 또는 제한을 부가하지 않으며, 단일 주파수 네트워크에서 스케일러블한 기술이 필요하다.

또한, 상술한 것처럼, 학습 시퀀스를 수신기로 통신하기 위한 개선된 장치, 방법, 시스템 및 그것들을 위한 컴퓨터 프로그램 제품들이 필요하다.

본 발명은 단일 주파수 네트워크에서 코히어런트 심벌들을 생성하기 위한, 그리고 디지털 수신기의 등화기로 학습 시퀀스를 전달하기 위한 장치, 시스템, 및 방법을 제공함으로써, 상술한 필요를 만족시킨다.

본 발명의 이점은 현재의 ATSC 표준 및 종래의 ATSC 수신기들과 양립가능하다는(backward compatible) 점이다.

본 발명의 또 다른 이점은 결정적인 트렐리스 리셋을 제공한다는 점이다.

본 발명의 또 다른 이점은 결정적인 VSB 프레임 동기를 제공하고, 효율적인 방법으로 결정적인 트렐리스 리셋을 동시에 수행할 수 있다는 점이다.

본 발명의 또 다른 이점은 결정적인 학습 시퀀스를 수신기에 제공한다는 점이다.

본 발명의 또 다른 이점은, 길이에 있어서 가변적인 학습 시퀀스를 수신기에 제공한다는 점이다.

본 발명의 일 측면에서, 디지털 RF 송신기로부터 방송될 데이터를 포함하는 디지털 신호를 수신하고, 그 학습 시퀀스를 디지털 신호에 결정적으로 삽입함으로써, 소정 심벌 시퀀스들이 디지털 수신기로 송신되도록 하여, 디지털 수신기 내의 등화기를 초기화하기 위한 학습 시퀀스를 송신하는 시스템, 방법, 장치 및 컴퓨터 코드가 제공된다.

또한, 본 발명의 다양한 실시 예들의 구조 및 동작뿐 아니라 본 발명의 더 이상의 특징 및 이점들은, 첨부된 도면들을 참조하여 이하에서 상세하게 설명될 것이다.

본 발명의 특징 및 이점들은 도면들과 함께 이하의 상세한 설명으로부터 보다 명백해질 것이며, 도면들에서 같은 참조 번호는 동일하거나 기능적으로 유사한 소자를 나타낸다.

도 1은 트렐리스 부호화 8-VSB 송신기(100)의 블록도,

도 2는 다중 트렐리스 부호화된 8T-VSB 송신기들이 동일한 전송 스트림을 공급받는, A/110 분산전송방식의 ATSC 단일 주파수 네트워크 시스템의 블록도,

도 3은 A/110 표준에 따른 분산된 전송 패킷의 구조를 나타내는 도면,

도 4는 ATSC A/53 표준에 따른 VSB 데이터 프레임을 나타내는 도면,

도 5는 본 발명의 일 실시 예에 따른 예시적인 단일 주파수 네트워크 시스템을 나타내는 도면,

도 6은 본 발명의 일 실시 예에 따른 VSB 프레임 초기화 패킷들(VFIPs)을 삽입하는 방법을 나타내는 도면,

도 7은 본 발명의 일 실시 예에 따른 VSB 프레임 초기화 패킷(VFIP)의 구조를 나타내는 도면,

도 8은 본 발명의 일 실시 예에 따른 VFIP를 갖는 전송 스트림을 인터리브하는 데이터 인터리버(data interleaver)의 블록도,

도 9는 본 발명의 일 실시 예에 따른 트렐리스 코더들에 인터리브된 VFIP들을 공급하는 인터리버 전환기(interleaver commutator)의 블록도,

도 10은 본 발명의 일 실시 예에 따른 인터리버된 VFIP를 갖는 ATSC 52 세그먼트 연속 길쌈 바이트 인터리버(ATSC 52 segment continuous convolutional byte interleaver)의 출력을 나타내는 도면,

도 11은 본 발명의 일 실시 예에 따른 VFIP의 구조를 나타내는 도면,

도 12는 본 발명의 일 실시 예에 따른 ATSC 단일 주파수 네트워크에서 타이밍 신텍스(syntax) 및 의미를 보여주는 단일 주파수 동기 타임라인(timeline)을 나 타내는 도면,

도 13은 본 발명의 일 실시 예에 따라 학습 시퀀스(training sequence)를 수신할 수 있는 모바일(mobile), 실내(indoor), 휴대용(handheld) 및 고정된(fixed) 서비스 모드들을 포함하는 단일 주파수 네트워크를 나타내는 도면,

도 14는 본 발명의 일 실시 예에 따라 인터리브된 학습 시퀀스를 포함하는 ATSC 52 세그먼트 연속 길쌈 바이트 인터리버의 출력을 나타내는 도면,

도 15는, 본 발명의 일 실시 예에 따라 VETS를 생성하기 위해 사용되는 패킷들 및 바이트 위치를 예시적인 테이블로 나타내는 도면,

도 16은, 본 발명의 일 실시 예에 따라 인터리브된 학습 시퀀스 구성요소들을 포함하는 ATSC 52 세그먼트 연속 길쌈 바이트 인터리버의 입력을 나타내는 도면,

도 17은, 본 발명의 일 실시 예에 따라 결정적인 트렐리스 리셋(DTR) 바이트들뿐 아니라 인터리브된 학습 시퀀스를 포함하는 ATSC 52 세그먼트 연속 길쌈 바이트 인터리버의 출력을 나타내는 도면, 그리고

도 18은, 본 발명의 일 실시 예에 따라 결정적인 트렐리스 리셋(DTR) 바이트뿐만 아니라 인터리브된 학습 시퀀스 구성요소들을 포함하는 ATSC 52 세그먼트 연속 길쌈 바이트 인터리버의 입력을 나타내는 도면이다.

본 발명은 단일 주파수 네트워크에서 코히어런트 심벌들을 생성하고, 학습 시퀀스(traning sequence)를 디지털 수신기의 등화기로 송신하기 위한 예시적인 장 치, 시스템, 방법, 및 프로그램 제품들에 관해 더 상세하게 설명될 것이다. 이하는 설명을 목적으로 하는 것이며 본 발명의 범위는 이에 제한되지 않아야 한다. 다음의 설명을 읽은 후에 대안적인 실시 예들, 예를 들면 다중 주파수 네트워크 등에서 다음의 발명을 어떻게 수행하는지에 대한 관련 기술은 당업자에게 명백할 것이다.

본 발명의 일 측면에서 다음의 요구되는 ATSC 동기화가 수행된다. 1. 파일럿(pilot) 또는 캐리어(carrier) 주파수의 주파수 동기, 2. 데이터 프레임(data frame) 동기화, 3. 프리 코더(pre-coder)/트렐리스 코더(trellis coder) 동기.

파일럿 또는 캐리어의 주파수 동기는 RF 송신기 시스템에서 익사이터(exciter)의 캐리어 주파수를 GPS 시간축(GPS timebase) 기준에 고정함으로써 수행된다.

데이터 프레임의 시작점은 특별한 타이밍 패킷을 통하여 전송 스트림(TS)에 있는 한 지점을 확인함에 의해 결정된다(즉, 동기화된다). 일반적으로, 특별한 타이밍 패킷을 갖는 전송 스트림(TS)은 방송 설비에서 생성된다. 전송 스트림 레이트는 GPS 클록(clock)에 고정되고(예를 들어, 10 MHz), GPS의 템포럴 기준(temporal reference: 예를 들어, 1 PPS)은 타이밍 패킷을 생성하기 위해 사용된다. 동기화 패킷들은 하나 이상의 RF 송신 시스템들에서 방송될 모든 데이터 프레임을 슬레이브화하기 위해 이용되는 전송 스트림(TS)에서의 케이던스 에포치(cadence epoch) 지점들을 식별하여, 그에 따라 데이터 프레임 동기(DFS)를 제공한다.

본 발명은 또한, 데이터 프레임에 걸쳐 결정적인 위치들에 위치한 소정의 데이터 패턴들을 가진 패킷들을 생성함으로써 트렐리스 코더 메모리들의 결정적인 초 기화를 제공한다. 소정의 데이터 패턴들은 방송국에서 익사이터까지 전송되어, 그 트렐리스 코더 상태들이 고정된 예측가능한 방식으로 초기화되도록 한다. 따라서, 데이터 프레임 동기 및 트렐리스 코더 동기는 하나의 초기화 패킷을 이용하여 일어날 수 있다.

도 5는 본 발명의 일 실시 예에 따른 단일 주파수 네트워크(500)의 시스템을 나타내는 도면이다. 스튜디오 또는 네트워크 동작 센터(network operation center: NOC)와 같은 방송 설비에 있어서 전송 스트림 이미터(transport stream emitter : 514)는 데이터 스트림(예를 들면, MPEG-2 데이터 스트림)을 공급받는다. 전송 스트림 이미터(514)는 VSB 프레임 초기화 패킷들(VFIPs)을 갖는 전송 스트림(TS)의 형태로 데이터 스트림을 분산 네트워크(506)로 전송한다. VFIPs는 전송 스트림 이미터(514)의 이미션 멀티플렉서(504)에 의해 생성되는 특수화된 동기 패킷들이다. 일 실시 예에서, 이미션 멀티플렉서(504) 내에 있는 VFIP 모듈은 VFIPs를 생성한다. VFIP를 가지는 전송 스트림(TS)은 분산 네트워크(506)(예를 들면, 광섬유, 위성, 마이크로웨이브 등)를 통해 하나 이상의 전송 시스템(502)들로 전송된다. 이미션 멀티플렉서(504)는 GPS 시간축(505)에 의해 클록된다.

전송 스트림 이미터(514) 대신에 또 다른 전송 스트림 이미터가 이용될 수 있다. 예를 들면, 전송 스트림 이미터(508)는 표준 멀티플렉서(510)에 VFIP 생성기(504)를 함께 사용할 수 있는 방송 설비들을 제공한다. 이러한 대체의 전송 스트림 이미터 구성에 있어서, 전송 스트림 이미터(508)는 표준 멀티플렉서(510)와 통신 가능하도록 연결된 외부 VFIP 삽입기(509)를 포함한다. VFIP 패킷들을 포함하는 전송 스트림(TS)은 분산 네트워크(506)를 통해서 전송 스트림 이미터(508)로부터 RF 전송 시스템(502)까지 유사하게 송신된다.

RF 전송 시스템(502)은 전송 스트림에서 VFIP를 검출할 수 있는 익사이터(504)를 포함하는 방송 설비로부터 스트림을 내려받는다. 또한, RF 전송 시스템(502)은 전력 증폭기(PA : 513)와 같은 다른 구성들을 포함한다. 상술한 것처럼, 익사이터는 때때로 변조기로 표현될 수 있다.

본 발명의 일 실시 예에 따르면, 이미션 멀티플렉서(504)뿐만 아니라 단일 주파수 네트워크(500)에 있는 모든 다른 노드들도 공통 시간축, GPS 시간축(505)에 의해 클록된다. 파일럿 또는 캐리어의 주파수 동기는 중첩되는 적용 영역(coverage area)들에 있어서 단일 주파수 네트워크로부터 ATSC 수신기에서 나타나는 명백한 도플러 이동을 제한하기 위하여 익사이터(512)의 캐리어 주파수를 GPS 시간축(505)의 기준인 10 MHz로 고정함으로써 달성될 수 있다.

데이터 프레임 동기 및 트렐리스 코더 동기에 대한 다음 설명은 전송 스트림 이미터 구성(514, 508)들 양쪽 모두에 적용가능하며, 편의상, 이미션 멀티플렉서(504)로 설명한다. 앞선 논의 중에서, 전송 스트림 이미터(508)의 구성요소와 대응되는 소자들은 적절히 정해진다.

상술한 것처럼 데이터 프레임 동기는, VSB 데이터 프레임을 시작하기 위해서는 단일 주파수 네트워크에 있는 모든 익사이터들이, 유입된 전송 스트림(TS)으로부터 동일한 패킷을 선택하는 것이 요청된다. 본 발명에서, 각각의 익사이터(512)는 이미션 멀티플렉서(504)의 프레임 동기 타이밍을 따르므로, 초기 프레임 동기를 달성하고, 이러한 상태를 유지할 수 있다.

이미션 멀티플렉서(504)는 GPS 기준(505)에 데이터 레이트를 고정시키며, VSB 프레임을 시작하기 위한 전송 스트림(TS) 패킷들 중 하나를 선택함으로써 프레임 동기를 초기화한다. 일단 초기화된 전송 스트림(TS) 패킷들이 카운트를 시작하도록 선택되면, 이미션 멀티플렉서(504)는 선택된 패킷들(예를 들면, 0부터 622)을 포함하여 623개의 전송 스트림(TS) 패킷들을 카운트하며, VFIP를 마지막 패킷(623 번째)으로 삽입한다. 이는 624개의 페이로드 세그먼트를 가지는 ATSC A/53 VSB 프레임 내의 페이로드와 등가인 데이터 컨테이너(624 패킷들)에 대응한다.

도 6에서 도시된 것처럼, 이미션 멀티플렉서(504)는 VSB 프레임 초기화 패킷(VFIP)을 삽입한다. 마지막 패킷 슬롯(623) 내에 VFIP를 배치함으로써, VSB 프레임의 시그널링(signaling)은 암묵적으로 수행된다. VFIP가 수신되면, 각각의 익사이터(512)는 VFIP 패킷의 마지막 비트가 수신된 후에, 새로운 데이터 프레임을 개시하도록 시그널된다. 또한, VSB 프레임들의 타이밍 또는 프레임 레이트를 의미하는 케이던스(cadence)는 이미션 멀티플렉서(504)에 의해 유지되는 프레임 동기 타이밍에 기초한다. 이미션 멀티플렉서(504)가 GPS 시간축(505)에 고정되어 있기 때문에, 0-623 패킷 카운트는 VSB 프레임 레이트의 케이던스(cadence)가 된다. 최초 VFIP 삽입 이후에, 추가의 VFIP들이 순차적으로 소정 주기(예를 들면, 대략 1초에 1번씩)마다 삽입될 수 있다. 예를 들면, 이미션 멀티플렉서(504)가 VFIP를 삽입했을 때라면, 623 슬롯마다 이미션 멀티플렉서에 있는 케이던스 카운터에 의해 결정된 것처럼 보일 것이다. 이하에서 더욱 상세히 설명되겠지만, 추가의 타이밍 파라 미터들이 VFIP에 있는 특별한 필드들의 값에 기초하여 조정될 수 있다.

도 7은 본 발명의 일 실시 에에 따른 VFIP 구조를 나타내는 도면이다. 도 7에서 도시된 것처럼, VFIP는 VFIP 패킷의 헤더 부분에 저장된 패킷 식별자(Packet IDentifier: PID) 필드를 포함한다. 익사이터(512)는 PID에 의해 VFIP 패킷을 식별한다. 본 실시 예에서, 익사이터(512)는 PID 값이 0x1FFA 일 때의 패킷을 VFIP 패킷으로서 식별한다. VFIP 패킷이 판독된 후에, 익사이터(512)는 VSB 데이터 필드 동기(DFS)를 삽입한다. 따라서 프레임 페이로드 세그먼트는 Data Field Sync #1 이후에 개시된다. 익사이터(512)는 차례로, 312 전송 스트림(TS) 패킷들이 수신되었는지를 판단한다. 만약 그렇다면, 익사이터(512)는 A/53 표준에 따라 추가의 데이터 필드 동기(DFS)들을 삽입할 수 있다.

ATSC A/53 표준 내용에 따르면, 데이터 필드 동기(DFS)는 각각 511, 63, 63, 및 63 심벌 길이의 일련의 의사 난수(pseudorandom number : PN) 시퀀스를 포함한다. PN63 시퀀스들은 모든 필드 동기에서 가운데 시퀀스의 코드가 반대인 점을 제외하고는 동일하다. 이러한 반전(inversion)은 프레임을 구성하는 대체 데이터 필드들을 수신기가 확인하는 것을 가능하게 한다. Data Field Sync #1에 있어서, 모든 3가지 PN63 시퀀스들은 동일한 위상을 가지며, Data Field Sync #2에 있어서, 중간 PN63 시퀀스들은 반전되며, 다른 2개는 동일한 위상을 갖는다. 익사이터(512)는 VFIP 패킷의 마지막 비트 후에 직접적으로 어떠한 반전 없는 PN63을 갖는 데이터 필드 동기(DFS)를 삽입하고, 다음 VSB 프레임의 첫째 데이터 세그먼트로서 다음 전송 스트림(TS) 패킷(0)과 함께 개시되는 노멀 VSB 프레임 생성을 계속한다.

만약 익사이터(512)가 이미 프레임 동기화되었다면, 전송 스트림 내의 VFIP의 불확실한 위치 때문에 익사이터가 이미션 멀티플렉서에서 유지되고 있는 프레임 케이던스와 여전히 동일한 위상인지를 확인하기 위해 수신된 VFIP 패킷은 사용된다.

상술한 것처럼, 네트워크에 있는 모든 송신기들에 의해 데이터 스트림에 있는 특별한 에포치(epoch)에서 동시에 적용될 수 있는 트렐리스 코더 메모리들의 상태 조건을 개발하는 것이 필요하다. 본 발명은 결정적인 트렐리스 리셋(DTR)을 이용하여, VFIP 패킷에 있는 기결정된 바이트가 트렐리스 코더로 들어갈 때에, 트렐리스 코더가 기지의 제로 상태로 들어가도록 강제함으로써, 트렐리스 코더 동기를 수행한다.

트렐리스 코더 동기는 도 1의 트렐리스 코더 스테이지(108) 앞에 위치하는, 도 1의 바이트 데이터 인터리버(byte data interleaver : 106)의 출력에서 인터리브된 VFIP 패킷의 위치에 관한 선험적 지식을 기초로 달성될 수 있다. ATSC 인터리버(106)의 출력에 관한 지식으로, 일단 데이터 프레임 동기 데이터가 얻어지면, VFIP 내의 12개의 기결정된 바이트 위치가 확인되고, 단일 주파수 네트워크 내의 모든 익사이터 내의 12개의 트렐리스 코드는 각각의 결정적인 트렐리스 리셋(DTR)을 트리거하기 위해 이용된다. 이러한 결정적으로 할당된 바이트들 각각이 지정된 트렐리스 코더로 처음에 들어가자마자 초기화는 수행한다. 구체적으로는, VFIP 그 자체에 있는 어떤 신텍스(syntax) 없이도 VSB 데이터 프레임의 최초 4개의 세그먼트 다음에, 모든 트렐리스 코더들은 동기화된다. 아래에서 더 자세하게 설명될 추 가의 신텍스는 이미션 타이밍 및 다른 보조 송신기 기능들을 제어하기 위해 추가될 수 있다. 그러므로 VFIP를 삽입하기 위하여 이미션 멀티플렉서(504)(또는 표준 멀티플렉서(510), VFIP 삽입기(509))를 사용함으로써, VSB 프레임 동기는 암묵적으로 시그널된다(signaled). 새로운 VSB 프레임의 네 번째 데이터 세그먼트가 전송되었을 때, 모든 익사이터들에 있는 모든 트렐리스 코더들은 공통 제로 상태로 결정적으로 리셋될 것이다. 코히어런트 심벌들은 단일 주파수 네트워크에 있는 모든 송신기들에 의해 생성될 것이다.

도 8은 ATSC 52 세그먼트 연속 길쌈 데이터 인터리버(ATSC 52 segment continuous convolution data interleaver)를 보다 상세하게 나타내는 도면이다. 도시된 것처럼, 인터리버는 입력 신호 내의 심벌들의 순서를 바꾸는 시프트 레지스터(shift register)로서 설명되며, 시프트 레지스터는 첫 번째 것을 제외하고는 지연(delay)을 발생시킨다. 도 9는 트렐리스 코더들(#0 부터 #11)에 인터리브된 데이터가 공급되는 방법을 설명한다. A/53 표준은 각각의 데이터 필드의 최초 데이터 세그먼트의 시작에서 결정적인 시작 지점을 정의한다. 이러한 시작 지점 및 바이트 데이터 인터리버(106)가 데이터 스트림을 처리하는 방법에 관한 사전 지식에 기초하여, VFIP에 있는 스터프 바이트(stuff byte)들은 미리 산출되어 정확한 바이트 위치들에 삽입되고, 12개의 트렐리스 코더 각각에 공급된다. 각각의 지정된 스터프 바이트가 목적지 트렐리스 코더로 들어갈 때에, 결정적인 트렐리스 리셋(DTR)이 트리거된다.

도 10은 ATSC 52 세그먼트 연속 길쌈 데이터 인터리버의 메모리 맵(memory map)을 나타낸다. 도 8에서의 설명처럼, 왼쪽에 있는 전환기(commutator)(즉, 리드 솔로몬 인코더(104) 출력으로부터)에서 바이트들이 클록되며, 오른쪽에 있는 전환기에 의해 왼쪽에서 오른쪽으로 클록되어(즉, 바이트 데이터 인터리버(106) 메모리로부터) 다음의 12개의 트렐리스 코더들로 보내진다. 상술한 것처럼, 데이터 필드 동기(DFS)가 익사이터(512)에 의해 처리되는 과정에서, 동기 삽입부(110)에 의해 나중에 삽입된다. 본 발명에 대한 이해를 돕기 위하여, 도 10에 도시된 매핑(mapping)에서 나타난 것처럼 데이터 필드 동기(DFS)의 일시적인 위치는 도면의 가운데를 가로지르는 수평선으로 매핑된다. 구체적으로, 도 10은 이전 데이터 프레임의 마지막 패킷 슬롯(즉, 623 번째 패킷)에서 VFIP에 응답하는 데이터 필드 동기(DFS)(반전이 없는 PN63)의 삽입을 나타낸다.

도 10에서의 대각선 방향의 화살표는 인터리버에서 VFIP의 바이트들에 의해 가정되는 위치들을 나타낸다. 도시된 것처럼, VSB 프레임 경계를 가로지르는 일시적인 발산(dispersion) 패킷들이 존재한다. VFIP 바이트들 중에서 3개(51, 103, 153)는 이전 프레임(프레임 n)의 끝 이전의, 마지막 52개의 세그먼트 그룹에 위치한다. 잔여 데이터(바이트)는 현재 프레임(프레임 n+1)의 최초 52개의 세그먼트에 존재한다. 3가지 대각선 방향들(즉, VFIP 바이트 52-55, 104-107, 156-159, 또는 스터프 바이트) 각각에 표시된 4 바이트들은 그들이 인터리버 메모리에서 출력될 때, 5, 2, B, 8; 9, 6, 3, C; 1, A, 7, 4(16진법) 로 표시된 12개의 트렐리스 코더 각각에 결정적으로 전송될 것이다. 이로 인해, 결정적인 트렐리스 리셋(DTR)이 지정된 스터프 바이트 각각을 사용하여 수행되는 것이 가능하게 된다. 그러므로 결정 적인 트렐리스 리셋(DTR)이 콘텐츠(비디오, 오디오, 데이터)를 운반하는 패킷들에서 발생하거나 영향을 주지 않고, VFIP에서 스터프 바이트들을 처리하는 과정에서 수행된다. VFIP 바이트들(52-55, 104-107, 156-159)은 또한, 도 7 및 도 11에서 예약된 스터프 바이트 DTR로서 도시된다.

인터리브된 VFIP에서 VFIP 바이트들이 트렐리스 코더를 통해 지나간다는 점을 확실하게 알게 되면, 단일 주파수 네트워크의 모든 익사이터들에서 결정적인 트렐리스 리셋(DTR)을 트리거하도록 스터프 바이트들이 이용될 수 있다. 구체적으로, 이러한 스터프 바이트들(12개)이 각각의 트렐리스 코더에 최초로 들어갈 때, 트렐리스 코더는 소정 상태로 초기화된다. 이것은 4개의 세그먼트 상에서 직렬 방식으로 이루어지며, 결정적인 방식으로 모든 익사이터(512)들의 모든 트렐리스 코더들을 효율적으로 동기화한다. 바람직하게는, 결정적인 트렐리스 코더 리셋(DTS)은 익사이터(512)에서 수행되고, 4가지 상태의 트렐리스 코더의 일반적 트렐리스 코더 동작에 정상적으로 부합된다. 이것은 공통 상태를 달성하기 위해 이용되는 잘 알려진 스위치 조합 논리가 적용될 수 있다.

12개의 지정된 스터프 바이트들에서 DTR의 동작에 의해 모든 VFIP 마다 패리티 오류(parity error)가 생길 것이다. 이것은 허용되며, 일반 콘텐츠를 전송하는 패킷들에 영향을 미치지 않을 것이다. 상술한 것처럼, 각각의 익사이터(512)에서 12개의 트렐리스 인코더들은 스터프 바이트들을 이용하여 프레임(n+1)의 첫 번째 4개(0, 1, 2, 3)의 세그먼트 상에서 리셋 될 것이다. 구체적으로, DTR을 위해 이용되는 각각의 스터프 바이트는 VFIP가 수신되었을 때, RS 디코더에서 결정적인 바이 트(1 바이트) 오류를 발생시킬 것이다. A/53 표준에서의 RS 인코딩은 패킷마다 10 바이트의 오류까지 정정하는 것을 허용한다. DTR이 수행되었을 때, 12개의 스터프 바이트들은 이러한 정정 범위를 2 바이트만큼 초과할 것이며, RS 디코더에서 패킷 오류를 발생시킬 것이다. ATSC 수신기는 VFIP가 조작 및 유지 패킷의 용도로 정의된 PID 값이기 때문에(즉, VFIP 내에는 어떠한 내용도 전송되지 않는다), VFIP에서의 패킷 오류를 무시한다. 구체적으로, ATSC 수신기들은 PID 값에 기초하여 디멀티플렉싱하고(demultiplexing), 어떠한 용도도 존재하지 아니하는 예약된 패킷들(예를 들면, PID=0x1FFA)을 무시한다. 또한, 패리티 바이트 오류 플래그가 ATSC 수신기의 RS 디코더에 의해 패킷의 헤더에 설정되어 있다면 ATSC 수신기들은 패킷을 무시한다.

도 11을 참조하면, VFIP에 있어서 또 다른 필드는 20 바이트 RS 패리티 필드, VFIP_FEC이며, 이 추가의 외부 RS 코딩은 바이트 오류 정정(예를 들면, 10 바이트 오류 정정)을 제공하여, 전송 동안에 도입되는 가능한 오류들로부터 VFIP를 보호한다. 이것은 분산 네트워크 링크에서의 오류들로부터 송신기들을 보호하며, 또한, 필드에서 특별히 자동화된 테스트 및 측정 장비가, 네트워크 테스트 및 모니터링동안 VFIP 페이로드를 회복할 수 있도록 한다. 또한, 오류를 검출하고 정정할 수 있는 능력을 제공할 수 있는 어떠한 형태의 정정 코딩도 RS 인코딩 대신에 이용될 수 있으며, 이 또한 본 발명의 범주 내에 있다. 추가적으로, 오류 정정 코딩은 사용되었던 전송 스트림 이미터 구성에 따라 이미션 멀티플렉서(504) 또는 VFIP 삽입기(509)에 의해 수행될 수 있다.

VFIP에서 사용되지 않은 잔여 공간은 단일 주파수 네트워크의 타이밍 및 제어를 위한 신텍스로서 사용될 수 있다. periodic_value로 표현된 VFIP에 있는 필드에 의해 VFIP 주기(period)가 제어된다. 이 플래그를 높게 설정하는 것은 VFIP가 periodic_value 필드 주기를 기초로 삽입되는 것을 가능하게 한다. 구체적으로, periodic_value 필드의 값은 삽입된 VFIP들 사이의 프레임 개수를 나타낸다. 예를 들면 20의 값은 이미션 멀티플렉서(504)에 의해 매 20 데이터 프레임마다, 즉 1초당 1번씩 VFIP 패킷들이 삽입되는 것을 나타낸다. VFIP 지연 주기를 만드는 것 대신에, VFIP는 상술한 케이던스 카운터와 함께하는 단계에서, 어떠한 다수의 데이터 프레임에서도 삽입될 수 있다.

전송 시스템(502)에 연결되는 분산 네트워크(506)는 예를 들면, 광섬유, 마이크로웨이브, 위성과 같은 분산 네트워크 유형, 및 동축 케이블(coax cable) 등과 같은 다른 연결수단에 따라 필연적으로 지연을 갖는다. VFIP 내의 타이밍 신텍스(syntax)는, 각각의 RF 송신기(502)가 전반적인 지연을 산출하여 이러한 지연들을 보상하는 것을 허용하고, 각각의 RF 송신기(502)가 단일 주파수 네트워크의 모든 송신기들의 안테나들로부터 코히어런트 심벌들의 이미션 타임의 엄격한 일시적 제어를 제공하는 것을 허용하여, 그 결과 수신기에서 나타나는 지연 확산(delay spread)에 관한 제어를 제공한다.

도 12는 본 발명의 일 실시 예에 따른 ATSC 단일 주파수 네트워크에서 타이밍 신텍스 및 의미(semantic)를 보여주는 단일 주파수 동기 타임라인(timeline)을 나타내는 도면이다. 도 11 및 도 12를 참조하면, VFIP에서 sync_time_stamp(STS) 및 max_delay(MD 또는 Maximum Delay) 필드들은 단일 주파수 네트워크의 모든 송신기들에 대해 분산 네트워크(506)에서의 고르지 않거나 시간에 따라 변하는 지연을 보상하기 위해 이용된다. 또한, tx_time_offset(OD) 필드는 단일 주파수 네트워크에서 특별한 RF 송신기(502)의 타이밍을 정확하게 조정 또는 미세하게 튜닝하는데 사용된다.

상술한 것처럼, 단일 주파수 네트워크 내의(예를 들면, 모든 노드들) 전송 스트림 이미터(514, 508) 및 모든 익사이터(512)들은 주파수 10 MHz 및 템포럴(temporal) 1PPS 기준을 수신하기 위해 GPS 시간축(505)을 이용한다. 전송 스트림 이미터 내에 있는 24 비트의 이진 카운터는 GPS 시간축(505)을 기초로 기준 클록을 따른다. 24 비트 카운터는 또한 모든 익사이터(512)들에서 이용가능하다. GPS 시간축(505)의 1 PPS 신호는 1 PPS의 상승 에지에서 24비트 이진 카운터를 제로(0)로 리셋하기 위해 사용된다. 카운터는 10 MHz 주파수 기준에 의해 클록되며, 1초에 0부터 9999999까지 카운트할 수 있으며, 그리고 나서 제로(0)로 리셋된다. 각각의 클록 틱(tick) 및 카운트 어드밴스(advance)는 100 나노 세컨드(nano seconds)이다. 이러한 24비트 이진 카운터 기술은 네트워크 내의 모든 노드들에서 이용가능하고, 단일 주파수 네트워크에서 사용되는 모든 타임 스탬프(time stamp)들을 위한 기준을 형성한다.

VFIP에 있는 synch_time_stamp(STS) 필드는 VFIP가 이미션 멀티플렉서(504)를 떠나 분산 네트워크(506)로 향하는 순간 이미션 멀티플렉서(504)에서 관찰되는 것으로 가정되는 24비트 카운터의 값을 포함하는 24비트 필드이다. 대체 구성에서, VFIP에 있는 synch_time_stamp(STS) 필드는 VFIP가 VFIP 삽입기(509)를 떠나 분산 네트워크(506)로 향하는 순간에 VFIP 삽입기(509)에서 관찰되는 것으로 가정되는 24비트 이진 카운터의 값을 포함하는 24비트 필드이다. 유사하게 24비트 카운터들은 RF 송신기 시스템(503)에 포함된다. 네트워크에서의 모든 노드의 모든 카운터들은 동일하게 GPS 10 MHz 및 1 PPS로 동기화되어, 그것들의 카운트도 동기화된다. 카운터의 인크리먼트는 각각 100 나노 세컨드(nano second)이다. 이와 같이 알려진 값은 각각의 RF 송신기(502)에서 사용되어, 각각의 분산 네트워크(예를 들면, 위성, 마이크로웨이브, 광섬유 등)를 통해 전송 지연(Transit Delay : TD)을 산출한다. 구체적으로, 상술한 것처럼, STS 값은 VFIP가 이미션 멀티플렉서(504)를 떠나서, 분산 네트워크(506)로 들어갈 때의 시간이다. STS 값은, VFIP 패킷이 분산 네트워크(506)를 통해 도착하는데 얼마나 오랜 시간이 걸렸는지를 나타내는(즉, 100ns 인크리먼트가 얼마나 많이 카운트되었는지) 전송 지연(TD)을 결정하기 위해 VFIP가 수신되는 순간의 익사이터(512)에서의 24비트 카운터의 현재 카운트 관찰 값과 비교된다. 도 12는 분산 네트워크(506)로 VFIP가 진행하는 과정과, 순시 VFIP가 송신기(502)에 도착하는 과정을 시간함수로 보여준다.

VFIP에서 maximum_delay 필드(도 12에서 MD(Maximun Delay)와 대응)는 단일 주파수 네트워크에서 모든 디지털 RF 송신기들의 모든 분산 경로들의 지연에 관한 양적 리뷰에 기초하여 결정된 소정의 지연 값을 포함하는 24비트 값이다. 구체적으로, maximum_delay 값은 분산 네트워크(506)에서 가장 긴 경로의 지연보다 더 크게 되도록 산출된다. 모든 분산 경로들을 통해 예상된 최대 전송 지연보다 더 큰 MD 값을 선택함으로써, 입력 전송 스트림 패킷이 지연되도록 각 익사이터(512)에서 입력 범퍼를 산출 및 셋업하여, 분산 네트워크(506)를 통한 패킷의 전송 시간에 상관없이 동시에 모든 송신기들로부터 들어오는 전송 스트림(TS) 패킷들이 송신되도록 한다. 이것은 기준 이미션 타임(reference emission time)으로 도 12에서 도시되었다. 기준 이미션 타임은 VFIP에 바로 이어서 데이터 프레임 동기(DFS)에서 PN63의 반전 없이 세그먼트 동기가 개시되는 시간이다.

tx_time_offset(OD) 필드는 각각의 송신기에 어드레스된 16비트 값으로서, 네트워크를 최적화하기 위하여 특별한 송신기들의 지연 확산을 미세하게 조절하는데 사용되는 선택적 지연 값을 포함한다.

그러므로, synch_time_stamp(STS), maximum_delay(MD) 값 및tx_offset_delay(OD)의 부분적으로 사용하여 산출된 VFIP 패킷이 도착하는데 걸리는 시간 계산에 기초하여, RF 송신기(502)는 입력 지연 버퍼, 즉 TX 지연(TX delay)을 설정할 수 있다. 따라서, 각각의 익사이터(512)에 있어서 지연 버퍼의 값, TX 지연은 도 12에서 도시되고, <수학식 1>과 같이 정의된다.

<수학식 1> TX Delay = STS + MD + OD - TD (1)

그러므로, 단일 주파수 네트워크(500)에서 각각의 익사이터에 대한 TX 지연은 독립적으로 산출된다. 각각의 RF 송신기(502)는, 차례로, 지연 글로벌 값(예를 들면, STS, MD)을 사용하여 기준 이미션 타임을 결정한다. 개별적으로 주소가 지정된 OD는 단일 주파수 네트워크에서 모든 송신기들의 모든 안테나로부터의 코히어런트 심벌들의 이미션 타임을 미세하게 조절할 수 있도록 하여, 이에 따라, ATSC 수 신기에 의해 나타난 지연 확산을 제어할 수 있다. 로컬 값(예를 들면, 16비트 값, 미도시) 또한 송신기, 출력 필터, 안테나에 급전하는 전송라인 길이를 따라 산출되는 지연에 대한 보상을 위하여, 각각의 위치에 들어갈 수 있다. 이 값은 단일 주파수 네트워크 시스템에서 기준 또는 경계 지점(즉, RF 신호가 자유 공간상으로 파장 천이를 유도한 지점)인 안테나로부터의 이미션 타임에, 좋은 해상도를 획득하기 위하여 특별한 송신기의 MD로부터 감산(subtracted)된다.

도 13은 본 발명에 따라 모바일(mobile), 실내(indoor), 휴대용(handheld) 및 고정된(fixed) 서비스 모드들을 포함하는 단일 주파수 네트워크 환경을 나타내는 도면이다. 특히 단일 주파수 네트워크로부터 데이터를 수신하기 위한 모바일(1310), 실내(1308), 휴대용(1306) 및 고정된(1312) 서비스가 도시되어 있다. 이와 같은 서비스는 다른 위치, 예를 들어 송신기(1302), 단일 주파수 네트워크 전송 시스템(1304) 및 보다 작은 빌딩 송신기(1314)와 같은 위치에서의 송신을 수신할 수 있다. 전술한 서비스 모두는 본원발명에 따른 학습 시퀀스를 이용함으로써 이점이 있는데 이에 대해서는 이하에서 상세하게 설명한다.

도 14 내지 18에 따르면, 본 발명의 다른 실시예가 도시된다. 인터리버의 결정적 속성은, 익사이터(512)의 길쌈 인터리버(예를 들어, 도 1의 블록 106)가 디지털 시퀀스를 처리할 때, 인터리버 출력신호가 데이터 스트림 내의 알려진 위치에 학습 시퀀스를 포함할 수 있도록 소정의 학습 시퀀스를 디지털 시퀀스로 제공하는 방법을 제공한는데 또한 인용된다. 학습 시퀀스는 실제의 향상된 학습시퀀스(Virtual enhanced training sequence:VETS)로 언급된다.

상술한 바와 같이, 트렐리스 코더의 당장의 상태는 트렐리스 코더의 이전 데이터 값에 종속하기 때문에 초기에 알 수 없다. 학습 심벌의 알려진 시퀀스를 전송할 기회를 제공하기 위해서, 먼저, 단일 주파수 네트워크(500)의 모든 익사이터(512)의 트렐리스 코드는 알려진 상태에 위치해 있어야 한다. 이것은 상술한 바와 같이, 스터프 바이트를 갖는 VFIP를 생성하는 것을 대신하는 것을 제외하고, 결정적 트렐리스 리셋(DTR)을 실행함으로써 달성되며, VETS 내부의 비트들이 DTR를 수행하기 위해서 설정된다. 트렐리스 코더들이 결정적 리셋됨에 따라, 알려진 학습 시퀀스는 생성될 수 있으며, 도 1의 바이트 데이터 인터리버(106)의 출력에서 인터리브된 데이트 패킷의 위치의 선험적 지식에 기초하여 VETS의 남아있는 위치에 삽입될 수 있다.

VETS에 대응하는 시퀀스를 기 저장하고 있는 수신기는, 기저장된 시퀀스 및 연속적인 심벌 스트림을 VETS와 함께 수신기를 초기화하는데 사용한다. 예를 들어, 상술한 것과 같이 초기 필터 탭 계수를 결정함으로써, 심벌의 특수한 시퀀스 및 수신기에서 VETS를 처리하는데 이용되는 알고리즘은 설계 선택사항이다. 따라서 유리하게는, 수신기가 좀더 빨리 초기화하도록 하는 보다 로버스트(robust)한 학습 시퀀스가 생성될 수 있다.

학습 시퀀스 데이터는 ATSC A/53 표준에 따른 간섭(interfere) 받지 않는 디지털 신호 내의 위치에 삽입되기 때문에, VETS는 래거시(LEGACY) 수신기들의 기능성(functionalty)에 영향을 주지 않는다. VETS를 처리할 수 없는 래거시 수신기들은 그것을 간단히 무시한다.

도 14는 본 발명의 일 실시 예에 따라 인터리브된 학습 시퀀스(1400)를 포함하는 ATSC 52 세그먼트 연속 길쌈 바이트 인터리버의 출력을 나타내는 도면이다. 도 14에 따르면, 학습 시퀀스(1400)는 4개 부분, 1400a, 1400b, 1400c 및 1400d를 포함한다. 도 14에 도시된 예에서, 본 발명은 3100개의 알려진 심벌의 스트림을 갖는 VETS를 제공한다. VETS를 형성하는데 사용되는 각 패킷의 PID는 프라이빗 데이터 패킷(예를 들어, 프라이빗 MPEG 데이터 패킷)으로써 각각의 패킷을 식별한다. 이와 같은 예에서, 54 프라이빗 데이터 패킷은 3100개의 심벌 VETS을 생성하는데 사용된다. 도시된 바와 같이 모든 데이터 세그먼트는 A/53 표준에 따라, 4개의 심벌의 세그먼트 동기와 같이 시작된다.

VETS는 다음과 같은 디지털 신호에 삽입된다. 초기에, 알려진 바이트 위치의 54 프라이빗 데이터 패킷의 컨테이너(container)는 이미션 멀티플렉서(504)에 의해 생성된다(또는 표준 멀티플렉서(510) 및 VFIP 삽입기(509)). 이와 같은 패킷은 프라이빗 데이터로써 스튜디오(studio)에서 생성된다. 따라서 VETS를 처리하지 않는 래거시 수신기들은 이들 패킷을 무시할 것이다. 상술한 바와 같이, RF 송신기(208)가 산재되어 있는 비디오, 오디오, 부가 데이터의 입력 데이터 패킷을 수신한 이후에, 데이터 랜덤마이저(도 1의 102)는 평평한, 노이즈 형상과 같은 스펙트럼을 생성하기 위해 데이터를 랜덤화 한다. 54 프라이빗 데이터 패킷이 랜덤마이저(102)의 처리를 거친 이후에, 데이터 패킷 내의 랜덤화된 데이터는 익사이터(512)에서, 예를 들어 익사이터(512)의 메모리(미도시)내에 저장된 VETS 데이터로 랜덤화된 데이터를 덧씌움으로써, 폐기된다.

ATSC 인터리버(106)의 출력에 대한 지식으로, VETS내의 12개의 알려진 바이트 위치가 식별되어, 단일 주파수 네트워크(500) 내의 모든 익사이터(512)의 12개의 트렐리스 코드 각각에서 DTR를 트리거 하는데 사용된다. 이들의 12개 바이트는 DTR+VETS 바이트 (1402)로 나타난다. DTR+VETS바이트(1402) 내의 특정 비트 셋이 그 지정된 트렐리스 코더로 최초 입력되자마자 초기화가 발생한다. 일단 트렐리스 코드가 알려진 상태로 유도되면(예를 들어 0), 트렐리스 코더의 시작 상태의 정보를 갖는 기계산된 비트 시퀀스가 생성될 수 있다.

이하에서는 VETS의 실시예에 대해서 설명한다. 604 심벌(1400a)의 제1 그룹은 DTR+VETS 바이트(1402)로 언급된 12 바이트들을 포함한다. 12 DTR+VETS 바이트(1402)의 처음 4 비트는 트렐리스 코더(예를 들어 12 트렐리스 코더)를 알려진 상태로 두는데 사용된다. 12개의 바이트 각각의 남은 4개 비트는 학습 시퀀스 부분을 포함한다. 604 심벌들의 나머지는 학습 시퀀스의 부분을 포함한다. VETS 1400의 다른 3개의 부분들은 학습 시퀀스(1400b, 1400c, 1400d)의 남은 부분을 포함하는 828 심벌들의 3개 세그먼트이다.

또한, 도 14에 반전 없는 PN63을 갖는 데이터 필드 동기(DFS:1401)가 나타난다. 상술한바와 같이, 이것은 수신기가 프레임을 정의하는 대체 데이터 필드를 확인하는 것을 가능하게 한다. Data Field Sync #1에 모든 3가지 PN63 시퀀스들은 동일한 위상을 갖으며 Data Field Sync #2에서 중간의 PN63 시퀀스들은 부호가 반전되며, 다른 2개는 동일한 위상을 갖는다. 익사이터(512)는 VFIP 패킷의 마지막 비트 후에 어떠한 반전 없는 PN63을 갖는 데이터 필드 동기(DFS)를 바로 삽입하고, 다음 VSB 프레임의 첫째 데이터 세그먼트로서 다음 전송 스트림(TS) 패킷(0)과 함께 개시되는 노멀 VSB 프레임 생성을 계속한다.

도 15는 본 발명의 일 실시예에 따라 VETS를 생성하기 위해 사용되는 패킷들 및 바이트 위치에 대응되는 예시적인 테이블을 나타낸다. 실제적으로 알려진 데이터가 랜덤마이저(102) 이후 이러한 위치들에 삽입될 수 있다. 더욱 상세하게, 54 컨테이너 패킷이 랜덤마이저(102)에 의해 처리된 이후에, 54 컨테이너 패킷 내의 데이터는, 도 15에 도시된 예시적 테이블에 나타난 바와 같이 대응되는 패킷 내의 식별 바이트에 따라 VETS를 포함하는 소정 데이터로 대체될 수 있다.

도 16은 VETS(1400)를 포함하는 ATSC 52 세그먼트 연속 길쌈 바이트 인터리버의 입력을 나타내는 도면이다. 도 16에 나타나듯이, DTR+VETS(1402)는 미리 계산되며, 기 결정된 바이트 위치에 삽입된다. 특히 12 스터프 비트들은 12개의 트렐리스 코드 각각에 공급될 위치에 삽입된다. 각 지정된 스터프 바이트가 타켓 트렐리스 코더에 들어갈 때, DTR은 트리거될 것이다. 학습 시퀀스(1400a, 1400b, 1400c, 1400d)의 잔여 부분을 포함하는 데이터의 선험적 위치도 또한 도시된다. 따라서, 길쌈 바이트 인터리버에 VETS가 처리될 때, 학습 시퀀스는 특히 소정의 심벌 스트림으로써 기설정된 시점에서 수신기에 송신될 수 있다.

도 17은 본 발명의 일 실시예에 따라 3개의 대각선 구획으로 표시된 VFIP 결정적인 트렐리스 리셋(DTR) 바이트뿐 아니라, 인터리브된 학습 시퀀스(1400)를 포함하는 ATSC 52 세그먼트 연속 길쌈 바이트 인터리버의 출력을 나타낸다. 상술한 도 10과 관련하여, 3가지 대각선 구획(즉, VFIP 바이트 52-55, 104-107, 156-159 또는 스터프 바이트) 각각에 표시된 (4) DTR 바이트들이, 인터리버 메모리로부터 출력될 때, 5, 2, B, 8; 9, 6, 3, C; 1, A, 7, 4(HEX)로 넘버링된 12개의 트렐리스 코더 각각에 결정적으로 전송될 것이다. 도 17에 표시된 VFIP(1600)는 DTR 및 VETS 데이터 모두를 전달할 때 사용되는 54 프라이빗 데이터 패킷들 중의 하나의 예이다. 도시된 바와 같이, VETS(1400)은 트렐리스 코더를 리셋하는데 이용되는 VFIP DTR 바이트가 간섭하지 않는다. 이것은 예를 들어, 도 17에 도시된 바와 같이, VFIP(1600)내의 예약된 공간에 전략적으로 삽입된 VETS(1400)의 4 바이트 부분을 가지는 188 바이트 VFIP(1600)을 생성함으로써 수행된다. 패킷(예를 들어, VFIP(1600))이 익사이터(512)에 도착하며, 그 싱크 바이트(즉, HEX 47)가 제거되어 187 바이트 패킷이 된다. 이것은 VFIP 데이터에서의 한 바이트 이동을 설명한다. 예를 들어, DTR 53-56 부터 52-55, 그리고 나서 패러티가 계산되며, 187 바이트 패킷 및 그것의 패리티(207 바이트)는 차례로 인터리브된 데이터 세그먼트를 생성한다. 인터리브된 데이터 세그먼트는, 상술한 바와 같이, RF 전송 시스템(502)에 의해 수신 장치로 송신된다. 도시된 바와 같이, DTR+VETS 바이트(1402)는 VFIP와 간섭되지 않도록 삽입된다.

도 18은 본 발명의 일 실시예에 따라 결정적인 트렐리스 리셋(DTR) 바이트 및 인터리브된 학습 시퀀스 데이터들을 포함하는 ATSC 52 세그먼트 연속 길쌈 바이트 인터리버의 입력을 나타내는 도면이다. 도면에 따르면, 도 17의 VFIP 내의 바이트 53-56, 105-108, 및 157-160에 대응되는 DTR 바이트 1700, 1702, 1704와 DTR+VETS 바이트(1402)를 포함하는 VETS는 서로 간섭하지 않는다.

이상 본 발명의 다양한 실시 예에 대해 설명하였지만, 이는 일 예로서 이해되어야 하며, 제한해석되어서는 안 된다. 관련 기술 분야의 통상의 지식을 가진 자는 본 발명의 사상 및 범주를 넘지 아니하고 형태 및 세부사항에 다양한 변경을 가할 수 있다. 그러므로 본 발명은 상술한 바람직한 실시 예들의 어느 것에 의해서도 제한해석되어서는 안 되며, 본 청구항들 및 그와 균등한 것들에 의해 정의되어야 한다.

또한, 본 발명의 실용성 및 이점들을 부각시킬 수 있는 도면들이 첨부되어 설명되며, 본 발명의 도면은 단순히 일 예로서 이해되어야 한다. 본 발명의 구조는 충분히 유연하고, 결합가능하며, 첨부된 도면에서 나타난 것과 다른 방법들로 이용가능하다.

또한, 첨부된 요약서의 목적은 미국 특허청과 일반적인 대중들, 특히 특허, 법률용어, 표현들에 익숙지 않는 과학자, 엔지니어 및 당업자들이 본 출원에 대한 기술적 설명의 특성 및 본질을 보다 빨리 결정하는 것을 가능하게 해주는 것이다. 요약서는 어떤 이유에서도 본 발명의 보호범위를 제한하는데 사용될 수 없다. 또한, 청구항에서 언급된 단계나 과정은 반드시 언급된 순서대로 수행될 필요는 없다.

Claims (34)

1. 디지털 수신기 내의 등화기(equalizer)를 초기화하기 위한 학습 시퀀스(training sequence)를 송신하는 방법에 있어서,

   디지털 RF 송신기로부터 방송될 데이터를 포함하는 디지털 신호(digital signal)를 수신하는 단계; 및

   소정의 심벌 시퀀스가 상기 디지털 수신기로 송신되도록, 상기 학습 시퀀스를 상기 디지털 신호로 결정적으로 삽입하는 단계;를 포함하는 방법.
2. 제1항에 있어서,

   상기 디지털 RF 송신기 내의 다수의 트렐리스 코더(Trellis coder)들을 결정적으로 초기화하기 위하여, 다수의 스터프 바이트(stuff byte)를 상기 디지털 신호에 삽입하는 단계;를 더 포함하는 방법.
3. 제2항에 있어서,

   상기 다수의 스터프 바이트 각각의 제1 비트 셋(set)은,

   상기 다수의 트렐리스 코드 각각의 제1 세트를 결정적으로 리셋하는데 사용되고, 상기 다수의 스터프 바이트 각각의 제2 비트 셋은, 상기 학습 시퀀스의 일부를 포함하는 방법.
4. 제1항에 있어서,

   상기 디지털 신호를 길쌈 인터리빙(convolutionally interleaving)하는 단계;를 더 포함하는 방법.
5. 제1항에 있어서,

   상기 디지털 신호는,

   패킷을 프라이빗 데이터 패킷(private data packet)으로 식별하는 식별자(identifier);를 더 포함하는 방법.
6. 제1항에 있어서,

   상기 디지털 RF 송신기 내의 다수의 트렐리스 코더를 결정적으로 초기화하기 위한 다수의 스터프 바이트를 포함하며 상기 학습 시퀀스의 부분을 위한 예약된 공간을 갖는 초기화 패킷(initialization packet)을 디지털 신호에 삽입하는 단계;를 더 포함하는 방법.
7. 제6항에 있어서,

   상기 초기화 패킷의 도착에 기초하여, 다수의 데이터 프레임을 동기화하는 단계;를 더 포함하는 방법.
8. 제1항에 있어서,

   상기 학습 시퀀스를 포함하기 위한 다수의 컨테이너 패킷(container packet)을 생성하는 단계;를 더 포함하며,

   상기 다수의 컨테이너 패킷은 상기 디지털 신호의 기결정된 다수의 위치에 위치하는 방법.
9. 청구항 1항에 따른 소정의 심벌 시퀀스를 수신할 수 있는 수신기.
10. 디지털 수신기 내의 등화기(equalizer)를 초기화하기 위한 학습 시퀀스(training sequence)를 송신하는 장치에 있어서,

    디지털 RF 송신기로부터 방송될 데이터를 포함하는 디지털 신호를 수신 가능한 수신기(receiver); 및

    소정의 학습 심벌 시퀀스가 상기 디지털 수신기로 송신되도록, 상기 학습 시퀀스를 상기 디지털 신호로 결정적으로 삽입할 수 있는 패킷 삽입기(packet inserter);를 포함하는 장치.
11. 제10항에 있어서,

    상기 패킷 삽입기는, 상기 디지털 RF 송신기 내의 다수의 트렐리스 코더(Trellis coder)들을 결정적으로 초기화하기 위하여 다수의 스터프 바이트를 상기 디지털 신호에 삽입하는 동작을 더 수행할 수 있는 장치.
12. 제11항에 있어서,

    상기 다수의 스터프 바이트 각각의 제1 비트 셋(set)은,

    상기 다수의 트렐리스 코드 각각의 제1 세트를 결정적으로 리셋하는데 사용되고, 상기 다수의 스터프 바이트 각각의 제2 비트 셋은, 상기 학습 시퀀스의 일부를 포함하는 장치.
13. 제10항에 있어서,

    상기 디지털 신호를 길쌈 인터리빙(convolutionally interleaving)할 수 있는 인터리버(interleaver);를 더 포함하는 장치.
14. 제10항에 있어서,

    상기 디지털 신호는,

    패킷을 프라이빗 데이터 패킷(private data packet)으로 식별하는 식별자(identifier);를 더 포함하는 장치.
15. 제10항에 있어서,

    상기 패킷 삽입기는,

    상기 디지털 RF 송신기 내의 다수의 트렐리스 코더를 결정적으로 초기화하기 위한 다수의 스터프 바이트를 포함하며, 상기 학습 시퀀스의 부분을 위한 예약된 공간을 갖는 초기화 패킷을 삽입하는 동작을 더 수행하는 장치.
16. 제15항에 있어서,

    상기 다수의 데이터 프레임은 상기 초기화 패킷의 도착에 기초하여, 동기화되는 장치.
17. 제10항에 있어서,

    상기 패킷 삽입기는,

    상기 학습 시퀀스를 갖는 다수의 컨테이너 패킷을 포함하는 동작을 더 수행하며,

    상기 다수의 컨테이너 패킷은 상기 디지털 신호의 기결정된 다수의 위치에 위치하는 장치.
18. 청구항 10항의 장치에 의해 삽입된 소정의 심벌 시퀀스를 수신할 수 있는 수신기.
19. 컴퓨터가 디지털 수신기 내의 등화기(equalizer)를 초기화하기 위한 학습 시퀀스(training sequence)를 송신하도록 하는 제어로직이 저장된 컴퓨터 사용 매체를 포함하는 컴퓨터 프로그램 제품에 있어서, 상기 제어 로직은,

    상기 컴퓨터가 디지털 RF 송신기로부터 방송된 데이터를 포함하는 디지털 신호를 수신하도록 하는 컴퓨터 판독 프로그램 코드 수단; 및

    소정의 학습 심벌 시퀀스가 상기 디지털 수신기로 송신되도록, 상기 컴퓨터가 상기 학습 시퀀스를 상기 디지털 신호로 결정적으로 삽입하는 하도록 하는 컴퓨터 판독 프로그램 코드 수단;를 포함하는 컴퓨터 프로그램 제품.
20. 제19항에 있어서,

    상기 디지털 RF 송신기 내의 다수의 트렐리스 코더(Trellis coder)들을 결정적으로 초기화하기 위하여, 상기 컴퓨터가 다수의 스터프 바이트(stuff byte)를 상기 디지털 신호에 삽입하도록 하는 컴퓨터 판독 프로그램 코드 수단;을 더 포함하는 컴퓨터 프로그램 제품.
21. 제20항에 있어서,

    상기 다수의 스터프 바이트 각각의 제1 비트 셋(set)은,

    상기 다수의 트렐리스 코드 각각의 제1 세트를 결정적으로 리셋하는데 사용되고, 상기 다수의 스터프 바이트 각각의 제2 비트 셋은, 상기 학습 시퀀스의 일부를 포함하는 컴퓨터 프로그램 제품.
22. 제19항에 있어서,

    상기 컴퓨터가 상기 디지털 신호를 길쌈 인터리빙(convolutionally interleaving)하도록 하는 컴퓨터 판독 프로그램 코드 수단;을 더 포함하는 컴퓨터 프로그램 제품.
23. 제19항에 있어서,

    상기 디지털 신호는,

    패킷을 프라이빗 데이터 패킷(private data packet)으로 식별하는 식별자(indentifier);를 더 포함하는 컴퓨터 프로그램 제품.
24. 제19항에 있어서,

    상기 컴퓨터가, 상기 디지털 RF 송신기 내의 다수의 트렐리스 코더를 결정적으로 초기화하기 위한 다수의 스터프 바이트를 포함하며 상기 학습 시퀀스의 부분을 위한 예약된 공간을 갖는, 초기화 패킷을 상기 디지털 신호에 삽입하도록 하는 컴퓨터 판독 프로그램 코드 수단;을 더 포함하는 컴퓨터 프로그램 제품.
25. 제24항에 있어서,

    상기 초기화 패킷의 도착에 기초하여, 다수의 데이터 프레임을 동기화하도록 하는 컴퓨터 판독 프로그램 코드 수단;을 더 포함하는 컴퓨터 프로그램 제품.
26. 제19항에 있어서,

    상기 학습 시퀀스를 포함하기 위한 다수의 컨테이너 패킷(container packet)을 생성하도록 하는 컴퓨터 판독 프로그램 코드 수단;을 더 포함하며,

    상기 다수의 컨테이너 패킷은 상기 디지털 신호의 기결정된 다수의 위치에 위치하는 컴퓨터 프로그램 제품.
27. 컴퓨터가 청구항 19에 따른 소정의 심벌 시퀀스를 처리하도록 하는 제어로직이 저장된 컴퓨터 사용 가능 매체를 포함하는 컴퓨터 프로그램 제품.
28. 디지털 수신기 내의 등화기(equalizer)를 초기화하기 위한 학습 시퀀스(training sequence)를 송신하는 시스템에 있어서,

    디지털 신호 내의 기결정된 다수의 위치에 학습 시퀀스를 포함하는 다수의 컨테이너 패킷을 생성할 수 있는 멀티플렉서; 및

    디지털 RF 송신기로부터 송신된 데이터를 포함하는 상기 디지털 신호를 수신하고, 소정의 심벌 시퀀스가 상기 디지털 수신기로 송신되도록 학습 시퀀스를 컨테이너 패킷에 결정적으로 삽입할 수 있는 익사이터(exciter);를 포함하는 시스템.
29. 제28항에 있어서,

    상기 익사이터는 또한,

    상기 디지털 RF 송신기 내의 다수의 트렐리스 코더(Trellis coder)들을 결정적으로 초기화하기 위하여 다수의 스터프 바이트를 상기 디지털 신호에 삽입할 수 있는 시스템.
30. 제29항에 있어서,

    상기 다수의 스터프 바이트 각각의 제1 비트 셋(set)은,

    상기 다수의 트렐리스 코드 각각의 제1 세트를 결정적으로 리셋하는데 사용되고, 상기 다수의 스터프 바이트 각각의 제2 비트 셋은, 상기 학습 시퀀스의 일부를 포함하는 시스템.
31. 제28항에 있어서,

    상기 다수의 데이터 프레임은 초기화 패킷의 도착에 기초하여 동기화되는 시스템.
32. 제28항에 있어서,

    상기 멀티플렉서는 또한,

    상기 디지털 RF 송신기 내의 다수의 트렐리스 코더(Trellis coder)들을 결정적으로 초기화하기 위한 다수의 스터프 바이트를 포함하고, 상기 학습 시퀀스의 부분을 위한 예약된 공간을 갖는 초기화 패킷을 상기 디지털 신호에 삽입할 수 있는 시스템.
33. 디지털 수신기 내의 등화기(equalizer)를 초기화하기 위한 학습 시퀀스(training sequence)를 송신하는 장치에 있어서,

    디지털 RF 송신기로부터 방송될 데이터를 포함하는 디지털 신호를 수신하는 수단; 및

    소정의 학습 심벌 시퀀스가 상기 디지털 수신기로 송신되도록, 상기 학습 시퀀스를 상기 디지털 신호로 결정적으로 삽입하는 수단;를 포함하는 장치.
34. 제33항에 있어서,

    상기 디지털 RF 송신기 내의 다수의 트렐리스 코더(Trellis coder)들을 결정적으로 초기화하기 위하여, 다수의 스터프 바이트를 상기 디지털 신호에 삽입하는 수단;을 더 포함하는 장치.

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