KR20080012011A - Overlay vernier of semiconductor device and method for measuring overlay using the same - Google Patents

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Abstract

An overlay vernier of a semiconductor device is provided to avoid damage to an overlay vernier by including a first overlay vernier having a predetermined number of overlay vernier division patterns arranged in one direction and by including a second overlay vernier having a predetermined number of overlay vernier division patterns arranged in a direction perpendicular to the arrangement direction of the first overlay vernier. A predetermined number of overlay vernier division patterns(125) are arranged in one direction of a first overlay vernier(130) of a square shape wherein a main scale(100) of a bar type and a vernier scale(120) of a bar type are interconnected at their ends of a lengthwise direction. A predetermined number of overlay vernier division patterns are arranged in a direction perpendicular to the one direction in a second overlay vernier(140) of a square shape. The main scale is made of a concave part with a predetermined step. The vernier scale is made of a concave part with a predetermined step.

Description

반도체 소자의 오버레이 버니어 및 그를 이용한 오버레이 측정 방법{OVERLAY VERNIER OF SEMICONDUCTOR DEVICE AND METHOD FOR MEASURING OVERLAY USING THE SAME}Overlay vernier of semiconductor device and overlay measurement method using same {OVERLAY VERNIER OF SEMICONDUCTOR DEVICE AND METHOD FOR MEASURING OVERLAY USING THE SAME}

도 1은 종래 기술에 따른 오버레이 버니어를 도시한 평면도.1 is a plan view of an overlay vernier according to the prior art.

도 2 내지 도 4는 종래 기술에 따른 오버레이 버니어를 도시한 단면도들.2 to 4 are cross-sectional views showing overlay vernier according to the prior art.

도 5는 종래 기술에 따른 오버레이 버니어의 손상을 나타낸 평면사진.Figure 5 is a plan view showing the damage of the overlay vernier according to the prior art.

도 6은 종래 기술에 따른 오버레이 버니어의 손상을 나타낸 단면사진.Figure 6 is a cross-sectional view showing the damage of the overlay vernier according to the prior art.

도 7은 종래 기술에 따른 오버레이 버니어 손상을 도시한 단면도.7 is a cross-sectional view showing overlay vernier damage in accordance with the prior art.

도 8은 본 발명에 따른 반도체 소자의 오버레이 버니어를 도시한 평면도.8 is a plan view showing an overlay vernier of a semiconductor device according to the present invention.

도 9는 본 발명에 따른 반도체 소자의 오버레이 버니어를 도시한 단면도.9 is a cross-sectional view showing an overlay vernier of a semiconductor device according to the present invention.

도 10은 본 발명에 따른 오버레이 버니어를 이용하여 수행하는 스캐터링 측정 방법을 도시한 개념도.10 is a conceptual diagram illustrating a scattering measurement method performed using an overlay vernier according to the present invention.

도 11은 본 발명에 따른 스캐터링 측정 방법을 분석하는 것을 도시한 시뮬레이션도.11 is a simulation diagram illustrating analyzing the scattering measurement method according to the present invention.

본 발명은 반도체 소자의 오버레이 버니어 및 그를 이용한 오버레이 측정 방법에 관한 것으로, 종래의 오버레이 버니어는 어미자가 박스 형태로 구비되는데 후속의 a-C 하드마스크층 형성 공정에서 a-C 하드마스크층의 불안정한 단차 피복성으로 인해 오버레이 버니어의 패턴이 손상되는 문제를 해결하기 위하여, 오버레이 버니어를 소정의 오버레이 버니어 분할 패턴들로 형성하되, 소정 개수의 상기 오버레이 버니어 분할 패턴이 일 방향으로 배열되어 정사각형 형태로 구비되는 제 1 오버레이 버니어 및 소정 개수의 상기 오버레이 버니어 분할 패턴이 상기 일 방향과 수직한 방향으로 배열되어 정사각형 형태로 구비되는 제 2 오버레이 버니어를 포함하도록 형성함으로써, 후속의 a-C 하드마스크층 형성 공정 시 a-C 하드마스크층이 오버레이 버니어의 단차 내에 불량하게 피복되어 오버레이 버니어를 손상시키는 문제를 방지할 수 있고, 오버레이를 측정을 이미지 캡쳐 방식 또는 스캐터링 방법으로 용이하게 수행할 수 있도록 하는 발명에 관한 것이다.The present invention relates to an overlay vernier of a semiconductor device and an overlay measurement method using the same. In the conventional overlay vernier, a mother is provided in the form of a box. Due to the unstable step coverage of the aC hard mask layer in a subsequent aC hard mask layer forming process, In order to solve the problem that the pattern of the overlay vernier is damaged, an overlay vernier is formed of predetermined overlay vernier dividing patterns, but a first overlay vernier having a predetermined number of overlay vernier dividing patterns arranged in one direction and provided in a square shape. And a second overlay vernier having a predetermined number of overlay vernier split patterns arranged in a direction perpendicular to the one direction and provided in a square shape, such that the aC hard mask layer is overlaid in a subsequent aC hard mask layer forming process. Vernier's The present invention relates to an invention in which a poor coating of a vehicle can be prevented from damaging an overlay vernier, and the overlay can be easily measured by an image capturing method or a scattering method.

반도체 소자가 고집적화되면서 반도체 소자들의 종횡비가 증가하므로 이를 식각하기 위한 하드마스크층의 두께도 증가시켜야 한다. 그러나 하드마스크층의 두께를 증가시킬 경우 식각 특성이 열화되는 문제가 있으므로, 상대적으로 얇은 두께만으로도 하드마스크층의 역할을 충실하게 수행할 수 있는 물질이 필요하게 되었다. 비정질탄소층(amorphous Carbon층 : 이하 a-Carbon층)으로 하드마스크를 형성하는 방법이 제시되었다. 그러나 a-Carbon층은 단차 피복성이 좋지 않은 문제가 있어서, 반도체 소자의 오버레이 버니어 패턴을 손상시키는 문제가 발생한다.As the semiconductor devices are highly integrated, the aspect ratio of the semiconductor devices increases, so the thickness of the hard mask layer for etching them must be increased. However, when the thickness of the hard mask layer is increased, the etching characteristics are deteriorated. Therefore, a material capable of faithfully performing the role of the hard mask layer even with a relatively thin thickness is required. A method of forming a hard mask with an amorphous carbon layer (hereinafter referred to as an a-Carbon layer) has been proposed. However, since the a-Carbon layer has a problem of poor step coverage, a problem occurs that damages the overlay vernier pattern of the semiconductor device.

도 1은 종래 기술에 따른 오버레이 버니어를 도시한 평면도이다.1 is a plan view illustrating an overlay vernier according to the prior art.

도 1을 참조하면, 박스 인 박스(Box in Box) 형태의 오버레이 버니어를 도시한 것으로 정사각형의 어미자(10)가 구비되고, 어미자(10) 중심부에 아들자(20)가 구비된다. 이때, 어미자(10) 및 아들자(20)는 하기 도 2 내지 도 4에서 설명하는 바와 같이 오목 및 볼록 패턴의 조합으로 구비된다.Referring to FIG. 1, an overlay vernier having a box in box form is illustrated, and a square mother 10 is provided, and a son 20 is provided at a center of the mother 10. At this time, the mother 10 and son 20 is provided with a combination of concave and convex patterns as described in Figures 2 to 4 below.

도 2 내지 도 4는 종래 기술에 따른 오버레이 버니어를 도시한 단면도들이다.2 to 4 are cross-sectional views showing the overlay vernier according to the prior art.

도 2를 참조하면, 오목형 어미자(10)의 단차 내부에 볼록형의 아들자(20)가 구비된 것을 알 수 있다. 2, it can be seen that the convex sonza 20 is provided inside the step of the concave mother 10.

도 3을 참조하면, 볼록형어미자(10)의 상부에 볼록형의 아들자(20)가 구비된 것을 알 수 있다.Referring to FIG. 3, it can be seen that the convex sonza 20 is provided on the convex mother 10.

도 4를 참조하면, 오목형 어미자(10)의 단차 내부에 오목형의 아들자(20)가 구비된 것을 알 수 있다. Referring to FIG. 4, it can be seen that the concave sonar 20 is provided inside the step of the concave mother 10.

이와 같이, 소정의 단차를 포함하는 오버레이 버니어 상부에 단차 피복성이 좋지 않은 a-C 하드마스크층이 형성될 경우 단차의 내부 모서리 및 코너 부분에 a-C 하드마스크층이 정상적으로 매립되지 못하고 후속 공정에서 세정 공정을 진행할 경우 단차 내부 모서리 및 코너 부분이 유실되거나 모양이 변형되어 오버레이 측정에 문제가 발생할 수 있다.As such, when an aC hard mask layer having poor step coverage is formed on an overlay vernier including a predetermined step, the aC hard mask layer may not be buried normally in the inner corners and corners of the step and the cleaning process may be performed in a subsequent step. If you proceed, the inner edges and corners of the step may be lost or deformed, which may cause problems with overlay measurements.

도 5는 종래 기술에 따른 오버레이 버니어의 손상을 나타낸 평면사진이다.5 is a plan view showing damage of the overlay vernier according to the prior art.

도 5를 참조하면, 라인 타입의 트렌치로 구비된 사각형 형태의 어미자에 이상이 발생한 것을 알 수 있다. 어미자의 단차 하부의 모서리 부분(ⓐ)에 대한 이미 지 콘트라스트가 명확하게 구분되어 나타나지 않는다. Referring to FIG. 5, it can be seen that an abnormality has occurred in the square-shaped mother provided with the line type trench. The image contrast for the corner part (ⓐ) of the bottom of the step of the mother is not clearly distinguished.

도 6은 종래 기술에 따른 오버레이 버니어의 손상을 나타낸 단면사진이다.6 is a cross-sectional view showing the damage of the overlay vernier according to the prior art.

도 6을 참조하면, 도 5의 어미자 부분에 대한 단면을 나타낸 것으로 단차 하부의 모서리 부분(ⓐ)에 a-C 하드마스크층의 피복이 정상적으로 수행되지 않은 것을 알 수 있다. Referring to FIG. 6, the cross section of the mother part of FIG. 5 shows that the a-C hard mask layer is not normally coated on the corner portion ⓐ at the lower part of the step.

도 7은 종래 기술에 따른 오버레이 버니어 손상을 도시한 단면도이다.7 is a cross-sectional view illustrating overlay vernier damage in accordance with the prior art.

도 7을 참조하면, 어미자(10)의 상부에 a-C 하드마스크층(30) 및 SiON막(40)을 형성한 것을 나타낸 것이다. 이때, 어미자(10)의 단차 부분이 넓게 형성되어 a-C 하드마스크층(30)이 어미자(10)의 단차 내부에 피복되는데, a-C 하드마스크층(30)의 단차 피복성이 좋지 않으므로, 모서리 부분(ⓐ)에 결함이 발생하게 된다.Referring to FIG. 7, the a-C hard mask layer 30 and the SiON film 40 are formed on the mother part 10. At this time, the stepped portion of the mother 10 is formed wide so that the aC hard mask layer 30 is coated inside the stepped portion of the mother 10. Since the step coverage of the aC hard mask layer 30 is not good, the edge portion ( Ⓐ) will cause a defect.

이상에서 설명한 바와 같이, 종래 기술에 따른 반도체 소자의 오버레이 버니어에 있어서, 어미자의 단차 폭이 넓게 형성되어 있는 오버레이 버니어를 포함하는 반도체 기판 상부에 a-C 하드마스크층을 형성할 경우 단차 피복성이 좋지 않은 a-C 하드마스크층이 오버레이 버니어의 표면 특성을 열화시키고, 결함을 발생시켜 반도체 소자의 형성 공정 마진을 감소시키는 문제가 있다. As described above, in the overlay vernier of the semiconductor device according to the prior art, when the aC hard mask layer is formed on the semiconductor substrate including the overlay vernier having a wide stepped width of the mother, the step coverage is not good. The aC hard mask layer deteriorates the surface characteristics of the overlay vernier and generates defects, thereby reducing the process margin of the semiconductor device.

상기한 종래기술의 문제점을 해결하기 위하여, 오버레이 버니어를 소정의 오버레이 버니어 분할 패턴들로 형성하되, 소정 개수의 상기 오버레이 버니어 분할 패턴이 일 방향으로 배열되어 정사각형 형태로 구비되는 제 1 오버레이 버니어 및 소정 개수의 상기 오버레이 버니어 분할 패턴이 상기 일 방향과 수직한 방향으로 배열되어 정사각형 형태로 구비되는 제 2 오버레이 버니어를 포함하도록 형성함으로써, 후속의 a-C 하드마스크층 형성 공정 시 a-C 하드마스크층이 오버레이 버니어의 단차 내에 불량하게 피복되어 오버레이 버니어를 손상시키는 문제를 방지할 수 있고, 오버레이를 측정을 이미지 캡쳐 방식 또는 스캐터링 방법으로 용이하게 수행할 수 있도록 하는 반도체 소자의 오버레이 버니어 및 그를 이용한 오버레이 측정 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above problems of the prior art, the overlay vernier is formed with a predetermined overlay vernier dividing patterns, the first overlay vernier and a predetermined number of the overlay vernier dividing pattern is arranged in one direction and provided in a square shape The number of overlay vernier split patterns is formed to include a second overlay vernier arranged in a direction perpendicular to the one direction and provided in a square shape, such that the aC hard mask layer is formed by the overlay vernier during the subsequent aC hard mask layer forming process. Provides an overlay vernier of the semiconductor device and an overlay measurement method using the same, which can prevent the problem of damaging the overlay vernier due to poor coating in the step, and to facilitate the measurement of the overlay by an image capture method or scattering method. To do And for that purpose.

이상의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 오버레이 버니어는,The overlay vernier of the semiconductor device according to the present invention for achieving the above object,

어미자 및 아들자를 포함하는 오버레이 버니어에 있어서,In an overlay vernier comprising a mother and son,

바(Bar) 형태의 어미자와 아들자가 길이방향에 대한 단부에서 서로 연결된 오버레이 버니어 분할 패턴이 소정개수 일 방향으로 배열되어 정사각형 형태로 구비되는 제 1 오버레이 버니어 및A first overlay vernier having a bar-shaped mother and son-shaped overlay vernier split patterns connected to each other at an end portion in a longitudinal direction and arranged in a predetermined number of one directions and provided in a square shape;

소정 개수의 상기 오버레이 버니어 분할 패턴이 상기 일 방향과 수직한 방향으로 배열되어 정사각형 형태로 구비되는 제 2 오버레이 버니어를 포함하는 것을 특징으로 한다. A predetermined number of overlay vernier split patterns are arranged in a direction perpendicular to the one direction, characterized in that it comprises a second overlay vernier is provided in a square form.

여기서, 상기 어미자는 소정 단차를 갖는 오목부로 구비되는 것을 특징으로 하고, 상기 아들자는 소정 단차를 갖는 오목부로 구비되고, 상기 아들자는 소정 두께를 갖는 볼록부로 구비되는 것을 특징으로 한다. 이때, 상기 어미자 및 아들자는 0 ~ 1㎛ 의 길이 및 0 ~ 0.2㎛의 선폭으로 구비되는 것을 특징으로 한다.Here, the mother is characterized in that it is provided with a recess having a predetermined step, the son is provided with a recess having a predetermined step, the son is characterized in that it is provided with a convex portion having a predetermined thickness. At this time, the mother and son is characterized in that it is provided with a length of 0 ~ 1㎛ and a line width of 0 ~ 0.2㎛.

아울러, 상기 오버레이 버니어를 이용하여 수행하는 본 발명의 제 1 실시예에 따른 오버레이 측정 방법은 어미자 및 아들자가 각각 바(Bar) 형태로 구비되되, 하나의 어미자 및 하나의 아들자가 길이 방향에 대한 단부가 서로 연결된 오버레이 버니어 분할 패턴이 소정개수 일 방향으로 배열되어 정사각형 형태로 구비되는 제 1 오버레이 버니어 및 소정 개수의 상기 오버레이 버니어 분할 패턴이 상기 일 방향과 수직한 방향으로 배열되어 정사각형 형태로 구비되는 제 2 오버레이 버니어를 포함하는 반도체 소자의 오버레이 버니어를 이용하여 정렬 공정을 수행하되, 상기 제 1 및 제 2 오버레이 버니어를 이미지 캡쳐(Image Capture)하는 방식으로 정렬 공정을 수행하는 것을 특징으로 하고,In addition, the overlay measuring method according to the first embodiment of the present invention performed using the overlay vernier is provided with a mother and son each in the form of a bar (Bar), one mother and one son is end of the longitudinal direction The overlay vernier segmentation patterns connected to each other are arranged in a predetermined number of one direction and are provided in a square shape, and the overlay vernier segmentation patterns arranged in a direction perpendicular to the one direction and the predetermined number of overlay vernier segmentation patterns are provided in a square form. Performing an alignment process using the overlay vernier of the semiconductor device including the second overlay vernier, and performing the alignment process by image capturing the first and second overlay verniers,

본 발명의 제 2 실시예에 따른 오버레이 측정 방법은 어미자 및 아들자가 각각 바(Bar) 형태로 구비되되, 하나의 어미자 및 하나의 아들자가 길이 방향에 대한 단부가 서로 연결된 오버레이 버니어 분할 패턴이 소정개수 일 방향으로 배열되어 정사각형 형태로 구비되는 제 1 오버레이 버니어 및 소정 개수의 상기 오버레이 버니어 분할 패턴이 상기 일 방향과 수직한 방향으로 배열되어 정사각형 형태로 구비되는 제 2 오버레이 버니어를 포함하는 반도체 소자의 오버레이 버니어를 이용하여 정렬 공정을 수행하되, 상기 제 1 및 제 2 오버레이 버니어를 스캐터링(Scattering) 방식으로 정렬 공정을 수행하는 것을 특징으로 한다.In the overlay measurement method according to the second embodiment of the present invention, the mother and son are each provided in the form of a bar, and one mother and one son have a predetermined number of overlay vernier split patterns having end portions connected to each other in the longitudinal direction. An overlay of a semiconductor device comprising a first overlay vernier arranged in one direction and having a square shape and a second overlay vernier having a predetermined number of overlay vernier split patterns arranged in a direction perpendicular to the one direction and provided in a square shape. The alignment process may be performed by using a vernier, and the alignment process may be performed by scattering the first and second overlay vernier.

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 오버레이 버니어 및 그를 이용하여 수행하는 오버레이 측정 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, an overlay vernier of a semiconductor device and an overlay measuring method performed using the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 8은 본 발명에 따른 반도체 소자의 오버레이 버니어를 도시한 평면도이다.8 is a plan view illustrating an overlay vernier of a semiconductor device according to the present invention.

도 8을 참조하면, 바(Bar) 형태의 어미자(100) 및 아들자(120)는 길이 방향에 대한 단부가 서로 연결된 하나의 오버레이 버니어 분할 패턴(125)으로 구비된다. 이때, 어미자(100) 및 아들자(120)의 크기는 각각 0 ~ 1㎛ 의 길이 및 0 ~ 0.2㎛의 선폭으로 구비된다. Referring to FIG. 8, the bar-mother 100 and the son 120 are provided as one overlay vernier dividing pattern 125 having ends connected to each other in the longitudinal direction. At this time, the size of the mother 100 and son 120 is provided with a length of 0 ~ 1㎛ and a line width of 0 ~ 0.2㎛, respectively.

여기서, 반도체 기판(200)에 구비되는 오버레이 버니어 분할 패턴(125)의 어미자(100)는 소정 단차를 갖는 오목부로 구비된다. 그리고 아들자(120)는 소정 두께를 갖는 볼록부로 구비되거나, 소정 단차를 갖는 오목부로 구비된다.Here, the mother 100 of the overlay vernier split pattern 125 provided in the semiconductor substrate 200 is provided as a recess having a predetermined step. And the son son 120 is provided with a convex portion having a predetermined thickness, or provided with a concave portion having a predetermined step.

다음에는, 소정 개수의 오버레이 버니어 분할 패턴(125)이 일 방향으로 배열되어 정사각형 형태를 갖는 제 1 오버레이 버니어(130)가 구비된다.Next, the first overlay vernier 130 having a square shape is provided with a predetermined number of overlay vernier split patterns 125 arranged in one direction.

그 다음에는, 제 1 오버레이 버니어와 인접한 영역에 소정 개수의 오버레이 버니어 분할 패턴(125)이 배열되어 정사각형 형태를 갖는 제 2 오버레이 버니어(140)가 구비된다. 이때, 제 2 오버레이 버니어(140)의 오버레이 버니어 분할 패턴(125)은 제 1 오버레이 버니어(130) 오버레이 버니어 분할 패턴(125)들이 배열된 방향과 수직한 방향으로 배열되도록 하여 평면상의 모든 방향에 대한 오버레이 측정이 정확하게 수행될 수 있도록 한다. Thereafter, a predetermined number of overlay vernier split patterns 125 are arranged in an area adjacent to the first overlay vernier to include a second overlay vernier 140 having a square shape. In this case, the overlay vernier split pattern 125 of the second overlay vernier 140 may be arranged in a direction perpendicular to the direction in which the first overlay vernier 130 overlay vernier split patterns 125 are arranged. Ensure that overlay measurements can be performed accurately.

도 9는 본 발명에 따른 반도체 소자의 오버레이 버니어를 도시한 단면도이다.9 is a cross-sectional view illustrating an overlay vernier of a semiconductor device according to the present invention.

도 9를 참조하면, 도 8의 제 2 오버레이 버니어(140)에 있어서 XX' 방향을 따른 단면을 도시한 것으로, 반도체 소자의 형성 공정 중 셀 영역에 콘택을 형성하는 공정과 더불어 반도체 기판(200)의 오버레이 버니어 영역에 소정의 단차를 갖는 어미자(100)를 형성한다. 이때, 어미자의 선폭은 0 ~ 0.2㎛ 이므로 후속 공정에서 반도체 기판(200) 상부에 a-C 하드마스크층 및 SiON막을 형성하더라도, a-C 하드마스크층의 단차 피복성에 대한 영향을 적게 받을 수 있다.Referring to FIG. 9, a cross section along the XX ′ direction of the second overlay vernier 140 of FIG. 8 is illustrated. The semiconductor substrate 200 may be formed in addition to a process of forming a contact in a cell region during a process of forming a semiconductor device. The mother 100 having a predetermined step is formed in the overlay vernier region of the. In this case, since the line width of the mother is 0 to 0.2 μm, even if the a-C hard mask layer and the SiON film are formed on the semiconductor substrate 200 in a subsequent step, the mother layer may be less affected by the step coverage of the a-C hard mask layer.

아울러, 이와 같은 오버레이 버니어를 이용하여 수행하는 본 발명의 제 1 실시예에 따른 오버레이 측정 방법은 도 8의 제 1 및 제 2 오버레이 버니어(130, 140)를 이미지 캡쳐(Image Capture)하는 방식으로 측정하여 정렬 공정을 수행할 수 있다. In addition, the overlay measurement method according to the first embodiment of the present invention performed using such an overlay vernier is measured by image capture of the first and second overlay vernier 130 and 140 of FIG. 8. To perform the alignment process.

또한, 본 발명의 제 2 실시예에 따른 오버레이 측정 방법은 도 8의 제 1 및 제 2 오버레이 버니어(130, 140)를 스캐터링(Scattering) 방식으로 측정하여 정렬 공정을 수행 한다.In addition, the overlay measurement method according to the second embodiment of the present invention performs the alignment process by measuring the first and second overlay vernier (130, 140) of FIG. 8 in a scattering method.

도 10은 본 발명에 따른 오버레이 버니어를 이용하여 수행하는 스캐터링 측정 방법을 도시한 개념도이다.10 is a conceptual diagram illustrating a scattering measurement method performed using an overlay vernier according to the present invention.

도 10을 참조하면, 브로드밴드를 갖는 광원을 조사하여 회전 편광 프리즘을 통과시키고 반도체 기판(200)에 구비된 제 1 오버레이 버니어(130)에 조사한다. 다음에는, 제 1 오버레이 버니어(130)의 패턴에 의해 반사되는 광을 분광기(330) 및 프리즘(340)을 통하여 측정 장치로 보낸다. 이와 같이, 스캐터링(Scattering) 되는 광의 정보를 이용하여 오버레이 버니어 패턴을 인식하고 그 패턴들을 비교 분석하여 정렬 공정을 정확하게 수행할 수 있다.Referring to FIG. 10, a light source having a broadband is irradiated to pass a rotating polarization prism and irradiate the first overlay vernier 130 provided in the semiconductor substrate 200. Next, the light reflected by the pattern of the first overlay vernier 130 is sent to the measuring device through the spectrometer 330 and the prism 340. As such, the alignment vernier pattern may be accurately performed by recognizing the overlay vernier pattern using the scattered light information and comparing and analyzing the patterns.

도 11은 본 발명에 따른 스캐터링 측정 방법을 분석하는 것을 도시한 시뮬레이션도이다.11 is a simulation diagram illustrating analyzing a scattering measurement method according to the present invention.

도 11의 (a)는 스캐터링 된 광의 정보를 그래프로 나타낸 것이다. 이를 시뮬레이션 하여 (b)와 같은 패턴 형태를 예측할 수 있으며, 이러한 결과는 실제 패턴(c)과 정확하게 일치하므로 오버레이 버니어 측정 공정을 정확하게 수행할 수 있다.FIG. 11A is a graph showing information of the scattered light. By simulating this, the pattern shape as shown in (b) can be predicted, and since the result exactly matches the actual pattern (c), the overlay vernier measurement process can be performed accurately.

상술한 바와 같이, 본 발명에 따른 반도체 소자의 오버레이 버니어는 어미자 및 아들자가 각각 바(Bar) 형태로 구비되되, 하나의 어미자 및 하나의 아들자가 길이 방향에 대한 단부가 서로 연결되어 구비되는 오버레이 버니어 분할 패턴과, 소정 개수의 상기 오버레이 버니어 분할 패턴이 일 방향으로 배열되어 정사각형 형태로 구비되는 제 1 오버레이 버니어 및 소정 개수의 상기 오버레이 버니어 분할 패턴이 상기 일 방향과 수직한 방향으로 배열되어 정사각형 형태로 구비되는 제 2 오버레이 버니어를 포함하도록 형성함으로써, 후속 공정에 의한 오버레이 버니어의 손상을 방지할 수 있고, 이미지 캡쳐 방식 또는 스캐터링 방법으로 용이하게 오버레이 측정 공정을 수행할 수 있다.As described above, the overlay vernier of the semiconductor device according to the present invention is provided with a mother and son each in the form of a bar (Bar), one mother and one son is the overlay vernier is provided with the end is connected to each other in the longitudinal direction The first overlay vernier and the predetermined number of overlay vernier split patterns are arranged in a square shape by arranging a split pattern and a predetermined number of overlay vernier split patterns arranged in one direction and having a square shape. By forming to include the second overlay vernier provided, it is possible to prevent damage to the overlay vernier by a subsequent process, it is possible to easily perform the overlay measurement process by the image capture method or scattering method.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 오버레이 버니어를 소정의 오버레이 버니어 분할 패턴으로 형성하되, 소정 개수의 상기 오버레이 버니어 분할 패턴이 일 방향으로 배열되어 정사각형 형태로 구비되는 제 1 오버레이 버니어 및 소정 개수의 상기 오버레이 버니어 분할 패턴이 상기 일 방향과 수직 한 방향으로 배열되어 정사각형 형태로 구비되는 제 2 오버레이 버니어를 포함하도록 형성함으로써, 후속의 a-C 하드마스크층 형성 공정 시 a-C 하드마스크층이 오버레이 버니어의 단차 내에 불량하게 피복되어 오버레이 버니어를 손상시키는 문제를 방지할 수 있고, 본 발명에 따른 오버레이 버니어를 이용하여 오버레이를 측정할 경우 이미지 캡쳐 방식 또는 스캐터링 방법으로 용이하게 수행할 수 있어 반도체 소자의 형성 공정 수율을 증가시키는 효과를 제공한다.As described above, the first overlay vernier of the semiconductor device according to the present invention is formed in a predetermined overlay vernier dividing pattern, a predetermined number of the overlay vernier dividing pattern is arranged in one direction and provided in a square shape; By forming a predetermined number of overlay vernier split patterns to include a second overlay vernier arranged in a direction perpendicular to the one direction and provided in a square shape, the aC hard mask layer is overlay vernier during the subsequent aC hard mask layer forming process It is possible to prevent the problem of damaging the overlay vernier is poorly coated within the step of the step, and when the overlay is measured using the overlay vernier according to the present invention can be easily performed by the image capture method or scattering method of the semiconductor device Forming process number It provides an effect of increasing the.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (8)

어미자 및 아들자를 포함하는 오버레이 버니어에 있어서,In an overlay vernier comprising a mother and son, 바(Bar) 형태의 어미자와 아들자가 길이방향에 대한 단부에서 서로 연결된 오버레이 버니어 분할 패턴이 소정개수 일 방향으로 배열되어 정사각형 형태로 구비되는 제 1 오버레이 버니어; 및A first overlay vernier having a bar-shaped mother and son-like overlay vernier split patterns connected to each other at ends of the longitudinal direction and arranged in a predetermined number of one directions to have a square shape; And 소정 개수의 상기 오버레이 버니어 분할 패턴이 상기 일 방향과 수직한 방향으로 배열되어 정사각형 형태로 구비되는 제 2 오버레이 버니어를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.The overlay vernier of the semiconductor device, characterized in that the overlay vernier split pattern of a predetermined number comprises a second overlay vernier arranged in a direction perpendicular to the one direction provided in a square shape. 제 1 항에 있어서,The method of claim 1, 상기 어미자는 소정 단차를 갖는 오목부로 구비되는 것을 특징으로 하는 반도체 소자의 오버레이 버니어. The mother vernier overlay vernier, characterized in that provided with a recess having a predetermined step. 제 1 항에 있어서,The method of claim 1, 상기 아들자는 소정 단차를 갖는 오목부로 구비되는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.The sonar is an overlay vernier of the semiconductor device, characterized in that provided with a recess having a predetermined step. 제 1 항에 있어서,The method of claim 1, 상기 아들자는 소정 두께를 갖는 볼록부로 구비되는 것을 특징으로 하는 반 도체 소자의 오버레이 버니어.The sonar is overlay vernier of the semiconductor device, characterized in that provided with a convex portion having a predetermined thickness. 제 1 항에 있어서,The method of claim 1, 상기 어미자는 0 ~ 1㎛ 의 길이 및 0 ~ 0.2㎛의 선폭으로 구비되는 것을 특징으로 하는 반도체 소자의 오버레이 버니어. The mother vernier overlay vernier, characterized in that provided with a length of 0 ~ 1㎛ and a line width of 0 ~ 0.2㎛. 제 1 항에 있어서,The method of claim 1, 상기 아들자는 0 ~ 1㎛ 의 길이 및 0 ~ 0.2㎛의 선폭으로 구비되는 것을 특징으로 하는 반도체 소자의 오버레이 버니어. The sonar is overlay vernier of the semiconductor device, characterized in that provided with a length of 0 ~ 1㎛ and a line width of 0 ~ 0.2㎛. 어미자 및 아들자가 각각 바(Bar) 형태로 구비되되, 하나의 어미자 및 하나의 아들자가 길이 방향에 대한 단부가 서로 연결된 오버레이 버니어 분할 패턴이 소정 개수 일 방향으로 배열되어 정사각형 형태로 구비되는 제 1 오버레이 버니어 및 소정 개수의 상기 오버레이 버니어 분할 패턴이 상기 일 방향과 수직한 방향으로 배열되어 정사각형 형태로 구비되는 제 2 오버레이 버니어를 포함하는 반도체 소자의 오버레이 버니어를 이용하여 정렬 공정을 수행하되, 상기 제 1 및 제 2 오버레이 버니어를 이미지 캡쳐(Image Capture)하는 방식으로 정렬 공정을 수행하는 것을 특징으로 하는 오버레이 측정 방법. First overlay having a mother and son each provided in a bar shape, one mother and one son having an overlay vernier split pattern having end portions connected to each other in a length direction arranged in a predetermined number of directions and having a square shape The alignment process may be performed using an overlay vernier of the semiconductor device including a vernier and a second number of overlay vernier split patterns arranged in a direction perpendicular to the one direction and provided in a square shape. And performing an alignment process by image capturing the second overlay vernier. 어미자 및 아들자가 각각 바(Bar) 형태로 구비되되, 하나의 어미자 및 하나 의 아들자가 길이 방향에 대한 단부가 서로 연결된 오버레이 버니어 분할 패턴이 소정 개수 일 방향으로 배열되어 정사각형 형태로 구비되는 제 1 오버레이 버니어 및 소정 개수의 상기 오버레이 버니어 분할 패턴이 상기 일 방향과 수직한 방향으로 배열되어 정사각형 형태로 구비되는 제 2 오버레이 버니어를 포함하는 반도체 소자의 오버레이 버니어를 이용하여 정렬 공정을 수행하되, 상기 제 1 및 제 2 오버레이 버니어를 스캐터링(Scattering) 방식으로 정렬 공정을 수행하는 것을 특징으로 하는 오버레이 측정 방법.First and second mother and son are provided in the form of a bar (Bar), one mother and one son is an overlay vernier split pattern in which the ends of the longitudinal direction are connected to each other arranged in a predetermined number of one direction is provided in a square shape The alignment process may be performed using an overlay vernier of the semiconductor device including a vernier and a second number of overlay vernier split patterns arranged in a direction perpendicular to the one direction and provided in a square shape. And performing an alignment process by scattering the second overlay vernier.
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