KR20080004818A - Methods of forming image sensor having driving capability-retarding region in transistor - Google Patents

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Abstract

A method for forming an image sensor is provided to decrease a temporal noise by forming a driving capability-retarding region in a transistor by electrically coupling a source region with a drain region. An image sensor includes a photodiode. A transistor is formed in at least one active region to be electrically coupled with the photodiode. The transistor includes the active region(6,8), a gate pattern(32,34), and a driving capability-retarding region. The gate pattern is formed on a device isolation, which surrounds the active region. A source region and a drain region are formed on the active region. Each of the driving capability-retarding regions is formed to be adjoined with the source and drain regions. The source and drain regions are formed to be overlapped with the gate pattern.

Description

트랜지스터 내 구동감소 영역을 가지는 이미지 센서의 형성방법들{Methods of Forming Image Sensor Having Driving Capability-Retarding Region in Transistor}Methods of Forming Image Sensor Having Driving Capability-Retarding Region in Transistor}

도 1 은 본 발명에 따른 이미지 센서를 보여주는 회로도이다.1 is a circuit diagram showing an image sensor according to the present invention.

도 2 는 도 1 의 회로도 중 일부분(A)을 개략적으로 보여주는 평면도이다.FIG. 2 is a plan view schematically illustrating a portion A of the circuit diagram of FIG. 1.

도 3 내지 도 7 은 각각이 도 1 의 회로도 중 일부분(A)을 가지고 이미지 센서의 형성방법을 설명해주는 단면도들이다.3 to 7 are cross-sectional views illustrating a method of forming an image sensor, each having a portion A of the circuit diagram of FIG. 1.

도 8 은 도 1 의 회로도 중 일부분(A)을 가지고 이미지 센서의 동작을 설명해주는 단면도이다.8 is a cross-sectional view illustrating the operation of an image sensor with a portion A of the circuit diagram of FIG. 1.

본 발명은 이미지 센서의 형성방법들에 관한 것으로써, 상세하게는, 트랜지스터 내 구동감소 영역을 가지는 이미지 센서의 형성방법들에 관한 것이다.The present invention relates to methods of forming an image sensor, and more particularly, to methods of forming an image sensor having a driving reduction region in a transistor.

일반적으로, 이미지 센서는 렌즈를 사용하여 빛에 실린 피사체 정보를 전기적 영상신호로 변환시키는 전자부품이다. 이를 위해서, 상기 피사체 정보는 빛과 함께 렌즈를 통과해서 이미지 센서 내 화소들을 사용하여 빛에 대응하는 전하들로 바뀌고 그리고 이미지 센서 내 회로들을 사용하여 전하들에 대응하는 전기적 영상신호로 연이어 변환될 수 있다. 상기 회로들은 복수 개의 트랜지스터들을 가지고 원하는 전기적 특성을 구현하도록 이미지 센서 내에 형성될 수 있다.In general, an image sensor is an electronic component that converts subject information carried by light into an electrical image signal using a lens. To this end, the subject information passes through the lens with light to be converted into charges corresponding to light using pixels in the image sensor and subsequently converted into electrical image signals corresponding to charges using circuits in the image sensor. have. The circuits may be formed in an image sensor with a plurality of transistors to implement a desired electrical characteristic.

그러나, 상기 이미지 센서는 트랜지스터들의 전류 구동능력에 따라서 그 센서의 이미지 해상도를 낮출 수 있다. 왜냐하면, 상기 이미지 해상도는 트랜지스터들의 전류구동 능력을 사용해서 화소들 내 전하들의 크기에 대응하는 전기적 신호로 나타내어지기 때문이다. 따라서, 상기 트랜지스터들은 전류 구동능력을 저해시키지 않도록 양호한 반도체 기판을 가지고 제조되는 것이 필요하다.However, the image sensor can lower the image resolution of the sensor according to the current driving capability of the transistors. This is because the image resolution is represented by an electrical signal corresponding to the magnitude of the charges in the pixels using the current driving capability of the transistors. Therefore, the transistors need to be manufactured with a good semiconductor substrate so as not to impair the current driving capability.

본 발명이 이루고자 하는 기술적 과제는 이미지 센서의 이미지 해상도를 향상시키고 그리고 템포럴 노이즈(Temporal Noise)를 줄이기 위해서 트랜지스터 내 구동감소 영역을 가지는 이미지 센서의 형성방법들에 관한 것이다.The technical problem to be achieved by the present invention relates to methods of forming an image sensor having a driving reduction region in a transistor in order to improve the image resolution of the image sensor and to reduce temporal noise.

상기 기술적 과제를 구현하기 위해서, 본 발명은 트랜지스터 내 구동감소 영역을 가지는 이미지 센서의 형성방법을 제공한다.In order to realize the above technical problem, the present invention provides a method of forming an image sensor having a driving reduction region in a transistor.

이 형성방법은 적어도 하나의 활성 영역을 가지고 트랜지스터를 형성하는 것을 포함한다. 상기 트랜지스터는 포토다이오드와 전기적으로 접속해서 적어도 하나의 활성 영역에 한정된다. 이를 위해서, 상기 트랜지스터는 적어도 하나의 활성 영역 및 그 활성 영역을 둘러싸는 소자 분리막 상에 게이트 패턴을 갖도록 형성된다. 그리고, 상기 트랜지스터는 적어도 하나의 활성 영역에 소오스 및 드레인 영역들과 함께 구동감소 영역들을 가지도록 형성된다. 상기 구동감소 영역들은 각각이 소오스 및 드레인 영역들과 접하도록 형성된다. 상기 소오스 및 드레인 영역들은 게이트 패턴에 중첩하도록 형성된다.This forming method includes forming a transistor having at least one active region. The transistor is electrically connected to the photodiode and defined in at least one active region. To this end, the transistor is formed to have a gate pattern on at least one active region and an isolation layer surrounding the active region. The transistor is formed to have driving reduction regions together with source and drain regions in at least one active region. The driving reduction regions are formed to be in contact with the source and drain regions, respectively. The source and drain regions are formed to overlap the gate pattern.

본 발명의 트랜지스터 내 구동감소 영역을 가지는 이미지 센서의 형성방법은 첨부된 첨부 도면들을 참조해서 좀 더 자세히 설명하기로 한다. A method of forming an image sensor having a driving reduction region in a transistor of the present invention will be described in more detail with reference to the accompanying drawings.

도 1 은 본 발명에 따른 이미지 센서를 보여주는 회로도이고, 그리고 도 2 는 도 1 의 회로도 중 일부분(A)을 개략적으로 보여주는 평면도이다. 도 3 내지 도 7 은 각각이 도 1 의 회로도 중 일부분(A)을 가지고 이미지 센서의 형성방법을 설명해주는 단면도들이다.1 is a circuit diagram showing an image sensor according to the present invention, and FIG. 2 is a plan view schematically showing a portion A of the circuit diagram of FIG. 1. 3 to 7 are cross-sectional views illustrating a method of forming an image sensor, each having a portion A of the circuit diagram of FIG. 1.

도 1 내지 도 3 을 참조하면, 반도체 기판(1) 상에 하드 마스크(2)들을 도 3 과 같이 형성한다. 상기 하드 마스크(2)들은 반도체 기판(1)과 다른 식각률을 가진 절연막을 사용해서 형성될 수 있다. 상기 하드 마스크(2)들은 실리콘 나이트라이드(Si3N4)를 사용해서 형성하는 것이 바람직하다. 1 to 3, hard masks 2 are formed on the semiconductor substrate 1 as shown in FIG. 3. The hard masks 2 may be formed using an insulating layer having an etching rate different from that of the semiconductor substrate 1. The hard masks 2 are preferably formed using silicon nitride (Si 3 N 4 ).

상기 하드 마스크(2)들을 식각 마스크로 사용해서 반도체 기판(1)에 소자 분리영역(3)을 형성한다. 상기 소자 분리영역(3)은 활성 영역들(6, 8)을 고립시키도록 형성될 수 있다. 이를 통해서, 상기 활성 영역들(6, 8)은 도 1 또는 도 2 의 반도체 개별 소자들(B1, B2, B3)을 한정할 수 있다. 좀 더 상세하게는, 상기 반도체 개별 소자들 중 하나(B1)는 선택된 활성 영역(6)에 형성되는 포토다이오드(Photodiode)이다. 그리고, 상기 반도체 개별 소자들 중 나머지(B2, B3)는 각각 이 선택된 활성 영역(6) 및 다른 활성 영역(8)에 형성되는 트랜지스터(Transistor)들이다. 상기 소자 분리영역(3)은 반도체 기판(1)의 주 표면으로부터 그 기판(1)의 하부를 향해서 소정 깊이만큼 연장하도록 형성될 수 있다. The device isolation region 3 is formed in the semiconductor substrate 1 using the hard masks 2 as an etching mask. The device isolation region 3 may be formed to isolate the active regions 6 and 8. Through this, the active regions 6 and 8 may define the semiconductor individual elements B1, B2, and B3 of FIG. 1 or 2. More specifically, one of the semiconductor discrete elements B1 is a photodiode formed in the selected active region 6. The remaining B2 and B3 of the semiconductor individual devices are transistors formed in the selected active region 6 and the other active region 8, respectively. The device isolation region 3 may be formed to extend from the main surface of the semiconductor substrate 1 toward a lower portion of the substrate 1 by a predetermined depth.

상기 소자 분리영역(3)을 충분히 채우는 소자 분리막(4)을 형성한다. 상기 소자 분리막(4)은 실리콘 옥사이드(SiO2) 및 실리콘 나이트라이드를 교대로 사용해서 형성될 수 있다. 상기 소자 분리막(4)은 단독으로 실리콘 옥사이드를 사용해서 형성될 수도 있다.An isolation layer 4 is formed to sufficiently fill the isolation region 3. The device isolation layer 4 may be formed using alternating silicon oxide (SiO 2 ) and silicon nitride. The device isolation film 4 may be formed using silicon oxide alone.

도 1, 도 2 및 도 4 를 참조하면, 상기 소자 분리막(4)을 부분적으로 덮도록 하드 마스크(2) 상에 제 1 영역구분 패턴(14)을 도 4 와 같이 형성한다. 상기 제 1 영역구분 패턴(14)을 마스크로 사용해서 다른 활성 영역(8)에 불순물 이온들을 주입한다. 이를 통해서, 상기 불순물 이온들은 다른 활성 영역(8) 및 소자 분리막(4) 사이를 따라서 구동감소 영역(18)을 도 2 와 같이 형성할 수 있다. 또한, 상기 구동감소 영역(18)은 도 2 와 다르게 다른 활성 영역(8) 및 소자 분리막(4) 사이의 소정영역에만 위치시킬 수 있다. 상기 구동감소 영역(18)은 반도체 기판(1)과 동일한 도전형을 갖도록 형성될 수 있다. 상기 구동감소 영역(18)은 반도체 기판(1)과 다른 도전형을 갖도록 형성될 수도 있다. 1, 2 and 4, the first region classification pattern 14 is formed on the hard mask 2 to partially cover the device isolation layer 4 as shown in FIG. 4. Impurity ions are implanted into the other active region 8 using the first region separation pattern 14 as a mask. As a result, the impurity ions may form the driving reduction region 18 along the other active region 8 and the device isolation layer 4 as shown in FIG. 2. Also, unlike the driving region 18, the driving reduction region 18 may be located only in a predetermined region between the active region 8 and the device isolation layer 4. The driving reduction region 18 may be formed to have the same conductivity type as that of the semiconductor substrate 1. The driving reduction region 18 may be formed to have a different conductivity type from that of the semiconductor substrate 1.

한편, 상기 불순물 이온들이 이온주입 공정을 사용해서 다른 활성 영역(8)에 주입되는 경우에, 상기 제 1 영역구분 패턴(14)은 하드 마스크(2)가 실리콘 나이트라이드일 때 실리콘 옥사이드 또는 포토레지스트를 사용해서 형성될 수 있다. 이에 반해서, 상기 불순물 이온들이 플라즈마 공정을 사용해서 다른 활성 영역(8)에 주입되는 경우에, 상기 제 1 영역구분 패턴(14)은 실리콘 옥사이드를 사용해서 형성될 수 있다.On the other hand, when the impurity ions are implanted into another active region 8 using an ion implantation process, the first region segmentation pattern 14 may be formed of silicon oxide or photoresist when the hard mask 2 is silicon nitride. It can be formed using. In contrast, when the impurity ions are implanted into another active region 8 using a plasma process, the first region segmentation pattern 14 may be formed using silicon oxide.

도 1, 도 2 및 도 5 를 참조하면, 상기 구동감소 영역(18)을 다른 활성 영역(8)에 형성시킨 후, 상기 제 1 영역구분 패턴(14) 및 하드 마스크(2)들을 반도체 기판(1)으로부터 도 5 와 같이 제거한다. 계속해서, 상기 다른 활성 영역(8)을 덮고 그리고 선택된 활성 영역(6)을 부분적으로 노출시키는 제 2 영역구분 패턴(24)을 형성한다. 상기 제 2 영역구분 패턴(24)은 실리콘 옥사이드 또는 실리콘 나이트라이드를 사용해서 형성될 수 있다. 상기 제 2 구분영역 패턴(24)은 포토레지스트를 사용해서 형성될 수도 있다.1, 2 and 5, after the driving reduction region 18 is formed in another active region 8, the first region dividing pattern 14 and the hard masks 2 may be formed on a semiconductor substrate. Remove from 1) as shown in FIG. Subsequently, a second region segmentation pattern 24 is formed which covers the other active region 8 and partially exposes the selected active region 6. The second region pattern 24 may be formed using silicon oxide or silicon nitride. The second division pattern 24 may be formed using a photoresist.

상기 제 2 영역구분 패턴(24)을 마스크로 사용해서 선택된 활성 영역(6)에 불순물 이온들을 주입한다. 상기 불순물 이온들은 선택된 활성 영역(6)에 다이오드(Diode) 영역(28)을 형성할 수 있다. 상기 다이오드 영역(28)은 반도체 기판(1)과 다른 도전형을 갖도록 형성될 수 있다. 상기 다이오드 영역(28)은 반도체 기판(1)과 함께 도 2 의 선택된 활성 영역(6)에 도 1 의 포토다이오드(Photodiode)를 형성할 수 있다.Impurity ions are implanted into the selected active region 6 using the second region separation pattern 24 as a mask. The impurity ions may form a diode region 28 in the selected active region 6. The diode region 28 may be formed to have a different conductivity type from that of the semiconductor substrate 1. The diode region 28 together with the semiconductor substrate 1 may form the photodiode of FIG. 1 in the selected active region 6 of FIG. 2.

도 1, 도 2 및 도 6 을 참조하면, 상기 다이오드 영역(28)을 선택된 활성 영역(6)에 형성시킨 후, 상기 제 2 영역구분 패턴(24)을 다른 활성 영역(8)으로부터 도 6 과 같이 제거한다. 다음으로, 상기 활성 영역들(6, 8) 상에 게이트 패턴들(32, 34)을 각각 형성한다. 이때에, 상기 게이트 패턴들(32, 34)은 각각이 도 1 또는 2 의 트랜지스터들(B2, B3)에 포함될 수 있다. 상기 게이트 패턴들(32, 34)은 도핑된 폴리실리콘 및 금속 실리사이드를 차례로 적층해서 형성될 수 있다. 상기 게이트 패턴들(32, 34)은 단독으로 도핑된 폴리실리콘을 사용해서 형성될 수도 있다. 1, 2 and 6, after forming the diode region 28 in the selected active region 6, the second region classification pattern 24 is formed from the other active regions 8 as shown in FIG. 6. Remove it together. Next, gate patterns 32 and 34 are formed on the active regions 6 and 8, respectively. In this case, each of the gate patterns 32 and 34 may be included in the transistors B2 and B3 of FIG. 1 or 2. The gate patterns 32 and 34 may be formed by sequentially stacking doped polysilicon and metal silicide. The gate patterns 32 and 34 may be formed using a single doped polysilicon.

상기 게이트 패턴들(32, 34) 및 반도체 기판(1) 사이에 게이트 절연막(도면에 미 도시)이 형성될 수 있다. 상기 게이트 절연막은 게이트 패턴들(32, 34)에 대해서 반도체 기판(1)을 절연시킬 수 있다. 상기 활성 영역들(6, 8) 상에 게이트 패턴들(32, 34)을 각각 형성시키는 동안, 상기 게이트 패턴들과 중첩하는 구동감소 영역(18)은 반도체 제조 공정으로부터 받은 열(Heat)로 인해서 도 5 대비 확산될 수 있다. 상기 게이트 패턴들(32, 34)의 측벽 상에 게이트 스페이서들(36, 38)을 각각 형성한다. 상기 게이트 스페이서들(36, 38)은 게이트 절연막과 다른 식각률을 가지는 절연막을 사용해서 형성될 수 있다. A gate insulating layer (not shown) may be formed between the gate patterns 32 and 34 and the semiconductor substrate 1. The gate insulating layer may insulate the semiconductor substrate 1 from the gate patterns 32 and 34. While the gate patterns 32 and 34 are respectively formed on the active regions 6 and 8, the driving reduction region 18 overlapping the gate patterns is caused by heat received from the semiconductor fabrication process. It may be diffused compared to FIG. 5. Gate spacers 36 and 38 are formed on sidewalls of the gate patterns 32 and 34, respectively. The gate spacers 36 and 38 may be formed using an insulating layer having an etching rate different from that of the gate insulating layer.

상기 선택된 활성 영역(6)의 게이트 패턴(32) 및 게이트 스페이서(36)를 마스크로 사용해서 선택된 활성 영역(6)에 다이오드 대응영역(44)을 형성한다. 그리고, 상기 게이트 패턴(34) 및 게이트 스페이서(38)를 마스크로 사용해서 다이오드 대응영역(44)과 함께 다른 활성 영역(8)에 소오스 및 드레인 영역(48)들을 동시에 형성한다. 상기 소오스 및 드레인 영역(48)들은 각각이 구동감소 영역(18)들을 감싸도록 형성될 수 있다. 그리고, 상기 다른 활성 영역(8) 및 소자 분리막(4) 사이의 소정영역에만 구동감소 영역(18)이 형성되는 경우에, 상기 구동감소 영역(18)은 다른 활성 영역(8)의 게이트 패턴(34) 아래에만 위치될 수 있다.The diode corresponding region 44 is formed in the selected active region 6 using the gate pattern 32 and the gate spacer 36 of the selected active region 6 as a mask. The source and drain regions 48 are simultaneously formed in the other active region 8 together with the diode corresponding region 44 using the gate pattern 34 and the gate spacer 38 as masks. The source and drain regions 48 may be formed to surround the driving reduction regions 18, respectively. In addition, when the driving reduction region 18 is formed only in a predetermined region between the other active region 8 and the device isolation layer 4, the driving reduction region 18 may include a gate pattern ( 34) can only be located below.

도 1, 도 2, 도 6 및 도 7 을 다시 참조하면, 상기 게이트 패턴들(32, 34) 및 게이트 스페이서들(36, 38)을 덮도록 도 6 및 도 7 과 같이 패드 층간절연막(53)을 형성한다. 이때에, 도 7 은 도 3 내지 도 6 과 직각되는 방향으로 도 1 을 절단한 단면도임에 유의해야 한다. 상기 패드 층간절연막(53)은 게이트 스페이서들(36, 38)과 다른 식각률을 가지는 절연막을 사용해서 형성할 수 있다. 상기 패드 층간절연막(53)에 도 6 과 같이 관통홀(56)을 형성한다. 상기 관통홀(56)은 패드 층간절연막(53)을 지나서 다른 활성 영역(8)의 소오스 또는 드레인 영역(48)을 노출시키도록 포토 및 식각 공정들을 사용하여 형성될 수 있다.Referring to FIGS. 1, 2, 6, and 7 again, the pad interlayer insulating layer 53 as shown in FIGS. 6 and 7 to cover the gate patterns 32 and 34 and the gate spacers 36 and 38. To form. At this time, it should be noted that FIG. 7 is a cross-sectional view of FIG. 1 cut in a direction perpendicular to FIGS. 3 to 6. The pad interlayer insulating layer 53 may be formed using an insulating layer having an etching rate different from that of the gate spacers 36 and 38. A through hole 56 is formed in the pad interlayer insulating layer 53 as shown in FIG. 6. The through hole 56 may be formed using photo and etching processes to expose the source or drain region 48 of the other active region 8 past the pad interlayer insulating layer 53.

상기 관통홀(56)을 충분히 채워서 패드 층간절연막(53) 상에 제 1 노드 패턴(59)을 도 6 과 같이 형성한다. 상기 제 1 노드 패턴(59)은 패드 층간절연막(53)과 다른 식각률을 가지는 도전막을 사용해서 형성될 수 있다. 상기 제 1 노드 패턴(59)을 덮도록 패드 층간절연막(53) 상에 평탄화 층간절연막(65)을 도 6 및 도 7 과 같이 형성한다. 상기 평탄화 층간절연막(65)은 패드 층간절연막(53)과 동일한 식각률을 가지는 절연막을 사용해서 형성할 수 있다. 상기 평탄화 층간절연막(65)및 패드 층간절연막(53)에 접속홀들(73, 76, 79)을 형성한다. The first node pattern 59 is formed on the pad interlayer insulating layer 53 by sufficiently filling the through hole 56 as shown in FIG. 6. The first node pattern 59 may be formed using a conductive layer having an etching rate different from that of the pad interlayer insulating layer 53. 6 and 7, a planarization interlayer insulating film 65 is formed on the pad interlayer insulating film 53 to cover the first node pattern 59. The planarization interlayer insulating film 65 may be formed using an insulating film having the same etching rate as that of the pad interlayer insulating film 53. Connection holes 73, 76, and 79 are formed in the planarization interlayer insulating film 65 and the pad interlayer insulating film 53.

한편, 상기 접속홀들(73, 76, 79) 중 하나(73)는 선택된 활성 영역(6) 상에 형성된다. 상기 선택된 활성 영역(6)의 접속홀(73)은 평탄화 층간절연막(65) 및 패드 층간절연막(53)을 차례로 지나서 다이오드 대응영역(44)을 노출시키도록 도 6 과 같이 형성될 수 있다. 상기 접속홀들(73, 76, 79) 중 나머지(76, 79)는 다른 활성 영역(8) 상에 형성된다. 상기 다른 활성 영역(8)의 접속홀들(76, 79)은 평탄화 층간절연막(65) 및 패드 층간절연막(53)을 차례로 지나서 게이트 패턴(34) 및 소오스 또는 드레인 영역(48)을 노출시키도록 도 6 및 도 7 과 같이 형성될 수 있다.Meanwhile, one of the connection holes 73, 76, and 79 is formed on the selected active region 6. The connection hole 73 of the selected active region 6 may be formed as shown in FIG. 6 so as to expose the diode corresponding region 44 through the planarization interlayer insulating film 65 and the pad interlayer insulating film 53 in order. The remaining 76, 79 of the connection holes 73, 76, 79 are formed on the other active region 8. The connection holes 76 and 79 of the other active region 8 sequentially pass through the planarization interlayer insulating film 65 and the pad interlayer insulating film 53 to expose the gate pattern 34 and the source or drain region 48. 6 and 7 may be formed.

도 1, 도 2, 도 6 및 도 7 을 또 다시 참조하면, 상기 접속홀들(73, 76, 79)을 충분히 채워서 평탄화 층간절연막(65) 상에 제 2 및 제 3 노드 패턴들(84. 88)을 도 6 및 도 7 과 같이 형성한다. 상기 제 2 및 제 3 노드 패턴들(84. 88)은 도전 물질을 사용해서 형성될 수 있다. 상기 제 2 및 제 3 노드 패턴들(84. 88) 중 하나(84)는 선택된 활성 영역(6)의 다이오드 대응영역(44) 그리고 다른 활성 영역(8)의 게이트 패턴(34)과 전기적으로 접속하도록 형성될 수 있다. 그리고, 상기 제 2 및 제 3 노드 패턴들(84. 88) 중 나머지(88)는 다른 활성 영역(8)의 소오스 또는 드레인 영역(48)을 도 1 의 메인 회로블럭(C)과 전기적으로 접속하도록 형성될 수 있다.Referring again to FIGS. 1, 2, 6, and 7, the second and third node patterns 84 on the planarization interlayer insulating film 65 by filling the connection holes 73, 76, 79 sufficiently. 88) is formed as shown in Figs. The second and third node patterns 84 and 88 may be formed using a conductive material. One of the second and third node patterns 84. 88 is electrically connected to the diode corresponding region 44 of the selected active region 6 and the gate pattern 34 of the other active region 8. It can be formed to. The remaining 88 of the second and third node patterns 84 and 88 electrically connects the source or drain region 48 of the other active region 8 with the main circuit block C of FIG. 1. It can be formed to.

상기 제 2 및 제 3 노드 패턴들(84. 88)을 평탄화 층간절연막(65) 상에 형성시킨 후, 상기 제 2 및 제 3 노드 패턴들(84. 88)을 덮도록 상기 평탄화 층간절연막(65) 상에 보호 층간절연막(94)을 도 6 및 도 7 과 같이 형성한다. 상기 보호 층간절연막(94)은 평탄화 층간절연막(65)과 동일한 식각률을 가지는 절연막을 사용해서 형성될 수 있다. 상기 보호 층간절연막(94)에 수광홀(98)을 형성한다. 상기 수광홀(98)은 보호 층간절연막(94), 평탄화 층간절연막(65) 및 패드 층간절연막(53)을 차례로 지나서 다이오드 영역(28)을 노출시키도록 형성될 수 있다. 상기 수광홀(98)을 형성시킨 후 공지된 반도체 제조 공정들을 가지고 도 1 의 이미지 센서(100)를 계속해서 형성할 수 있다.After the second and third node patterns 84.88 are formed on the planarization interlayer insulating film 65, the planarization interlayer insulating film 65 covers the second and third node patterns 84.88. The protective interlayer insulating film 94 is formed as shown in Figs. The protective interlayer insulating film 94 may be formed using an insulating film having the same etching rate as the planarization interlayer insulating film 65. A light receiving hole 98 is formed in the protective interlayer insulating film 94. The light receiving hole 98 may be formed to expose the diode region 28 through the passivation interlayer insulating film 94, the planarization interlayer insulating film 65, and the pad interlayer insulating film 53. After the light receiving hole 98 is formed, the image sensor 100 of FIG. 1 may be continuously formed with known semiconductor manufacturing processes.

이제, 본 발명에 따르는 이미지 센서의 동작은 첨부된 나머지 도면을 참조해서 설명하기로 한다. Now, the operation of the image sensor according to the present invention will be described with reference to the accompanying drawings.

도 8 은 도 1 의 회로도 중 일부분(A)을 가지고 이미지 센서의 동작을 설명해주는 단면도이다.8 is a cross-sectional view illustrating the operation of an image sensor with a portion A of the circuit diagram of FIG. 1.

도 1 및 도 8 을 참조하면, 수광홀(98)의 빛(105)을 통해서 다이오드 영역(28)에 전자(Electron)들 및 정공(Hole)들의 생성이 없는 경우에, 상기 이미지 센서(100)는 초기 상태에서 다이오드 대응영역(44)에 정공들을 채울 수 있다. 상기 다이오드 대응영역(44)은 정공들로 채워져서 (+) 전위를 가질 수 있다. 상기 다이오드 대응영역(44)의 (+) 전위는 제 2 노드 패턴(84)의 전류선(I1)을 따라서 다른 활성 영역(8)의 게이트 패턴(34)에 인가될 수 있다. 이때에, 상기 제 1 노드 패턴(59)은 회로 내에서 고정 전압(V)을 갖도록 배치될 수 있다.1 and 8, when there is no generation of electrons and holes in the diode region 28 through the light 105 of the light receiving hole 98, the image sensor 100 is used. In the initial state, holes may be filled in the diode corresponding region 44. The diode corresponding region 44 may be filled with holes to have a positive potential. The positive potential of the diode corresponding region 44 may be applied to the gate pattern 34 of the other active region 8 along the current line I1 of the second node pattern 84. In this case, the first node pattern 59 may be disposed to have a fixed voltage V in the circuit.

먼저, 상기 다른 활성 영역(8)의 게이트 패턴(34)에 (+) 전위가 인가된 후, 상기 게이트 패턴(34)은 소오스 및 드레인 영역(48)들 사이에 채널을 형성시킬 수 있다. 상기 다른 활성 영역(8)의 채널은 소오스 영역(48)과 함께 제 1 노드 패턴(59)의 고정 전압(V)을 전류선(I2)을 따라서 드레인 영역(48)에 전달할 수 있다. 상기 드레인 영역(48)은 소오스 영역(48) 및 채널을 통해서 전달된 제 1 전압(=고정전압 또는 고정전압-Vt)을 제 3 노드 패턴(88)의 전류선(I3)을 따라서 도 1 의 메인 회로블럭(C)에 전달할 수 있다. 상기 메인 회로블럭(C)은 제 1 전압을 증폭시켜서 도 1 의 출력 단자(D)에 보낼 수 있다.First, after a positive potential is applied to the gate pattern 34 of the other active region 8, the gate pattern 34 may form a channel between the source and drain regions 48. The channel of the other active region 8 may transfer the fixed voltage V of the first node pattern 59 along the source region 48 to the drain region 48 along the current line I2. The drain region 48 includes the first voltage (= fixed voltage or fixed voltage-Vt) transmitted through the source region 48 and the channel along the current line I3 of the third node pattern 88 in FIG. 1. It can be transferred to the main circuit block (C). The main circuit block C may amplify the first voltage and send it to the output terminal D of FIG. 1.

한편, 상기 제 1 노드 패턴(59)의 고정 전압(V)을 전류선(I2)을 따라서 드레 인 영역(48)에 전달하는 경우, 상기 다른 활성 영역(8)의 소오스 영역(48)은 채널을 따라서 고정 전압(V)에 대응하는 전자들을 드레인 영역(48)에 보낼 수 있다. 만약, 상기 다른 활성 영역(8) 및 소자 분리막(4) 사이에 디펙(Defect)이 많이 존재한다면, 상기 고정 전압(V)에 대응되는 전자들은 디펙에 트랩(Trap)되어서 반도체 기판(1)에 누설 전류(Leakage Current)를 형성한다. 상기 누설 전류는 이미지 센서(100)를 구동시키는 동안 템포럴 노이즈(Temporal Noise) 성분에 기여한다.Meanwhile, when the fixed voltage V of the first node pattern 59 is transferred to the drain region 48 along the current line I2, the source region 48 of the other active region 8 is a channel. Accordingly, electrons corresponding to the fixed voltage V may be sent to the drain region 48. If a large number of defects exist between the other active region 8 and the device isolation layer 4, electrons corresponding to the fixed voltage V are trapped in the defects and thus formed on the semiconductor substrate 1. To form a leakage current. The leakage current contributes to a temporal noise component while driving the image sensor 100.

그러나, 본 발명은 디펙을 전기적으로 안정화시키기 위해서 다른 활성 영역(8) 및 소자 분리막(4) 사이에 구동감소 영역(18)을 가질 수 있다. 상기 구동감소 영역(18)은 반도체 기판(1)과 동일한 도전형을 가지도록 형성될 수 있다. 따라서, 상기 구동감소 영역(18)은 이미지 센서(100)의 구동 동안 고정 전압(V)에 대응되는 전자들이 디펙에 트랩되는 숫자를 줄여서 템포럴 노이즈를 최소화시킬 수 있다.However, the present invention may have a drive reduction region 18 between the other active region 8 and the device isolation film 4 to electrically stabilize the defect. The driving reduction region 18 may be formed to have the same conductivity type as that of the semiconductor substrate 1. Accordingly, the driving reduction region 18 may minimize temporal noise by reducing the number of electrons corresponding to the fixed voltage V trapped in the defect during the driving of the image sensor 100.

다음으로, 상기 이미지 센서(100)는 초기 상태를 보낸 후 수광홀(98)을 통해서 빛(105)을 받아들일 수 있다. 상기 빛(105)은 피사체의 정보를 가지고 있다. 상기 빛(105)은 다이오드 영역(28) 및 반도체 기판(1) 사이의 정션(Junction)에서 전자들 및 정공들을 생성시킬 수 있다. 이때에, 상기 정공들은 반도체 기판(1)의 하부를 향해서 흐른다. 그리고, 상기 전자들은 다이오드 영역(28)으로 흐른다. 이후로, 상기 이미지 센서(100)는 선택된 활성 영역(6)의 게이트 패턴(32)에 채널형성 전압을 가할 수 있다. 상기 채널형성 전압은 다이오드 영역(28) 및 다이오드 대응영역(44) 사이에 채널을 형성시킬 수 있다.Next, the image sensor 100 may receive the light 105 through the light receiving hole 98 after sending the initial state. The light 105 has information of a subject. The light 105 may generate electrons and holes at the junction between the diode region 28 and the semiconductor substrate 1. At this time, the holes flow toward the lower side of the semiconductor substrate 1. The electrons then flow into the diode region 28. Thereafter, the image sensor 100 may apply a channel forming voltage to the gate pattern 32 of the selected active region 6. The channel formation voltage may form a channel between the diode region 28 and the diode corresponding region 44.

상기 다이오드 영역(28) 및 다이오드 대응영역(44) 사이에 채널이 형성된 후, 상기 다이오드 영역(28)은 채널과 함께 전자들을 전류선(I4)을 따라서 다이오드 대응영역(44)에 보낼 수 있다. 상기 다이오드 대응영역(44)은 제 2 노드 패턴(84)의 전류선(I5)을 따라서 전자들을 다른 활성 영역(8)의 게이트 패턴(34)에 전달할 수 있다. 상기 게이트 패턴(34)은 초기 상태의 (+) 전위보다 낮은 전기적 포텐셜을 가지고 다른 활성 영역(8)에 채널을 형성할 수 있다. 상기 다른 활성 영역(8)의 채널은 소오스 영역(48)와 함께 제 1 노드 패턴(59)의 고정 전압(V)을 전류선(I6)을 따라서 드레인 영역(48)에 전달할 수 있다. After a channel is formed between the diode region 28 and the diode corresponding region 44, the diode region 28 may send electrons along with the channel to the diode corresponding region 44 along the current line I4. The diode corresponding region 44 may transfer electrons to the gate pattern 34 of the other active region 8 along the current line I5 of the second node pattern 84. The gate pattern 34 may form a channel in another active region 8 having an electrical potential lower than the positive potential of the initial state. The channel of the other active region 8 may transfer the fixed voltage V of the first node pattern 59 along with the source region 48 to the drain region 48 along the current line I6.

상기 드레인 영역(48)은 소오스 영역(48) 및 채널을 통해서 전달된 제 2 전압(< 제 1 전압)을 제 3 노드 패턴(88)의 전류선(I7)을 따라서 도 1 의 메인 회로블럭(C)에 전달할 수 있다. 상기 메인 회로블럭(C)은 제 2 전압을 증폭시켜서 도 1 의 출력 단자(D)에 보낼 수 있다. 이를 통해서, 상기 이미지 센서(100)는 제 1 및 제 2 전압 차를 이용해서 피사체의 정보를 전기적 영상신호로 바꿀 수 있다.The drain region 48 includes the main circuit block of FIG. 1 along the current line I7 of the third node pattern 88 with the second voltage (<first voltage) transmitted through the source region 48 and the channel. C) can be delivered. The main circuit block C may amplify the second voltage and send it to the output terminal D of FIG. 1. Through this, the image sensor 100 may convert the information of the subject into an electrical image signal by using the first and second voltage difference.

상술한 바와 같이, 본 발명은 트랜지스터 내 구동감소 영역을 가지는 이미지 센서의 형성방법들을 제공한다. 이를 통해서, 상기 이미지 센서는 구동감소 영역을 사용해서 템포럴 노이즈를 감소시킬 수 있다.As described above, the present invention provides methods of forming an image sensor having a driving reduction region in a transistor. Through this, the image sensor can reduce temporal noise by using the driving reduction region.

Claims (4)

포토다이오드(Photodiode)를 가지는 이미지 센서의 형성방법에 있어서,In the method of forming an image sensor having a photodiode, 상기 포토다이오드와 전기적으로 접속해서 적어도 하나의 활성 영역에 한정되는 트랜지스터를 형성하되, 상기 트랜지스터는 상기 적어도 하나의 활성 영역 및 그 활성 영역을 둘러싸는 소자 분리막 상에 게이트 패턴, 그리고 상기 활성 영역에 소오스 및 드레인 영역들과 함께 구동감소 영역들을 가지는 트랜지스터를 형성하는 것을 포함하되,A transistor electrically connected to the photodiode to form a transistor defined in at least one active region, wherein the transistor comprises a gate pattern on the at least one active region and an isolation layer surrounding the active region, and a source in the active region And forming a transistor having drive reduction regions together with drain regions, 상기 구동감소 영역들은 각각이 상기 소오스 및 드레인 영역들과 접하도록 형성되고, 상기 소오스 및 드레인 영역들은 상기 게이트 패턴에 중첩하도록 형성되는 것이 특징인 이미지 센서의 형성방법.And the driving reduction regions are formed to be in contact with the source and drain regions, respectively, and the source and drain regions are formed to overlap the gate pattern. 제 1 항에 있어서,The method of claim 1, 상기 소오스 및 드레인 영역들은 상기 구동감소 영역들과 다른 도전형을 갖도록 형성되는 것이 특징인 이미지 센서의 형성방법.And the source and drain regions are formed to have a different conductivity type from the driving reduction regions. 제 1 항에 있어서,The method of claim 1, 상기 구동감소 영역들은 상기 게이트 패턴 아래에 위치해서 상기 소오스 및 드레인 영역들 사이에 형성되는 것이 특징인 이미지 센서의 형성방법.And the driving reduction regions are formed under the gate pattern to be formed between the source and drain regions. 제 1 항에 있어서,The method of claim 1, 상기 구동감소 영역들은 상기 활성 영역 및 상기 소자 분리막 사이를 따라서 형성되는 것이 특징인 이미지 센서의 형성방법.And the driving reduction regions are formed between the active region and the device isolation layer.
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