KR20080000424A - Output buffer of semiconductor memory - Google Patents

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KR20080000424A KR1020060058228A KR20060058228A KR20080000424A KR 20080000424 A KR20080000424 A KR 20080000424A KR 1020060058228 A KR1020060058228 A KR 1020060058228A KR 20060058228 A KR20060058228 A KR 20060058228A KR 20080000424 A KR20080000424 A KR 20080000424A
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최창규
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Abstract

An output buffer of a semiconductor memory is provided to extend slow rate adjustment width of a signal outputted from a main driver by controlling transition time of a signal inputted to a pre driver. A pre driver(300) comprises a first control part(310) and a second control part(330). The first control part controls transition time of a pullup signal using a first capacitor connected to a ground voltage. The second control part controls transition time of a pulldown signal using a second capacitor connected to an external voltage. A main driver(400) outputs a data signal in response to an output signal of the pre driver.

Description

반도체 메모리의 출력 버퍼{Output Buffer of Semiconductor Memory}Output buffer of semiconductor memory

도 1은 일반적인 반도체 메모리의 출력 버퍼를 나타내는 회로도,1 is a circuit diagram showing an output buffer of a general semiconductor memory;

도 2는 본 발명에 따른 반도체 메모리의 출력 버퍼를 나타내는 회로도,2 is a circuit diagram showing an output buffer of a semiconductor memory according to the present invention;

도 3은 본 발명의 반도체 메모리의 출력 버퍼의 동작을 설명하기 위한 파형도이다.3 is a waveform diagram for explaining the operation of the output buffer of the semiconductor memory of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100, 300 : 프리 드라이버 200, 400 : 메인 드라이버100, 300: free driver 200, 400: main driver

본 발명은 반도체 메모리의 출력 버퍼에 관한 것으로, 보다 상세하게는 메인 메모리(main memory), 그래픽 메모리(graphic memory)등 푸쉬-풀(push-pull) 구조의 프리 드라이버 및 메인 드라이버로 구성되는 반도체 메모리의 출력 버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer of a semiconductor memory. More specifically, the present invention relates to a semiconductor memory including a pre-driver and a main driver of a push-pull structure, such as a main memory and a graphic memory. Is related to the output buffer.

슬루 레이트(slew rate)는 단위 시간당 출력 전압의 최대 변화량이다. 이득(gain)이 1인 출력 회로인 경우를 예를 들면, 이상적인 회로에서는 입력 전압이 0V에서 1V로 바로 올라가나, 실제 회로에서는 슬루 레이트(slew rate)가 K인 경우 출력 전압은 입력 전압을 따라서 동시에 출력 전압이 올라가지 못하고 기울기가 K인 경사함수로 1V까지 올라가게 된다. 따라서, 출력 회로의 슬루 레이트(slew rate)가 제품 스펙(specification)에 일치할 수 있도록 제어하는 것이 중요하다.Slew rate is the maximum change in output voltage per unit time. In the case of an output circuit with gain of 1, for example, in an ideal circuit the input voltage rises directly from 0V to 1V, but in a real circuit, if the slew rate is K, the output voltage depends on the input voltage. At the same time, the output voltage does not go up, but it goes up to 1V with the gradient function of K slope. Therefore, it is important to control the slew rate of the output circuit to match the product specification.

도 1은 일반적인 반도체 메모리의 출력 버퍼를 나타내는 회로도이다.1 is a circuit diagram illustrating an output buffer of a general semiconductor memory.

일반적인 반도체 메모리의 출력 버퍼는 프리 드라이버(100) 및 메인 드라이버(200)로 구성된다.The output buffer of the general semiconductor memory includes a pre-driver 100 and a main driver 200.

상기 프리 드라이버(100)는 풀업 신호를 반전 구동시키는 제 1 반전 수단(IV1)과 상기 제 1 반전 수단(IV1)에 직렬로 연결된 제 1 저항 소자(R1), 풀다운 신호를 반전 구동시키는 제 2 반전 수단(IV2)과 상기 제 2 반전 수단(IV2)에 직렬로 연결된 제 2 저항 소자(R2)로 구성된다.The pre-driver 100 may include a first inverting means IV1 for inverting the pull-up signal, a first resistor element R1 connected in series with the first inverting means IV1, and a second inversion for inverting the pull-down signal. And a second resistance element R2 connected in series with the means IV2 and the second inversion means IV2.

상기 메인 드라이버(200)는 게이트 단이 상기 제 1 저항 소자(R1)와 연결되고 소스 단이 외부 전원(VDD)과 연결되는 피모스 트랜지스터(P1) 및 게이트 단이 상기 제 2 저항 소자(R2)와 연결되고 드레인 단이 상기 피모스 트랜지스터(P1)의 소스 단과 연결되며 소스 단이 접지 전원(VSS)과 연결되는 엔모스 트랜지스터(N1)로 구성된다. The main driver 200 has a PMOS transistor P1 having a gate terminal connected to the first resistor element R1 and a source terminal connected to an external power supply VDD, and the gate terminal having the second resistor element R2. The NMOS transistor N1 is connected to the source terminal of the PMOS transistor P1 and the source terminal is connected to the ground power supply VSS.

상기 메인 드라이버(200)는 스펙(specification)에서 요구하는 드라이버 스트랭쓰(strength)와 IBIS를 만족 시켜야 함으로 상기 메인 드라이버(200)를 구성하는 모스 트랜지스터(P1,N1)의 크기는 거의 정해져 있다고 할 수 있다. 따라서, 상기 메인 드라이버(200)의 출력 신호의 슬루 레이트(slew rate)를 정해주는 것은 상기 프리 드라이버(100)의 역할이라 할 수 있다.Since the main driver 200 must satisfy the driver strength and IBIS required by the specification, the size of the MOS transistors P1 and N1 constituting the main driver 200 is almost determined. have. Accordingly, it is the role of the pre-driver 100 to determine the slew rate of the output signal of the main driver 200.

상기 메인 드라이버(200)의 슬루 레이트(slew rate)를 조절하기 위하여 종래에는 도 1에 도시된 바와 같이, 상기 프리 드라이버(100)에 저항 소자(R1, R2)를 구비하거나, 상기 프리 드라이버(100)를 여러 개 연결하여 상황에 따라 상기 프리 드라이버(100)를 선택적으로 구동하여 슬루 레이트(slew rate)를 조절할 수 있게끔 되어 있었다. 하지만, 상기 저항 소자(R1, R2)에 의해 슬루 레이트(slew rate)를 조절하는 경우 상기 프리 드라이버(100)의 출력 신호가 풀리 스윙(fully swing)을 유지하는 범위 내에서 슬루 레이트(slew rate)의 조절 가능한 폭은 극히 제한적이고, 상기 메인 드라이버(200)를 구동하는 상기 프리 드라이버(100)를 여러 개 두어 상황에 따라 선택적으로 사용하는 경우는 다양한 옵션이 들어가는 만큼 레이아웃(layout)의 사이즈가 비약적으로 커지는 단점이 있다.In order to adjust the slew rate of the main driver 200, as shown in FIG. 1, resistors R1 and R2 are provided in the pre-driver 100 or the pre-driver 100 is shown in FIG. 1. ), The slew rate can be adjusted by selectively driving the pre-driver 100 according to the situation. However, when the slew rate is adjusted by the resistors R1 and R2, the slew rate is within a range in which the output signal of the pre-driver 100 maintains a full swing. The adjustable width of is extremely limited, and when the pre-driver 100 driving the main driver 200 is selectively used according to the situation, the layout size is remarkable as various options enter. There is a disadvantage that grows.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 프리 드라이버의 출력 노드에 병렬 모스 캐패시터를 구비하여 상기 프리 드라이버에 입력되는 신호의 천이 시간을 조절하여 메인 드라이버에서 출력되는 신호의 슬루 레이트 조절 폭을 넓힐 수 있는 반도체 메모리의 출력 버퍼를 제공하는데 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and includes a parallel MOS capacitor at an output node of a predriver, and adjusts a transition time of a signal input to the predriver to adjust a slew rate adjustment width of a signal output from the main driver. There is a technical problem to provide an output buffer of a semiconductor memory that can be extended.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리의 출력 버퍼는, 접지 전원에 연결된 제 1 캐패시터를 이용하여 풀업 신호의 천이 시간을 조절하여 출력하는 제 1 제어부 및 외부 전원에 연결된 제 2 캐패시터를 이용하여 풀다운 신호의 천이 시간을 조절하여 출력하는 제 2 제어부를 구비하는 프리 드라이버; 및 상기 프리 드라이버의 출력 신호에 응답하여 데이터 신호를 출력하는 메인 드라이버;를 포함한다.The output buffer of the semiconductor memory according to the present invention for achieving the above technical problem, the first control unit for controlling the transition time of the pull-up signal using the first capacitor connected to the ground power supply and the second capacitor connected to the external power supply A pre-driver having a second control unit for controlling and outputting a transition time of the pull-down signal by using; And a main driver configured to output a data signal in response to an output signal of the pre-driver.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2는 본 발명에 따른 반도체 메모리의 출력 버퍼를 나타내는 회로도이다.2 is a circuit diagram illustrating an output buffer of a semiconductor memory according to the present invention.

접지 전원(VSS)에 연결된 피모스 캐패시터(21)를 이용하여 풀업 신호(IN_UP)의 천이 시간(transition time)을 조절하여 출력하는 제 1 제어부(310) 및 외부 전원(VDD)에 연결된 엔모스 캐패시터(C22)를 이용하여 풀다운 신호(IN_DOWN)의 천이 시간을 조절하여 출력하는 제 2 제어부(330)를 구비하는 프리 드라이버(300); 및 상기 프리 드라이버(300)의 출력 신호에 응답하여 데이터 신호(OUT_DATA)를 출력하는 메인 드라이버(400)를 포함한다.An NMOS capacitor connected to the first control unit 310 and an external power supply VDD that adjust and output a transition time of the pull-up signal IN_UP using the PMOS capacitor 21 connected to the ground power supply VSS. A pre-driver 300 having a second control unit 330 for adjusting and outputting the transition time of the pull-down signal IN_DOWN by using the C22; And a main driver 400 outputting a data signal OUT_DATA in response to an output signal of the pre-driver 300.

상기 제 1 제어부(310)는 상기 풀업 신호(IN_UP)를 반전 구동 하는 제 1 반전 수단(IV21), 상기 제 1 반전 수단(IV21)에 직렬로 연결된 제 1 저항 소자(R21) 및 상기 제 1 반전 수단(IV21)에 병렬로 연결된 상기 피모스 캐패시터(C21)로 구성된다.The first control unit 310 is a first inverting means IV21 for inverting the pull-up signal IN_UP, a first resistance element R21 connected in series with the first inverting means IV21 and the first inversion. Consisting of said PMOS capacitor C21 connected in parallel to means IV21.

상기 제 2 제어부(330)는 상기 풀다운 신호(IN_DOWN)를 반전 구동 하는 제 2 반전 수단(IV22), 상기 제 2 반전 수단(IV22)에 직렬로 연결된 제 2 저항 소자(R22) 및 상기 제 2 반전 수단(IV22)에 병렬로 연결된 상기 엔모스 캐패시터(C22)로 구성된다.The second control unit 330 is a second inverting means IV22 for inverting the pull-down signal IN_DOWN, a second resistance element R22 connected in series with the second inverting means IV22, and the second inversion. It consists of said NMOS capacitor C22 connected in parallel to means IV22.

본 발명에서는 상기 제 1 제어부(310) 및 상기 제 2 제어부(330)를 각각 하나의 저항 소자 및 하나의 모스 캐패시터를 구비하여 실시하였지만, 복수개의 저항 소자 및 복수개의 모스 캐패시터를 구비하여 실시하는 것도 가능하다. In the present invention, the first control unit 310 and the second control unit 330 are each provided with one resistor element and one MOS capacitor, but a plurality of resistor elements and a plurality of MOS capacitors are also implemented. It is possible.

상기 메인 드라이버(400)는 게이트 단이 상기 제 1 저항 소자(R21)와 연결되고, 소스 단이 외부 전원(VDD)에 연결되는 피모스 트랜지스터(P21) 및 게이트 단이 상기 제 2 저항 소자(R22)와 연결되고, 소스 단이 접지 전원(VSS)에 연결되며 드레인 단이 상기 피모스 트랜지스터(P21)의 드레인 단과 연결되는 엔모스 트랜지스터(N21)로 구성된다.The main driver 400 has a PMOS transistor P21 having a gate terminal connected to the first resistor element R21 and a source terminal connected to an external power supply VDD, and the gate terminal having the second resistor element R22. The NMOS transistor N21 is connected to the ground terminal VSS, and the drain terminal is connected to the drain terminal of the PMOS transistor P21.

상기 메인 드라이버(400)의 턴-온(turn-on) 및 턴-오프(turn-off) 되는 타이밍은 상기 프리 드라이버(300)의 출력이 문턱 전압(Vth)에 도달하는 시점에 의해 결정 된다. 상기 프리 드라이버(300)의 출력이 문턱 전압(Vth)에 도달하는 시간은 상기 프리 드라이버(300)의 출력 캐패시턴스(output capacitance)와 출력 레지스턴스(output resistance) 그리고 상기 메인 드라이버(400)에 구비되는 모스 트랜지스터(P21, N21)의 게이트 캐패시턴스(gate capacitance)에 의한 RC 시간 상수(RC time constant)에 의해 결정된다. 이때 상기 메인 드라이버(400)의 모스 사이즈는 스펙(specification)으로 인해 정해져 있으므로 상기 메인 드라이버(400)의 게이트 캐패시턴스(gate capacitance)는 조절할 수가 없다. 따라서 상기 프리 드라이버(300)의 사이즈와 직렬 저항(R21, R22)을 이용하여 RC 시간 상수(RC time constant)를 조절하여 상기 프리 드라이버(300)의 출력이 문턱 전압(Vth)에 도달하는 시간을 조절 할 수 있다.The turn-on and turn-off timing of the main driver 400 is determined by the timing at which the output of the pre-driver 300 reaches the threshold voltage Vth. The time at which the output of the pre-driver 300 reaches the threshold voltage Vth is determined by the output capacitance and output resistance of the pre-driver 300 and the MOS provided in the main driver 400. It is determined by the RC time constant due to the gate capacitance of the transistors P21 and N21. In this case, since the Morse size of the main driver 400 is determined by specification, the gate capacitance of the main driver 400 cannot be adjusted. Accordingly, the RC time constant is adjusted using the size of the predriver 300 and the series resistors R21 and R22 to determine the time for which the output of the predriver 300 reaches the threshold voltage Vth. I can regulate it.

종래에 직렬 저항만을 구비하는 경우 그 크기 변화에 따른 메인 드라이버의 슬루 레이트의 변화 폭이 극히 작은데 비해, 본 발명에 따른 반도체 메모리의 출력 버퍼는 직렬 저항(R21, R22)에 병렬 모스 캐패시터(C21, C22)를 추가로 구비하여, 상기 풀업 신호(IN_UP)가 하이 레벨에서 로우 레벨로 천이 하는 시간(transition time)을 길게 하고 또한 상기 풀다운(IN_DOWN) 신호가 로우 레벨에서 하이 레벨로 천이 하는 시간(transition time)을 길게 하여 상기 메인 드라이버(400)의 슬루 레이트(slew rate) 조절 폭을 넓힐 수 있다.Conventionally, when only the series resistor is provided, the variation rate of the slew rate of the main driver according to the size change is extremely small, whereas the output buffer of the semiconductor memory according to the present invention has a parallel MOS capacitor C21, which is connected to the series resistors R21 and R22. C22) is further provided to lengthen the transition time of the pull-up signal IN_UP to transition from the high level to the low level, and further to transition the pull-down signal IN_DOWN from the low level to the high level. By increasing the time, the slew rate adjustment range of the main driver 400 may be widened.

도 3은 본 발명의 반도체 메모리의 출력 버퍼의 동작을 설명하기 위한 파형도이다.3 is a waveform diagram for explaining the operation of the output buffer of the semiconductor memory of the present invention.

도 3은 상기 제 1 제어부(310)에 상기 풀업 신호(IN_UP)가 입력 될 때 상기 메인 드라이버(400)에서 출력되는 상기 데이터 신호(OUT_DATA)의 파형을 나타낸다.3 illustrates a waveform of the data signal OUT_DATA output from the main driver 400 when the pull-up signal IN_UP is input to the first controller 310.

a는 상기 제 1 저항 소자(R21) 및 상기 엔모스 캐패시터(C21)를 구비하지 않았을 경우 상기 제 1 제어부(310)의 출력을 나타내고, b는 상기 제 1 저항 소자(R21)만을 구비하였을 경우 상기 제 1 제어부(310)의 출력을 나타내고, c는 상기 제 1 저항 소자(R21) 및 상기 엔모스 캐패시터(C21)를 구비하였을 경우 상기 제 1 제어부(310)의 출력을 나타낸다.a indicates the output of the first control unit 310 when the first resistance element R21 and the NMOS capacitor C21 are not provided, and b indicates the output of the first resistance element R21 only. The output of the first control unit 310 is shown, and c represents the output of the first control unit 310 when the first resistance element R21 and the NMOS capacitor C21 are provided.

d는 상기 제 1 저항 소자(R21) 및 상기 엔모스 캐패시터(C21)를 구비하지 않았을 경우 상기 메인 드라이버(400)의 출력을 나타내고, e는 상기 제 1 저항 소자(R21)만을 구비하였을 경우 상기 메인 드라이버(400)의 출력을 나타내고, f는 상기 제 1 저항 소자(R21) 및 상기 엔모스 캐패시터(C21)를 구비하였을 경우 상기 메 인 드라이버(400)의 출력을 나타낸다.d denotes an output of the main driver 400 when the first resistance element R21 and the NMOS capacitor C21 are not provided, and e denotes an output of only the first resistance element R21. The output of the driver 400 is shown, and f represents the output of the main driver 400 when the first resistance element R21 and the NMOS capacitor C21 are provided.

도 3에 도시된 바와 같이, 상기 제 1 저항 소자(R21) 및 상기 엔모스 캐패시터(C21)를 구비하였을 경우 상기 풀업 신호(IN_UP)의 천이 시간(transition time)이 상기 제 1 저항 소자(R21) 및 상기 엔모스 캐패시터(C21)를 구비하지 않았을 경우 또는 상기 제 1 저항 소자(R21)만을 구비하였을 경우 보다 길며, 이에 응답하여 상기 메인 드라이버(400)에서 출력되는 상기 데이터 신호(OUT_DATA)의 슬루 레이트(slew rate) 조절 폭이 넓어진다는 것을 알 수 있다.As illustrated in FIG. 3, when the first resistance element R21 and the NMOS capacitor C21 are provided, a transition time of the pull-up signal IN_UP is determined by the first resistance element R21. And a slew rate of the data signal OUT_DATA output from the main driver 400 in response thereto, which is longer than when the NMOS capacitor C21 is not included or when only the first resistance element R21 is provided. It can be seen that the slew rate adjustment range is wider.

즉, 본 발명에 따른 반도체 메모리의 출력 버퍼는 상기 제 1 저항 소자(R21) 및 상기 엔모스 캐패시터(C21)를 구비하여 상기 풀업 신호(IN_UP)의 천이 시간(transition time)을 길게 함으로써 상기 메인 드라이버(400)에서 출력되는 상기 데이터 신호(OUT_DATA)의 슬루 레이트(slew rate) 조절 폭을 넓힐 수 있다.That is, the output buffer of the semiconductor memory according to the present invention includes the first resistive element R21 and the NMOS capacitor C21 to prolong the transition time of the pull-up signal IN_UP, thereby increasing the main driver. The slew rate adjustment range of the data signal OUT_DATA output from the 400 may be widened.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리의 출력 버퍼는 프리 드라이버의 출력 노드에 저항과 모스 캐패시터를 구비하여 메인 드라이버의 슬루 레이트의 조절 폭을 넓힐 수 있음으로 노이즈 상황에서 높은 경사의 슬루 레이트로 인하여 지터(jitter)가 커짐으로써 오픈 데이터 윈도우(open data window)가 작아지는 문제를 개선하는 효과를 수반한다.The output buffer of the semiconductor memory according to the present invention includes a resistor and a MOS capacitor at the output node of the predriver, thereby widening the adjustment range of the slew rate of the main driver, thereby providing jitter due to a high slew rate in a noise situation. Increasing is accompanied by the effect of improving the problem that the open data window (small) open data window (small).

Claims (8)

접지 전원에 연결된 제 1 캐패시터를 이용하여 풀업 신호의 천이 시간을 조절하여 출력하는 제 1 제어부 및 외부 전원에 연결된 제 2 캐패시터를 이용하여 풀다운 신호의 천이 시간을 조절하여 출력하는 제 2 제어부를 구비하는 프리 드라이버; 및A first control unit for controlling a transition time of the pull-up signal using a first capacitor connected to a ground power source and a second control unit for controlling and outputting a transition time of a pull-down signal using a second capacitor connected to an external power source; Free driver; And 상기 프리 드라이버의 출력 신호에 응답하여 데이터 신호를 출력하는 메인 드라이버;A main driver for outputting a data signal in response to an output signal of the pre-driver; 를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 버퍼.Output buffer of the semiconductor memory, comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 제어부는,The first control unit, 상기 풀업 신호를 반전 구동 하는 제 1 반전 수단;First inverting means for inverting the pull-up signal; 상기 제 1 반전 수단과 상기 메인 드라이버 사이에 병렬로 연결된 상기 제 1 캐패시터를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 버퍼. And the first capacitor connected in parallel between the first inverting means and the main driver. 제 2 항에 있어서,The method of claim 2, 상기 제 2 제어부는,The second control unit, 상기 풀다운 신호를 반전 구동 하는 제 2 반전 수단; 및 Second inverting means for inverting the pull-down signal; And 상기 제 2 반전 수단과 상기 메인 드라이버 사이에 병렬로 연결된 상기 제 2 캐패시터를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 버퍼.And a second capacitor connected in parallel between the second inverting means and the main driver. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 캐패시터는 게이트 단이 상기 제 1 반전 수단의 출력 단에 연결되고 드레인 단 및 소스 단이 상기 접지 전원에 연결된 피모스 캐패시터임을 특징으로 하는 반도체 메모리의 출력 버퍼.And the first capacitor is a PMOS capacitor having a gate end connected to an output end of the first inverting means and a drain end and a source end connected to the ground power source. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 캐패시터는 게이트 단이 상기 제 2 반전 수단의 출력 단에 연결되고 드레인 단 및 소스 단이 상기 외부 전원에 연결된 엔모스 캐패시터임을 특징으로 하는 반도체 메모리의 출력 버퍼.And the second capacitor is an NMOS capacitor having a gate end connected to an output end of the second inverting means and a drain end and a source end connected to the external power source. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 제어부는,The first control unit, 상기 제 1 반전 수단의 출력 단에 연결되는 저항 소자를 추가로 포함하는 것을 특징으로 하는 반도체 메모리의 출력 버퍼.And a resistance element connected to the output end of said first inverting means. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 제어부는,The second control unit, 상기 제 2 반전 수단의 출력 단에 연결되는 저항 소자를 추가로 포함하는 것 을 특징으로 하는 반도체 메모리의 출력 버퍼. And a resistance element connected to the output end of the second inverting means. 제 1 항에 있어서,The method of claim 1, 상기 메인 드라이버는,The main driver, 게이트 단이 상기 제 1 제어부의 출력 신호를 입력받고 소스 단이 상기 외부 전원에 연결되는 피모스 트랜지스터; 및A PMOS transistor whose gate terminal receives an output signal of the first controller and whose source terminal is connected to the external power source; And 게이트 단이 상기 제 2 제어부의 출력 신호를 입력 받고 소스 단이 상기 접지 전원에 연결되며 드레인 단이 상기 피모스 트랜지스터의 드레인 단과 연결되는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 버퍼.And an NMOS transistor whose gate terminal is inputted with the output signal of the second controller, the source terminal is connected to the ground power supply, and the drain terminal is connected to the drain terminal of the PMOS transistor.
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KR100956781B1 (en) * 2008-09-10 2010-05-12 주식회사 하이닉스반도체 Data Output Circuit
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