KR20080000268A - Method of manufacturing a capacitor in a semiconductor device - Google Patents

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KR20080000268A
KR20080000268A KR1020060057928A KR20060057928A KR20080000268A KR 20080000268 A KR20080000268 A KR 20080000268A KR 1020060057928 A KR1020060057928 A KR 1020060057928A KR 20060057928 A KR20060057928 A KR 20060057928A KR 20080000268 A KR20080000268 A KR 20080000268A
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서원준
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Abstract

A method for manufacturing a capacitor in a semiconductor device is provided to improve a manufacturing efficiency by preventing lower electrodes from being contacted with each other during subsequent manufacturing processes. An interlayer dielectric(302) is formed on a semiconductor substrate(301), on which a predetermined structure is formed. A contact hole is formed by etching a predetermined region on the interlayer dielectric. A lower electrode is formed on inner and bottom surfaces of the contact hole. A first dielectric film(308) and a first conductive layer are formed, such that the contact hole is buried. The first conductive layer and a second dielectric film are removed from the interlayer dielectric. The interlayer dielectric is removed, such that an outer wall of the lower electrode is exposed. The second dielectric film is formed on the exposed surface of the lower electrode and the semiconductor substrate. A second conductive layer is formed to be connected to the first conductive layer. An upper electrode includes first and second conductive layers.

Description

반도체 소자의 커패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}Method of manufacturing a capacitor in a semiconductor device

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다. 1A to 1D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.

도 2는 도 1d의 하부 전극을 보여주는 평면 사진이다. FIG. 2 is a planar photograph showing the lower electrode of FIG. 1D. FIG.

도 3a 내지 도 3i는 본 발명의 실시예에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다. 3A to 3I are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101, 301 : 반도체 기판 102, 302 : 제1 층간 절연막101, 301: semiconductor substrate 102, 302: first interlayer insulating film

103, 303 : 콘택 플러그 104, 304 : 식각 정지막103, 303: contact plug 104, 304: etch stop film

105, 305 : 제2 층간 절연막 106, 306 : 제2 콘택홀105, 305: Second interlayer insulating film 106, 306: Second contact hole

107, 307 : 도전층 107a, 307a : 하부 전극107 and 307: conductive layers 107a and 307a: lower electrode

107b : 기울어진 하부 전극 308 : 제1 유전체막107b: inclined lower electrode 308: first dielectric film

309 : 제2 도전층 310 : 제2 유전체막309: Second conductive layer 310: Second dielectric film

311 : 제3 도전층 312 : 상부 전극311: third conductive layer 312: upper electrode

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 실린더(Cylinder) 구조의 하부 전극을 갖는 반도체 소자의 커패시터 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device having a lower electrode of a cylinder structure.

DRAM의 단위 셀은 트랜지스터와 커패시터를 포함한다. 여기서, 커패시터를 제조하는 공정은 매우 중요한 공정에 해당된다. 최근 디자인 룰이 작아짐에 따라, 커패시터의 크기를 축소하면서 목표 커패시턴스를 확보하기 위하여 커패시터의 하부 전극을 실린더 형태와 같은 3차원 구조로 형성하고 있다. 하지만, 하부 전극을 실린더 구조로 형성하더라도 사이즈가 작아져 원하는 커패시턴스를 얻기가 어려워지고 있다. 따라서, 목표 커패시턴스를 얻기 위해서는 하부 전극의 높이를 증가시켜야 하는데, 이로 인해 커패시터를 제조하는 과정에서 하부 전극이 무너지거나 기울면서 인접한 하부 전극끼리 전기적/물리적으로 연결되는 문제점이 발생된다. 보다 상세하게 설명하면 다음과 같다. The unit cell of a DRAM includes a transistor and a capacitor. Here, the process of manufacturing the capacitor corresponds to a very important process. In recent years, as the design rule becomes smaller, in order to reduce the size of the capacitor and secure the target capacitance, the lower electrode of the capacitor has a three-dimensional structure such as a cylinder shape. However, even when the lower electrode is formed in a cylinder structure, it is difficult to obtain a desired capacitance due to the small size. Therefore, in order to obtain the target capacitance, the height of the lower electrode needs to be increased, which causes a problem in that the lower electrodes collapse or incline in the process of manufacturing the capacitor, so that adjacent lower electrodes are electrically / physically connected. More detailed description is as follows.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다. 1A to 1D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.

도 1a를 참조하면, 통상의 공정을 통해 트랜지스터(도시되지 않음)를 포함한 여러 요소가 형성된 반도체 기판(101) 상에 제 1 층간 절연막(102)을 형성한 후 소정 영역의 제 1 층간 절연막(102)을 제거하여 제1 콘택홀을 형성한다. 제1 콘택홀에 의해 트랜지스터의 소오스 또는 드레인과 접합 영역(도시되지 않음)이 노출된다. 이어서, 제1 콘택홀을 도전성 물질을 매립하여 콘택 플러그(103)를 형성한다. Referring to FIG. 1A, after forming a first interlayer insulating film 102 on a semiconductor substrate 101 on which various elements including a transistor (not shown) are formed through a conventional process, a first interlayer insulating film 102 of a predetermined region is formed. ) Is removed to form a first contact hole. The source or drain and the junction region (not shown) of the transistor are exposed by the first contact hole. Subsequently, the first contact hole is filled with a conductive material to form the contact plug 103.

이후, 콘택 플러그(103)를 포함한 전체 구조 상에 식각 정지막(104) 및 제2 층간 절연막(105)을 순차적으로 형성한다. 그리고, 커패시터의 하부 전극이 형성될 영역의 제2 층간 절연막(105) 및 식각 정지막(104)을 순차적으로 식각하여, 콘택 플러그(103)를 노출시키는 제2 콘택홀(106)을 형성한다. 계속해서, 콘택 플러그(03)를 포함한 전체 구조의 표면 상에 하부 전극을 형성하기 위한 도전층(107)을 형성한다. 이때, 도전층(107)은 제2 콘택홀(106)이 완전히 매립되지 않고 제2 콘택홀(106)의 형태가 유지될 수 있을 정도의 두께로 형성한다. Thereafter, the etch stop layer 104 and the second interlayer insulating layer 105 are sequentially formed on the entire structure including the contact plug 103. In addition, the second interlayer insulating layer 105 and the etch stop layer 104 in the region where the lower electrode of the capacitor is to be sequentially etched to form a second contact hole 106 exposing the contact plug 103. Subsequently, a conductive layer 107 for forming a lower electrode is formed on the surface of the entire structure including the contact plug 03. In this case, the conductive layer 107 is formed to a thickness such that the shape of the second contact hole 106 can be maintained without completely filling the second contact hole 106.

도 1b를 참조하면, 도전층이 제2 콘택홀(106) 내부에만 잔류되도록 제2 층간 절연막(105) 상부의 도전층을 제거한다. 이로써, 도전층이 각각 격리되어 콘택 플러그(103)와 전기적으로 연결되는 커패시터의 하부 전극(107a)이 형성된다. Referring to FIG. 1B, the conductive layer on the second interlayer insulating layer 105 is removed so that the conductive layer remains only inside the second contact hole 106. As a result, the conductive layers are separated from each other to form the lower electrode 107a of the capacitor electrically connected to the contact plug 103.

도 1c를 참조하면, 하부 전극(107a)의 외벽이 노출되도록 하부 전극(107a)들 사이에 형성된 제2 층간 절연막을 제거한다. 이때, 제2 층간 절연막은 습식 식각제(wet chemical) 기판(101)을 담궈 진행하는 딥 아웃(Dip out) 방식의 식각 공정으로 제거한다. Referring to FIG. 1C, the second interlayer insulating layer formed between the lower electrodes 107a is removed so that the outer wall of the lower electrode 107a is exposed. In this case, the second interlayer insulating layer is removed by a dip out etching process by dipping the wet chemical substrate 101.

도 1d를 참조하면, 제2 층간 절연막이 제거되면 제1 층간 절연막(102) 상에는 하부 전극(107a)만이 잔류하는데, 하부 전극(107a)의 높이가 높고 상대적으로 두께가 얇기 때문에 하부 전극(107a)이 붕괴되거나 기울어질 수 있다. 이로 인해, 인접한 하부 전극(107a)끼리 접촉하게 된다. Referring to FIG. 1D, when the second interlayer insulating film is removed, only the lower electrode 107a remains on the first interlayer insulating film 102. Since the height of the lower electrode 107a is relatively high and relatively thin, the lower electrode 107a is formed. This can collapse or tilt. As a result, adjacent lower electrodes 107a come into contact with each other.

도 2는 도 1d의 하부 전극을 보여주는 평면 사진이다. FIG. 2 is a planar photograph showing the lower electrode of FIG. 1D. FIG.

도 2를 참조하면, 하부 전극(107a)은 실린더 구조이기 때문에, 상부에서 바라보면 원형으로 보인다. 이 중에서, 제2 층간 절연막을 제거하는 과정에서 하부 전극의 일부(107b)가 붕괴되거나 기울어져 인접한 하부 전극(107a)과 접촉하는 것을 볼 수 있다. 이렇게 인접한 하부 전극(107a)끼리 접촉하게 되면, 소자가 정상적으로 동작하지 않아 수율이 감소하는 문제점이 발생된다. Referring to FIG. 2, since the lower electrode 107a has a cylindrical structure, the lower electrode 107a looks circular when viewed from the top. Among them, it may be seen that a portion 107b of the lower electrode collapses or is inclined to contact the adjacent lower electrode 107a in the process of removing the second interlayer insulating layer. When the adjacent lower electrodes 107a come into contact with each other, a problem arises in that the yield of the device does not operate normally.

이에 대하여, 본 발명이 제시하는 반도체 소자의 커패시터 제조 방법은 3차원 구조로 형성된 하부 전극이 후속 공정에 의해 붕괴되거나 기울어져 서로 접촉하게 되는 것을 방지함으로써, 공정의 신뢰성 및 수율을 증가시킬 수 있다. On the other hand, the method of manufacturing a capacitor of a semiconductor device according to the present invention can prevent the lower electrodes formed of a three-dimensional structure from collapsing or inclined by a subsequent process to contact each other, thereby increasing the reliability and yield of the process.

본 발명의 실시예에 따른 반도체 소자의 커패시터 제조 방법은 반도체 기판 상에 층간 절연막을 형성하는 단계와, 층간 절연막의 소정 영역을 식각하여 콘택홀을 형성하는 단계와, 콘택홀의 내벽 및 저면에 하부 전극을 형성하는 단계와, 콘택홀이 매립되도록 제1 유전체막 및 제1 도전층을 형성하되 제1 도전층과 하부 전극이 제1 유전체막에 의해 격리되는 단계와, 층간 절연막을 제거하여 하부 전극의 외 벽을 노출시키는 단계와, 하부 전극의 노출된 표면 및 하부 전극 사이의 반도체 기판 상에 제2 유전체막을 형성하는 단계, 및 제1 도전층을 포함한 전체 구조 상에 제1 도전층과 연결되는 제2 도전층을 형성하여, 제1 및 제2 도전층으로 이루어진 상부 전극을 형성하는 단계를 포함한다. A method of manufacturing a capacitor of a semiconductor device according to an exemplary embodiment of the present invention includes forming an interlayer insulating film on a semiconductor substrate, forming a contact hole by etching a predetermined region of the interlayer insulating film, and forming a lower electrode on an inner wall and a bottom of the contact hole. Forming a first dielectric layer and a first conductive layer so as to fill the contact hole, wherein the first conductive layer and the lower electrode are separated by the first dielectric layer; Exposing the outer wall, forming a second dielectric film on the semiconductor substrate between the exposed surface of the lower electrode and the lower electrode, and connecting the first conductive layer over the entire structure including the first conductive layer. Forming a second conductive layer, thereby forming an upper electrode composed of the first and second conductive layers.

상기에서, 반도체 기판 상에는 콘택 플러그가 형성될 수 있으며, 콘택홀을 통해 콘택 플러그의 상부 표면이 노출되어 하부 전극과 전기적으로 연결된다. In the above, a contact plug may be formed on the semiconductor substrate, and an upper surface of the contact plug is exposed through the contact hole to be electrically connected to the lower electrode.

층간 절연막을 형성하기 전에 식각 정지막을 형성할 수 있다. An etch stop film may be formed before the interlayer insulating film is formed.

층간 절연막은 불순물이 포함되지 않은 절연물질 및 불순물이 포함된 절연물질 중 어느 하나 또는 이들을 혼용하여 형성할 수 있다. 여기서, 불순물이 포함되지 않은 절연물질이 TEOS 또는 USG가 될 수 있고, 불순물이 포함된 절연물질이 PSG, BPSG 및 BSG 중 어느 하나가 될 수 있다. The interlayer insulating layer may be formed by mixing any one or an insulating material containing no impurities and an insulating material containing impurities. Here, the insulating material without impurities may be TEOS or USG, and the insulating material with impurities may be any one of PSG, BPSG, and BSG.

하부 전극을 형성하는 단계는, 콘택홀을 포함한 전체 구조 상에 도전층을 형성하는 단계, 및 도전층이 콘택홀 내부에만 잔류되도록 층간 절연막 상부의 도전층을 제거하는 단계를 포함한다. The forming of the lower electrode may include forming a conductive layer on the entire structure including the contact hole, and removing the conductive layer on the interlayer insulating layer so that the conductive layer remains only inside the contact hole.

하부 전극은 Ti, TiN, Ru, Pt 중 어느 하나를 사용하거나 이들 중 적어도 2가지 이상을 혼용하여 형성할 수 있다. The lower electrode may be formed using any one of Ti, TiN, Ru, and Pt, or at least two or more thereof.

제1 및 제2 유전체막은 산화막, 질화막, Ta2O3, ZrO2, HfO2, BaTiO3, SrTiO3 및 Al2O3 중 어느 하나를 이용하거나 이들 중 적어도 2가지 이상을 혼용하여 형성할 수 있다. The first and second dielectric films may be formed using any one of an oxide film, a nitride film, Ta 2 O 3 , ZrO 2 , HfO 2 , BaTiO 3 , SrTiO 3, and Al 2 O 3 or a mixture of at least two or more of them. have.

제1 도전층 및 제2 도전층은 Ti, TiN, Ru, Pt 및 폴리실리콘 중 어느 하나를 이용하거나 이들 중 적어도 2가지 이상을 혼용하여 형성할 수 있다. The first conductive layer and the second conductive layer may be formed using any one of Ti, TiN, Ru, Pt, and polysilicon, or by mixing at least two or more thereof.

제1 유전체막 및 제1 도전층을 형성하는 단계는, 콘택홀의 형태가 유지되도록 하부 전극을 포함한 전체 구조 상에 제1 유전체막을 형성하는 단계와, 콘택홀이 매립되도록 제1 유전체막 상에 제1 도전층을 형성하는 단계, 및 제1 유전체막 및 제1 도전층이 콘택홀 내부에만 잔류되도록 층간 절연막 상부의 제1 유전체막 및 제1 도전층을 제거하는 단계를 포함한다. The forming of the first dielectric layer and the first conductive layer may include forming a first dielectric layer on the entire structure including the lower electrode to maintain the shape of the contact hole, and forming a first dielectric layer on the first dielectric layer to fill the contact hole. Forming a first conductive layer, and removing the first dielectric layer and the first conductive layer on the interlayer insulating layer such that the first dielectric layer and the first conductive layer remain only inside the contact hole.

층간 절연막을 제거하기 전에, 하부 전극의 상부를 소정의 두께만큼 식각하는 단계를 더 포함할 수 있으며, 하부 전극의 상부와 층간 절연막은 동일한 장비 내에서 연속적으로 제거될 수 있다.Before removing the interlayer insulating film, the method may further include etching the upper portion of the lower electrode by a predetermined thickness, and the upper and interlayer insulating layers of the lower electrode may be continuously removed in the same equipment.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.

도 3a 내지 도 3i는 본 발명의 실시예에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자의 단면도들이다. 3A to 3I are cross-sectional views of devices for describing a capacitor manufacturing method of a semiconductor device according to an embodiment of the present invention.

도 3a를 참조하면, 통상의 공정을 통해 트랜지스터(도시되지 않음)를 포함한 여러 요소가 형성된 반도체 기판(301) 상에 제 1 층간 절연막(302)을 형성한 후 소정 영역의 제 1 층간 절연막(302)을 제거하여 제1 콘택홀을 형성한다. 제1 콘택홀에 의해 트랜지스터의 소오스 또는 드레인과 접합 영역(도시되지 않음)이 노출된다. 이어서, 제1 콘택홀을 도전성 물질을 매립하여 콘택 플러그(303)를 형성한다. Referring to FIG. 3A, after forming a first interlayer insulating film 302 on a semiconductor substrate 301 including various elements including a transistor (not shown) through a conventional process, a first interlayer insulating film 302 of a predetermined region is formed. ) Is removed to form a first contact hole. The source or drain and the junction region (not shown) of the transistor are exposed by the first contact hole. Subsequently, the first contact hole is filled with a conductive material to form a contact plug 303.

이후, 콘택 플러그(303)를 포함한 전체 구조 상에 식각 정지막(304) 및 제2 층간 절연막(305)을 순차적으로 형성한다. 식각 정지막(304)은 후속 공정에서 제2 층간 절연막(305)을 식각할 때 제1 층간 절연막(302)이 식각되는 것을 방지하기 위하여 형성되며, 바람직하게는 질화막으로 형성한다. 한편, 제2 층간 절연막(305)의 두께에 의해 후속 공정에서 형성될 하부 전극의 높이를 결정되고, 하부 전극의 높이에 따라 커패시터의 커패시턴스가 결정된다. 따라서, 커패시터의 목표 커패시턴스를 고려하여 제2 층간 절연막(305)의 두께를 조절하는 것이 바람직하다. 그리고, 제2 층간 절연막(305)은 불순물이 포함되지 않은 절연물질 및 불순물이 포함된 절연물질 중 어느 하나 또는 이들을 혼용하여 형성할 수 있다. 여기서, 불순물이 포함되지 않은 절연물질로는 TEOS 또는 USG를 사용할 수 있으며, 불순물이 포함된 절연물질로는 PSG, BPSG 및 BSG 중 어느 하나를 사용할 수 있다. 한편, 제2 층간 절 연막(305)을 상기에서 서술한 물질 중 2가지 이상의 물질을 사용하여 형성할 경우, 후속 공정에서 형성될 콘택홀의 임계치수(Critical Dimension)를 고려하여 사용할 물질의 증착순서와 증착 두께를 정하는 것이 바람직하다. Thereafter, the etch stop layer 304 and the second interlayer insulating layer 305 are sequentially formed on the entire structure including the contact plug 303. The etch stop film 304 is formed to prevent the first interlayer insulating film 302 from being etched when the second interlayer insulating film 305 is etched in a subsequent process, and is preferably formed of a nitride film. Meanwhile, the height of the lower electrode to be formed in a subsequent process is determined by the thickness of the second interlayer insulating layer 305, and the capacitance of the capacitor is determined according to the height of the lower electrode. Therefore, it is preferable to adjust the thickness of the second interlayer insulating film 305 in consideration of the target capacitance of the capacitor. The second interlayer insulating layer 305 may be formed by mixing any one or an insulating material containing no impurities and an insulating material containing impurities. Here, TEOS or USG may be used as an insulating material containing no impurities, and any one of PSG, BPSG, and BSG may be used as an insulating material containing impurities. On the other hand, when the second interlayer insulating film 305 is formed using two or more of the above materials, the deposition order of the material to be used in consideration of the critical dimension of the contact hole to be formed in a subsequent process and It is desirable to determine the deposition thickness.

이어서, 커패시터의 하부 전극이 형성될 영역의 제2 층간 절연막(305) 및 식각 정지막(304)을 순차적으로 식각하여, 콘택 플러그(303)를 노출시키는 제2 콘택홀(306)을 형성한다. 계속해서, 콘택 플러그(03)를 포함한 전체 구조의 표면 상에 하부 전극을 형성하기 위한 제1 도전층(307)을 형성한다. 제1 도전층(307)은 Ti, TiN, Ru, Pt 중 어느 하나를 사용하거나 이들 중 적어도 2가지 이상을 혼용하여 형성할 수 있다. 이때, 제1 도전층(307)은 제2 콘택홀(306)이 완전히 매립되지 않고 제2 콘택홀(306)의 형태가 유지될 수 있을 정도의 두께로 형성한다. Subsequently, the second interlayer insulating layer 305 and the etch stop layer 304 of the region where the lower electrode of the capacitor is to be formed are sequentially etched to form a second contact hole 306 exposing the contact plug 303. Subsequently, the first conductive layer 307 for forming the lower electrode is formed on the surface of the entire structure including the contact plug 03. The first conductive layer 307 may be formed using any one of Ti, TiN, Ru, and Pt, or at least two or more thereof. In this case, the first conductive layer 307 is formed to a thickness such that the shape of the second contact hole 306 can be maintained without completely filling the second contact hole 306.

도 3b를 참조하면, 제1 도전층이 제2 콘택홀(306) 내부에만 잔류되도록 제2 층간 절연막(305) 상부의 제1 도전층을 제거한다. 이로써, 제1 도전층이 각각 격리되어 콘택 플러그(303)와 전기적으로 연결되는 커패시터의 하부 전극(307a)이 실린더 구조로 형성된다. 여기서, 제2 층간 절연막(305) 상부의 제1 도전층은 식각 공정이나 화학적 기계적 연마 공정으로 제거할 수 있다. Referring to FIG. 3B, the first conductive layer on the second interlayer insulating layer 305 is removed so that the first conductive layer remains only inside the second contact hole 306. As a result, the lower electrode 307a of the capacitor electrically isolated from the first conductive layer and electrically connected to the contact plug 303 is formed in a cylindrical structure. Here, the first conductive layer on the second interlayer insulating film 305 may be removed by an etching process or a chemical mechanical polishing process.

도 3c를 참조하면, 하부 전극(307a)을 포함한 전체 구조 상에 제1 유전체막(308) 및 제2 도전층(309)을 순차적으로 형성한다. 제1 유전체막(308)은 제2 콘택홀(306)이 완전히 매립되지 않고 제2 콘택홀(306)의 형태가 유지될 수 있을 정도의 두께로 형성한다. 그리고, 제2 도전층(309)은 커패시터의 상부 전극을 형성하기 위한 것으로, 제2 콘택홀(306)이 완전히 매립되도록 형성한다. 여기서, 제1 유전체 막(308)은 산화막, 질화막, Ta2O3, ZrO2, HfO2, BaTiO3, SrTiO3 및 Al2O3 중 어느 하나를 이용하거나 이들 중 적어도 2가지 이상을 혼용하여 형성할 수 있다. 제2 도전층(309)은 Ti, TiN, Ru, Pt 및 폴리실리콘 중 어느 하나를 이용하거나 이들 중 적어도 2가지 이상을 혼용하여 형성할 수 있다.Referring to FIG. 3C, the first dielectric film 308 and the second conductive layer 309 are sequentially formed on the entire structure including the lower electrode 307a. The first dielectric layer 308 is formed to a thickness such that the shape of the second contact hole 306 can be maintained without completely filling the second contact hole 306. The second conductive layer 309 is for forming the upper electrode of the capacitor, and the second contact hole 306 is formed to be completely filled. The first dielectric layer 308 may be formed of any one of an oxide film, a nitride film, Ta 2 O 3 , ZrO 2 , HfO 2 , BaTiO 3 , SrTiO 3, and Al 2 O 3 , or a mixture of at least two or more thereof. Can be formed. The second conductive layer 309 may be formed using any one of Ti, TiN, Ru, Pt, and polysilicon, or at least two or more thereof.

상기의 공정만으로도 커패시터의 제조가 완료된다. 하지만, 하부 전극(307a) 사이에 상부전극에 해당하는 제2 도전층(309a)이 아니라 제2 층간 절연막(305)이 존재하기 때문에 커패시턴스가 높지 않다. 따라서, 커패시턴스를 높이기 위해서는 하부 전극(307a) 사이에 제2 층간 절연막(305) 대신 상부 전극용 도전층을 형성하는 것이 바람직하다. 이를 달성하기 위한 공정을 설명하면 다음과 같다. The above process alone completes the manufacture of the capacitor. However, the capacitance is not high because the second interlayer insulating layer 305 is present between the lower electrodes 307a and not the second conductive layer 309a corresponding to the upper electrode. Therefore, in order to increase the capacitance, it is preferable to form a conductive layer for the upper electrode instead of the second interlayer insulating film 305 between the lower electrodes 307a. Referring to the process for achieving this is as follows.

도 3d를 참조하면, 제2 층간 절연막(305)의 상부 표면이 노출되도록 제2 도전층 및 제1 유전체막(308)의 일부를 제거한다. 이로써, 제2 도전층(309a) 및 제1 유전체막(308)은 제2 콘택홀 내부에만 잔류된다. 여기서, 제2 층간 절연막(305) 상부의 제2 도전층(309a) 및 제1 유전체막(308)은 식각 공정이나 화학적 기계적 연마 공정으로 제거할 수 있다. Referring to FIG. 3D, a portion of the second conductive layer and the first dielectric layer 308 are removed to expose the top surface of the second interlayer insulating layer 305. As a result, the second conductive layer 309a and the first dielectric layer 308 remain only inside the second contact hole. Here, the second conductive layer 309a and the first dielectric layer 308 on the second interlayer insulating layer 305 may be removed by an etching process or a chemical mechanical polishing process.

도 3e를 참조하면, 제2 층간 절연막(305) 및 제1 유전체막(308) 사이에 노출된 하부 전극(307a)의 상부를 소정의 두께만큼 식각할 수 있다. 이때, 하부 전극(307a)은 제1 유전체막(308) 및 제2 도전층(309a)과 식각 선택비가 다르기 때문에, 제1 유전체막(308) 및 제2 도전층(309a)은 식각되지 않고 하부 전극(307a)만 식각할 수 있다. 하부 전극(307a)은 500Å 내지 1500Å의 두께만큼 식각할 수 있 다. 하부 전극(307a)의 상부를 식각하는 이유는 후술하기로 한다. Referring to FIG. 3E, an upper portion of the lower electrode 307a exposed between the second interlayer insulating layer 305 and the first dielectric layer 308 may be etched by a predetermined thickness. At this time, since the lower electrode 307a has a different etching selectivity from the first dielectric layer 308 and the second conductive layer 309a, the first dielectric layer 308 and the second conductive layer 309a are not etched. Only the electrode 307a may be etched. The lower electrode 307a may be etched by a thickness of 500 mW to 1500 mW. The reason for etching the upper portion of the lower electrode 307a will be described later.

도 3f를 참조하면, 제2 층간 절연막을 제거한다. 이로써, 하부 전극(307a)의 외벽과 식각 정지막(304)의 상부 표면이 노출된다. 종래에는 제2 층간 절연막을 제거하는 과정이나 제거한 후 실시되는 후속 공정에서 하부 전극(307a)이 붕괴되거나 기울어지는 현상이 발생하였다. 하지만, 도 3f에서는 실린더 구조의 하부 전극(307a)의 내부가 제1 유전체막(308) 및 제2 도전층(309a)으로 채워진 상태에서 제2 층간 절연막이 제거된다. 상기에서와 같이, 하부 전극(307a)의 내부가 제1 유전체막(308) 및 제2 도전층(309a)으로 채워지면, 하부 전극(307a)의 내부가 비워져 있는 경우보다 구조가 단단해진다. 따라서, 제2 층간 절연막을 제거하더라도 하부 전극(307a)이 붕괴되거나 기울어지는 현상을 방지할 수 있다. 뿐만 아니라, 수직 방향의 하부 전극(307a)이 부러지는 현상도 방지할 수 있다. Referring to FIG. 3F, the second interlayer insulating film is removed. As a result, the outer wall of the lower electrode 307a and the upper surface of the etch stop layer 304 are exposed. Conventionally, the lower electrode 307a collapses or tilts in a process of removing the second interlayer insulating film or a subsequent process performed after the removal of the second interlayer insulating film. However, in FIG. 3F, the second interlayer insulating film is removed while the inside of the lower electrode 307a of the cylinder structure is filled with the first dielectric film 308 and the second conductive layer 309a. As described above, when the inside of the lower electrode 307a is filled with the first dielectric film 308 and the second conductive layer 309a, the structure becomes harder than when the inside of the lower electrode 307a is empty. Therefore, even if the second interlayer insulating layer is removed, the lower electrode 307a may be prevented from being collapsed or tilted. In addition, the phenomenon in which the lower electrode 307a in the vertical direction is broken can be prevented.

한편, 도 3e에서 하부 전극(307a)의 상부를 식각할 경우, 하부 전극(307a)을 식각한 장비에서 식각제(etch chemical)만을 바꾸어 동일 장비 내에서 제2 층간 절연막(305)을 연속적으로 식각할 수 있다. Meanwhile, in FIG. 3E, when the upper portion of the lower electrode 307a is etched, the second interlayer insulating layer 305 is continuously etched in the same equipment by changing only the etch chemical in the equipment in which the lower electrode 307a is etched. can do.

도 3g를 참조하면, 하부 전극(307a)의 외벽을 포함한 전체 구조 상에 제2 유전체막(310)을 형성한다. 제2 유전체막(310)은 산화막, 질화막, Ta2O3, ZrO2, HfO2, BaTiO3, SrTiO3 및 Al2O3 중 어느 하나를 이용하거나 이들 중 적어도 2가지 이상을 혼용하여 형성할 수 있다. 이로써, 하부 전극(307a)의 내벽/외벽/상부표면이 제1 유전체막(308) 및 제2 유전체막(310)으로 덮혀지고, 하부 표면만이 콘택 플러 그(303)와 전기적으로 연결된다. Referring to FIG. 3G, the second dielectric layer 310 is formed on the entire structure including the outer wall of the lower electrode 307a. The second dielectric film 310 may be formed using any one of an oxide film, a nitride film, Ta 2 O 3 , ZrO 2 , HfO 2 , BaTiO 3 , SrTiO 3, and Al 2 O 3 , or a mixture of at least two or more thereof. Can be. As a result, the inner wall / outer wall / upper surface of the lower electrode 307a is covered with the first dielectric film 308 and the second dielectric film 310, and only the lower surface thereof is electrically connected to the contact plug 303.

도 3h를 참조하면, 제2 도전층(309a)의 상부 표면이 노출되도록 제2 유전체막(310)의 일부를 제거한다. 이때, 도 3e에서 하부 전극(307a)의 상부를 식각하지 않을 경우, 하부 전극(307a)의 상부 표면이 노출될 수 있다. 그러면, 후속 공정에서 상부 전극을 위한 제3 도전층이 전체 구조 상에 형성될 때 노출된 하부 전극(307a)의 상부 표면과 접촉하여 불량이 발생될 수 있다. 하지만, 도 3e에서 하부 전극(307a)의 상부를 식각하여 하부 전극(307a)의 높이가 낮아진 상태에서 제2 유전체막(310)의 일부가 제거되기 때문에, 하부 전극(307a)은 노출되지 않는다. 하지만, 제2 유전체막(310)의 일부를 제거하는 방법에 따라, 도 3e에서 하부 전극(307a)의 상부를 식각하는 단계는 생략 가능하다. Referring to FIG. 3H, a portion of the second dielectric layer 310 is removed to expose the upper surface of the second conductive layer 309a. In this case, when the upper portion of the lower electrode 307a is not etched in FIG. 3E, the upper surface of the lower electrode 307a may be exposed. Then, in the subsequent process, when the third conductive layer for the upper electrode is formed on the entire structure, a defect may occur in contact with the exposed upper surface of the lower electrode 307a. However, since the upper portion of the lower electrode 307a is etched in FIG. 3E and a portion of the second dielectric layer 310 is removed while the height of the lower electrode 307a is lowered, the lower electrode 307a is not exposed. However, according to a method of removing a portion of the second dielectric layer 310, the step of etching the upper portion of the lower electrode 307a in FIG. 3E may be omitted.

도 3i를 참조하면, 노출된 제2 도전층(309a)의 상부 표면을 포함한 전체 구조 상에 제3 도전층(311)을 형성한다. 이때, 제3 도전층(311)은 제2 층간 절연막이 제거되면서 생긴 하부 전극(307a) 사이의 공간이 완전히 매립되도록 형성한다. 이로써, 제2 도전층(309a)이 제3 도전층(311)과 연결되며, 제2 도전층(309a) 및 제3 도전층(311)으로 이루어진 커패시터의 상부 전극(312)이 형성된다. 상기에서, 제3 도전층(311)은 Ti, TiN, Ru, Pt 및 폴리실리콘 중 어느 하나를 이용하거나 이들 중 적어도 2가지 이상을 혼용하여 형성할 수 있다.Referring to FIG. 3I, a third conductive layer 311 is formed on the entire structure including the upper surface of the exposed second conductive layer 309a. In this case, the third conductive layer 311 is formed to completely fill the space between the lower electrodes 307a generated by removing the second interlayer insulating film. As a result, the second conductive layer 309a is connected to the third conductive layer 311, and the upper electrode 312 of the capacitor including the second conductive layer 309a and the third conductive layer 311 is formed. In the above, the third conductive layer 311 may be formed using any one of Ti, TiN, Ru, Pt, and polysilicon, or at least two or more thereof.

상기에서는 하부 전극이 원통형 실린더 구조로 형성되는 경우를 예로써 설명하였으나, 그 외에 하부 전극이 사각형 실린더 구조를 포함하는 3차원 구조로 형성 되는 모든 경우에도 상기의 방법을 적용할 수 있음은 당연하다. In the above, the case in which the lower electrode is formed as a cylindrical cylinder structure has been described as an example. In addition, the above method may be applied to all cases in which the lower electrode is formed in a three-dimensional structure including a rectangular cylinder structure.

상술한 바와 같이, 본 발명은 3차원 구조로 형성된 하부 전극이 후속 공정에 의해 붕괴되거나 기울어져 서로 접촉하게 되는 것을 방지함으로써, 공정의 신뢰성 및 수율을 증가시킬 수 있다. As described above, the present invention can increase the reliability and yield of the process by preventing the lower electrodes formed in the three-dimensional structure from collapsing or tilting by subsequent processes to come into contact with each other.

Claims (12)

소정 구조가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on a semiconductor substrate having a predetermined structure formed thereon; 상기 층간 절연막의 소정 영역을 식각하여 콘택홀을 형성하는 단계;Etching a predetermined region of the interlayer insulating layer to form a contact hole; 상기 콘택홀의 내벽 및 저면에 하부 전극을 형성하는 단계;Forming a lower electrode on an inner wall and a bottom of the contact hole; 상기 콘택홀이 매립되도록 제1 유전체막 및 제1 도전층을 형성하는 단계;Forming a first dielectric layer and a first conductive layer to fill the contact hole; 상기 층간 절연막 상부의 상기 제1 도전층 및 상기 제2 유전체막을 제거하는 단계;Removing the first conductive layer and the second dielectric layer on the interlayer insulating layer; 상기 층간 절연막을 제거하여 상기 하부 전극의 외벽을 노출시키는 단계;Removing the interlayer insulating film to expose an outer wall of the lower electrode; 상기 하부 전극의 노출된 표면 및 상기 하부 전극 사이의 상기 반도체 기판 상에 제2 유전체막을 형성하는 단계; 및 Forming a second dielectric film on the exposed surface of the lower electrode and the semiconductor substrate between the lower electrode; And 상기 제1 도전층을 포함한 전체 구조 상에 상기 제1 도전층과 연결되는 제2 도전층을 형성하여, 상기 제1 및 제2 도전층으로 이루어진 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조 방법.Forming a second conductive layer connected to the first conductive layer on the entire structure including the first conductive layer, to form an upper electrode consisting of the first and second conductive layer, the capacitor of the semiconductor device Manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 층간 절연막 상부의 상기 제1 도전층 및 상기 제2 유전체막은 화학적 기계적 연마 공정으로 제거되는 반도체 소자의 커패시터 제조 방법.And the first conductive layer and the second dielectric layer on the interlayer insulating layer are removed by a chemical mechanical polishing process. 제 1 항에 있어서, The method of claim 1, 상기 제1 및 제2 도전층이 상부 전극으로 구성되는 반도체 소자의 커패시터 제조 방법.The first and second conductive layer is a capacitor manufacturing method of a semiconductor device consisting of an upper electrode. 제 1 항에 있어서,The method of claim 1, 상기 층간 절연막은 불순물이 포함되지 않은 절연물질 및 불순물이 포함된 절연물질 중 어느 하나 또는 이들을 혼용하여 형성하는 반도체 소자의 커패시터 제조 방법.The interlayer insulating film is a capacitor manufacturing method of a semiconductor device is formed by mixing any one of them or an insulating material containing an impurity and an insulating material containing an impurity. 제 6 항에 있어서,The method of claim 6, 상기 불순물이 포함되지 않은 절연물질이 TEOS 또는 USG이고, 상기 불순물이 포함된 절연물질이 PSG, BPSG 및 BSG 중 어느 하나인 반도체 소자의 커패시터 제조 방법.The method of manufacturing a capacitor of a semiconductor device, wherein the insulating material containing no impurities is TEOS or USG, and the insulating material containing impurities is any one of PSG, BPSG, and BSG. 제 1 항에 있어서, 상기 하부 전극을 형성하는 단계는, The method of claim 1, wherein the forming of the lower electrode comprises: 상기 콘택홀을 포함한 전체 구조 상에 도전층을 형성하는 단계; 및 Forming a conductive layer on the entire structure including the contact hole; And 상기 도전층이 상기 콘택홀 내부에만 잔류되도록 상기 층간 절연막 상부의 상기 도전층을 제거하는 단계를 포함하는 반도체 소자의 커패시터 제조 방법.And removing the conductive layer on the interlayer insulating layer such that the conductive layer remains only in the contact hole. 제 1 항 또는 제 6 항에 있어서,The method according to claim 1 or 6, 상기 하부 전극은 Ti, TiN, Ru, Pt 중 어느 하나를 사용하거나 이들 중 적어도 2가지 이상을 혼용하여 형성하는 반도체 소자의 커패시터 제조 방법.The lower electrode may be formed using any one of Ti, TiN, Ru, and Pt, or at least two or more thereof. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 유전체막은 산화막, 질화막, Ta2O3, ZrO2, HfO2, BaTiO3, SrTiO3 및 Al2O3 중 어느 하나를 이용하거나 이들 중 적어도 2가지 이상을 혼용하여 형성하는 반도체 소자의 커패시터 제조 방법.The first and second dielectric films may be formed using any one of an oxide film, a nitride film, Ta 2 O 3 , ZrO 2 , HfO 2 , BaTiO 3 , SrTiO 3, and Al 2 O 3 or a mixture of at least two or more thereof. Method for manufacturing capacitors in semiconductor devices. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전층 및 상기 제2 도전층은 Ti, TiN, Ru, Pt 및 폴리실리콘 중 어느 하나를 이용하거나 이들 중 적어도 2가지 이상을 혼용하여 형성하는 반도체 소자의 커패시터 제조 방법.And the first conductive layer and the second conductive layer are formed using any one of Ti, TiN, Ru, Pt, and polysilicon or at least two or more thereof. 제 1 항에 있어서, 상기 제1 유전체막 및 상기 제1 도전층을 형성하는 단계는,The method of claim 1, wherein the forming of the first dielectric layer and the first conductive layer comprises: 상기 콘택홀의 형태가 유지되도록 상기 하부 전극을 포함한 전체 구조 상에 상기 제1 유전체막을 형성하는 단계;Forming the first dielectric layer on the entire structure including the lower electrode to maintain the shape of the contact hole; 상기 콘택홀이 매립되도록 상기 제1 유전체막 상에 상기 제1 도전층을 형성하는 단계; 및 Forming the first conductive layer on the first dielectric layer to fill the contact hole; And 상기 제1 유전체막 및 제1 도전층이 상기 콘택홀 내부에만 잔류되도록 상기 층간 절연막 상부의 상기 제1 유전체막 및 상기 제1 도전층을 제거하는 단계를 포함하는 반도체 소자의 커패시터 제조 방법.And removing the first dielectric layer and the first conductive layer on the interlayer insulating layer such that the first dielectric layer and the first conductive layer remain only inside the contact hole. 제 1 항에 있어서,The method of claim 1, 상기 층간 절연막을 제거하기 전에, 상기 하부 전극의 상부를 소정의 두께만큼 식각하는 단계를 더 포함하는 반도체 소자의 커패시터 제조 방법.Before removing the interlayer insulating film, etching the upper portion of the lower electrode by a predetermined thickness. 제 11 항에 있어서,The method of claim 11, 상기 하부 전극의 상부와 상기 층간 절연막은 동일한 장비 내에서 연속적으로 제거되는 반도체 소자의 커패시터 제조 방법.The upper part of the lower electrode and the interlayer insulating film are continuously removed in the same equipment.
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