KR20070112065A - Class ab amplifier circuit with combined quiescent current and common mode control - Google Patents

Class ab amplifier circuit with combined quiescent current and common mode control Download PDF

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Abstract

A class AB amplifier circuit with combined quiescent current and common mode control is provided to prevent any coupling between separate control loops by combining two control functions in one and the same control path. First and second supply terminals(12,14) supply a first supply potential(Vss) and a second supply potential(Vdd) to an amplifier circuit. An output stage has a first output node(16) and a second output node(18) for output of differential output signals(Voutn,Voutp). The first output node is connected to the first supply terminal and the second supply terminal via first and second output transistors(T1,T2), respectively. The second output node is connected to the first supply terminal and the second supply terminal via third and fourth output transistors(T3,T4). A control stage is input with an input signal(Vinn,Vinp) to control the output transistors. A control path is fed back into the control stage for the combined control of the quiescent currents of the output transistors and a common mode potential of the differential output signal.

Description

대기 전류 및 공통 모드 제어 기능이 조합된 ＡＢ급 증폭기 회로{Class AB amplifier circuit with combined quiescent current and common mode control}Class A amplifier circuit with combined quiescent current and common mode control

도 1은 2개의 제어 증폭기를 포함하는 제어 경로를 지니는 완전 차동 증폭기 회로를 보여주는 회로도.1 is a circuit diagram illustrating a fully differential amplifier circuit having a control path including two control amplifiers.

본 발명은 마이크로전자 집적회로에서 예를 들면 하나의 기능 블록으로서 사용될 수 있는 증폭기 회로에 관한 것이다. 특히, 본 발명은 낮은 전력 소모 및 높은 증폭 선형성이 절충되는 소위 AB급 증폭기 회로에 관한 것이다.The present invention relates to an amplifier circuit that can be used, for example, as a functional block in a microelectronic integrated circuit. In particular, the present invention relates to a so-called class AB amplifier circuit in which low power consumption and high amplification linearity are compromised.

이러한 타입의 증폭기 회로는 예를 들면 유럽공개 특허공보 EP 1 353 440 A1에 개시되어 있다.An amplifier circuit of this type is disclosed, for example, in EP 1 353 440 A1.

본원 출원인의 산업 단체에서 개발된 증폭기 회로는,The amplifier circuit developed by the applicant's industrial group,

- 제1 공급 전위 및 제2 공급 전위를 상기 증폭기 회로에 공급하기 위한 제1 전위 공급 단자 및 제2 전위 공급 단자,A first potential supply terminal and a second potential supply terminal for supplying a first supply potential and a second supply potential to the amplifier circuit,

- 차동 출력 신호를 출력하기 위한 제1 출력 노드 및 제2 출력 노드를 지니는 출력단으로서, 상기 제1 출력 노드가 제1 출력 트랜지스터를 통해 상기 제1 전 위 공급 단자와 접속되고 제2 출력 트랜지스터를 통해 상기 제2 전위 공급 단자와 접속되며, 상기 제2 출력 노드가 제3 출력 트랜지스터를 통해 상기 제1 전위 공급 단자와 접속되고 제4 출력 트랜지스터를 통해 상기 제2 전위 공급 단자와 접속되는 출력단, 및An output stage having a first output node and a second output node for outputting a differential output signal, wherein the first output node is connected to the first potential supply terminal via a first output transistor and via a second output transistor; An output terminal connected with the second potential supply terminal, wherein the second output node is connected with the first potential supply terminal through a third output transistor and with the second potential supply terminal through a fourth output transistor, and

입력 신호가 상기 출력 트랜지스터들을 제어하도록 인가될 수 있는 제어단으로서, 상기 입력 신호가 없을 때에도 상기 출력 트랜지스터들을 통해 흐르는 대기 전류(quiescent current)들을 조정하고 상기 입력 신호의 함수로서 상기 출력 신호를 조정하는 제어단을 포함한다.A control stage, wherein an input signal can be applied to control the output transistors, for adjusting quiescent currents flowing through the output transistors even when there is no input signal, and adjusting the output signal as a function of the input signal. It includes a control stage.

AB급 원리에 따라 구성된 이러한 증폭기 회로의 이점은 자신의 출력단이 차동적이고, 결과적으로는 일반적으로 사용될 수 있는 출력 신호를 공급하는 데 있다.The advantage of this amplifier circuit, constructed according to the AB class principle, is that it provides an output signal whose output stage is differential, and consequently commonly used.

동작시 안정된 증폭기 특성을 획득하기 위해, 상기 출력 트랜지스터들을 통해 흐르는 대기 전류들 중 적어도 하나의 대기 전류(AB급 증폭기 단의 A급 성분)가 피드백을 통해 제어되는 것이 유리하다고 증명되었다.In order to obtain stable amplifier characteristics in operation, it has been advantageous to control the feedback of at least one of the quiescent currents flowing through the output transistors (class A component of the class AB amplifier stage) through feedback.

더군다나, 여러 애플리케이션에서 차동 출력 신호의 공통 모드 전위가 마찬가지로 피드백에 의해 원하는 요구 값으로 제어되는 것이 유리하다.Furthermore, it is advantageous in many applications that the common mode potential of the differential output signal is likewise controlled to the desired desired value by feedback.

따라서, 이전의 단락에서 설명된 증폭기 회로에서는 대응하는 피드백 경로들을 통해 대기 전류들과 아울러 공통 모드 전위를 제어하려는 시도가 이루어져 왔다. 그러나, 대기 전류 제어 및 공통 모드 전위 제어가 서로에게 영향을 끼치고 그 결과로 상기 증폭기의 성능 특성들이 불리하게 손상을 받는다는 점에서 중대한 문 제가 생겼다.Thus, attempts have been made to control the common mode potential as well as the quiescent currents through the corresponding feedback paths in the amplifier circuit described in the previous paragraph. However, a significant problem arises in that quiescent current control and common mode potential control affect each other and as a result the performance characteristics of the amplifier are adversely damaged.

2개의 제어 루프에 대한 대역폭들이 유사할 경우에, 심지어 상기 제어 기능들을 결합한 결과로서 불안정성이 초래될 수 있는 위험이 존재한다. 실제로는 2개의 제어 루프에 대하여 전혀 다른 대역폭을 사용함으로써 이러한 문제를 회피하는 것이 가능하다. 그러나, 이러한 경우에는 느린 제어 루프에 의해 제어되는 매개변수가 이때 그다지 정확하지 않게 제어되는 단점이 여전히 존재한다.If the bandwidths for the two control loops are similar, there is a risk that even instability can result as a result of combining the control functions. In practice, it is possible to avoid this problem by using a completely different bandwidth for the two control loops. However, there is still a disadvantage in this case that the parameters controlled by the slow control loop are not so precisely controlled at this time.

본 발명의 목적은 안정된 증폭 특성 및 안정된 공통 모드 전위를 차동 출력 신호에 공급하는 증폭기 회로를 제공하는 것이다.It is an object of the present invention to provide an amplifier circuit for supplying a stable amplification characteristic and a stable common mode potential to a differential output signal.

본 발명에 의하면, 이러한 목적은,According to the present invention, such an object is

- 제1 공급 전위 및 제2 공급 전위를 증폭기 회로에 공급하기 위한 제1 전위 공급 단자 및 제2 전위 공급 단자,A first potential supply terminal and a second potential supply terminal for supplying the first supply potential and the second supply potential to the amplifier circuit,

- 차동 출력 신호를 출력하기 위한 제1 출력 노드 및 제2 출력 노드를 지니는 출력단으로서, 상기 제1 출력 노드가 제1 출력 트랜지스터를 통해 상기 제1 전위 공급 단자와 접속되고 제2 출력 트랜지스터를 통해 상기 제2 전위 공급 단자와 접속되며, 상기 제2 출력 노드가 제3 출력 트랜지스터를 통해 상기 제1 전위 공급 단자와 접속되고 제4 출력 트랜지스터를 통해 상기 제2 전위 공급 단자와 접속되는 출력단,An output stage having a first output node and a second output node for outputting a differential output signal, wherein the first output node is connected with the first potential supply terminal via a first output transistor and via the second output transistor; An output terminal connected with a second potential supply terminal, wherein the second output node is connected with the first potential supply terminal through a third output transistor, and with the second potential supply terminal through a fourth output transistor,

입력 신호가 상기 출력 트랜지스터들을 제어하도록 인가될 수 있는 제어단으 로서, 상기 입력 신호가 없을 때에도 상기 출력 트랜지스터들을 통해 흐르는 대기 전류들을 조정하고, 상기 입력 신호의 함수로서 상기 출력 신호를 조정하는 제어단, 및A control stage in which an input signal can be applied to control the output transistors, the control stage adjusting the quiescent currents flowing through the output transistors even when there is no input signal, and adjusting the output signal as a function of the input signal, And

상기 차동 출력 신호의 공통 모드 전위 및 상기 출력 트랜지스터들의 대기 전류들을 조합된 형태로 제어하도록 상기 제어단으로 피드백하는 제어 경로를 포함하는 증폭기 회로를 통해 실질적으로 달성된다.Substantially achieved through an amplifier circuit comprising a control path that feeds back to the control stage to control the common mode potential of the differential output signal and the quiescent currents of the output transistors in a combined fashion.

자체적으로나 또는 조합 형태로 제공될 수 있는 본 발명의 유리한 부가적인 개발 부분들이 이하에서 설명될 것이다.Advantageous additional developments of the invention which can be provided by themselves or in combination will be described below.

본 발명의 주된 특징은 상기 차동 출력 신호의 공통 모드 전위 및 상기 출력 트랜지스터들의 대기 전류들을 조합된 형태로 제어하도록 상기 제어단으로 피드백하는 제어 경로이다.The main feature of the present invention is a control path which feeds back to the control stage to control the common mode potential of the differential output signal and the quiescent currents of the output transistors in a combined form.

개별 제어 루프들 간에 불리하게 작용하는 어떠한 연결도 하나 및 동일의 제어 경로에서의 2가지의 제어 기능에 대한 이 같은 조합을 통해 유리하게 회피될 수 있다.Any connection that adversely acts between the individual control loops can be advantageously avoided through this combination of two and two control functions in the same control path.

제어될 매개변수들에 대해 유효한 제어 경로에 대한 일관되고 특히 비교적 큰 대역폭이 문제없이 구현될 수 있다. 이 때문에, 본 발명에 의해 개선된 제어 기능은 큰 증폭 대역폭(예컨대, 100 ㎒보다 큰 증폭 대역폭)을 지니는 증폭기에 특히 유리하게 사용될 수 있다. 본 발명에 따른 증폭기 회로에 대한 관심 있는 애플리케이션 분야는 예컨대 연산 증폭기의 출력단의 구현이다.Consistent, especially relatively large bandwidths for the effective control path for the parameters to be controlled can be implemented without problems. Because of this, the control functions improved by the present invention can be used particularly advantageously for amplifiers with large amplification bandwidths (e.g., amplification bandwidths greater than 100 MHz). An application field of interest for the amplifier circuit according to the invention is for example the implementation of the output stage of an operational amplifier.

본 발명의 한 실시 형태에서는, 상기 제어단이 상기 출력 트랜지스터들의 복 제된 트랜지스터들을 포함하며, 상기 복제된 트랜지스터들 각각이 기준 전류원과 직렬로 구성되고, 상기 복제된 트랜지스터들의 제어 단자들 각각이 상기 출력 트랜지스터들의 제어 단자들 중 하나의 제어 단자와 접속되도록 제공된다. 상기 출력 트랜지스터들 및 상기 복제된 트랜지스터들은 자신들의 제어 단자들을 통해 서로 쌍을 이루어 접속됨으로써 각각의 경우에 상기 기준 전류원들에 의해 상기 복제된 트랜지스터들을 통해 구동되는 기준 전류들을 미러링 관계(mirroring relationship)에 따라 상기 출력 트랜지스터들 상에 (상기 출력 트랜지스터들의 대기 전류들로서) 미러링하도록 소위 전류 미러의 형태로 상호 작용할 수 있다. 이러한 종류의 전류 미러 구성에 대한 부가적인 이점은 상기 복제된 트랜지스터들의 영역에서 하나 또는 여러 대기 전류를 나타내는 신호가 또한 상기 제어 경로용으로 태핑 또는 추출될 수 있다는 데 있다. 이와 관련하여, 상기 전류 미러 구성의 복제된 트랜지스터들은 실제로 상기 출력 트랜지스터들을 통해 실제로 흐르는 전류들에 대한 "센서들"로서 작용한다.In one embodiment of the invention, the control stage comprises duplicated transistors of the output transistors, each of the cloned transistors being configured in series with a reference current source, and each of the control terminals of the cloned transistors being connected to the output. It is provided to be connected with one of the control terminals of the transistors. The output transistors and the duplicated transistors are connected in pairs with one another via their control terminals so that in each case reference currents driven through the duplicated transistors by the reference current sources are in a mirroring relationship. Thus they can interact in the form of so-called current mirrors to mirror (as quiescent currents of the output transistors) on the output transistors. An additional advantage of this kind of current mirror configuration is that a signal representing one or several standby currents in the region of the replicated transistors can also be tapped or extracted for the control path. In this regard, the cloned transistors of the current mirror configuration actually act as "sensors" for the currents actually flowing through the output transistors.

한 실시 형태에서는 상기 제어 경로가 제어 입력 신호가 인가되는 입력을 지니는 제어 증폭기를 포함하며, 상기 제어 입력 신호가 2가지의 추가 중첩 신호 성분을 포함하고, 상기 2가지의 추가 중첩 신호 성분 중 제1 신호 성분이 상기 대기 전류들 중 적어도 하나의 대기 전류를 나타내며, 상기 2가지의 추가 중첩 신호 성분 중 제2 신호 성분이 공통 모드 전위를 나타내도록 제공된다. 이러한 방식으로, 제어될 2개의 매개변수의 조합된 형태로의 제어 기능은 특히 간단하게 구현될 수 있다. 위에 개시되어 있는 복제된 트랜지스터들의 구성이 여기에 제공될 경우에, 대기 전류를 나타내는 신호 성분은 상기 복제된 트랜지스터들 중 하나의 복제된 트랜지스터 및 상기 하나의 복제된 트랜지스터와 직렬로 구성된 기준 전류원 간의 회로 노드에 제공될 수 있다.In one embodiment the control path comprises a control amplifier having an input to which a control input signal is applied, the control input signal comprising two additional overlapping signal components, the first of the two further overlapping signal components A signal component is provided to represent the standby current of at least one of the standby currents, and a second signal component of the two additional overlapping signal components is provided to represent the common mode potential. In this way, the control function in the combined form of the two parameters to be controlled can be implemented particularly simply. Where the configuration of the cloned transistors disclosed above is provided herein, the signal component indicative of the quiescent current is a circuit between one of the cloned transistors and a reference current source configured in series with the one cloned transistor. May be provided to the node.

상기 공통 모드 전위를 나타내는 신호 성분에 관한 한, 이는 예를 들면 동일한 저항값의 2개의 저항 요소를 통해 2개의 출력 노드와 접속되는 회로 노드에서 제공될 수 있다.As far as the signal component indicative of the common mode potential is concerned, this can be provided at a circuit node which is connected with two output nodes via, for example, two resistance elements of the same resistance value.

상기 출력단의 구성으로 인해, 또한 상기 입력 신호의 함수로서 변화하는 추가적인 전류들로서 4개의 출력 트랜지스터를 통해 흐르는 대기 전류들이 서로에 대해 특별한 관계에 있거나 다른 방식으로 표현하면 서로 완전히 독립적이지 않다는 것이 명백하다. 예를 들면, 상기 제1 및 제2 출력 트랜지스터들 간에 흐르는 전류들 간의 차에 대한 증가는 상기 제3 및 제4 출력 트랜지스터들 간에 흐르는 전류들 간의 차에 대한 대응하는 (대립된) 증가를 초래할 필요가 있다.Due to the configuration of the output stage, it is also clear that the quiescent currents flowing through the four output transistors as additional currents varying as a function of the input signal are not completely independent of each other if they are in special relation to each other or expressed in other ways. For example, an increase in the difference between the currents flowing between the first and second output transistors needs to result in a corresponding (opposed) increase in the difference between the currents flowing between the third and fourth output transistors. There is.

상기 출력단의 4개의 출력 트랜지스터를 통해 흐르는 전류들의 상호 의존성은 상기 대기 전류들의 간소화된 제어를 위해 채용될 수 있다. 그러한 실시 형태에서는 예를 들면 상기 대기 전류들 중 적어도 하나의 대기 전류를 나타내는 신호 성분이 복수 개의 대기 전류로부터 최소 전류로서 선택된 대기 전류들 중 하나의 대기 전류를 나타내도록 제공될 수 있다. 바람직한 실시예에서는 한 회로 노드에서 상기 공통 모드 전위를 나타내는 신호와 상기 제1 출력 트랜지스터를 통해 흐르는 전류를 나타내는 신호의 추가 중첩이 생기고, 다른 한 회로 노드에서 상기 제3 출력 트랜지스터를 통해 흐르는 전류를 나타내는 신호 및 상기 공통 모드 전위를 나 타내는 신호의 추가 중첩이 생기며, 상기 2개의 회로 노드가 선택 요소를 통해 제어 증폭기의 입력과 접속됨으로써, 상기 2개의 회로 노드에서 제공된 2개의 신호로부터 보다 작은 전류(최소 전류)에 대응하는 그러한 신호만을 상기 제어 증폭기에 전송하도록 제공된다. 변형적으로 또는 추가로, 그러한 전류 선택 및 상기 최소 전류를 나타내는 중첩 신호의 전송은 상기 제2 및 제4 출력 트랜지스터들용으로 제공될 수 있다.The interdependence of the currents flowing through the four output transistors of the output stage can be employed for simplified control of the standby currents. In such an embodiment, for example, a signal component representing at least one of the standby currents may be provided to represent the standby current of one of the standby currents selected as the minimum current from the plurality of standby currents. In a preferred embodiment there is further overlapping of the signal representing the common mode potential with the signal representing the current flowing through the first output transistor and representing the current flowing through the third output transistor at another circuit node. An additional overlap of the signal and the signal representing the common mode potential occurs, and the two circuit nodes are connected to the input of the control amplifier through a selection element, thereby allowing a smaller current (minimum) from the two signals provided at the two circuit nodes. Only such a signal corresponding to current) is provided to the control amplifier. Alternatively or additionally, such current selection and transmission of an overlapping signal indicative of the minimum current may be provided for the second and fourth output transistors.

상기 제어단 및/또는 상기 제어단으로 피드백하는 제어 경로는 적어도 하나의 트랜스콘덕던스 단을 포함하는 것이 바람직하다. 한 실시 형태에서는 예를 들면 상기 증폭기 회로의 입력 단자들이 2개의 트랜스콘덕턴스 단의 입력들과 접속되며, 상기 하나의 트랜스콘덕턴스 단의 출력들이 상기 제1 및 제3 출력 트랜지스터들의 제어 입력들과 접속되고, 나머지 트랜스콘덕턴스 단의 출력들이 상기 제2 및 제4 출력 트랜지스터들의 제어 입력들과 접속되며, (예컨대, 한 개 또는 복수 개의 트랜스콘덕턴스 단을 포함하는) 제어 경로로부터의 출력이 상기 2개의 트랜스콘덕턴스 단의 출력들로 피드백하도록 제공된다.Preferably, the control stage and / or the control path feeding back to the control stage includes at least one transconductance stage. In one embodiment, for example, input terminals of the amplifier circuit are connected with inputs of two transconductance stages, and outputs of the one transconductance stage are connected with control inputs of the first and third output transistors. Connected, the outputs of the remaining transconductance stages are connected to the control inputs of the second and fourth output transistors, and the output from the control path (e.g. comprising one or a plurality of transconductance stages) is It is provided to feed back to the outputs of the two transconductance stages.

이하에서는 첨부도면을 참조한 실시예를 통해 본 발명이 더 상세하게 설명될 것이다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 1에 도시된 증폭기 회로는 CMOS 기술로 제작된 연산 증폭기의 출력단을 형성하며 상기 연산 증폭기의 입력단으로부터 전위들(Vinn,Vinp)로서 차동 형태로 제공된 신호를 선형적으로 증폭하며 상기 증폭된 신호를 출력 전위들(Voutn,Voutp)을 지니는 차동 출력 신호로서 출력하는 목적을 제공한다.The amplifier circuit shown in FIG. 1 forms an output stage of an operational amplifier fabricated by CMOS technology and linearly amplifies a signal provided in differential form as potentials (Vinn, Vinp) from an input of the operational amplifier and converts the amplified signal. It serves the purpose of outputting as a differential output signal with output potentials Voutn, Voutp.

상기 증폭기 회로는 제1 공급 전위(Vss) 및 대조적인 제2 공급 전위(Vdd)를 상기 증폭기 회로에 공급하기 위한 제1 전위 공급 단자(12) 및 제2 전위 공급 단자(14)를 포함한다.The amplifier circuit comprises a first potential supply terminal 12 and a second potential supply terminal 14 for supplying a first supply potential Vss and a contrasting second supply potential Vdd to the amplifier circuit.

상기 증폭기 회로의 출력단은 상기 차동 출력 신호(Voutn,Voutp)를 출력하기 위한 제1 출력 노드(16) 및 제2 출력 노드(18)를 포함하며, 상기 출력단(16)은 제1 출력 트랜지스터(T1)를 통해 상기 제1 전위 공급 단자(12)와 접속되고 제2 출력 트랜지스터(T2)를 통해 상기 제2 전위 공급 단자(14)와 접속되며, 상기 출력 노드(18)는 제3 출력 트랜지스터(T3)를 통해 상기 제1 전위 공급 단자(12)와 접속되고 제4 출력 트랜지스터(T4)를 통해 상기 제2 전위 공급 단자(14)와 접속된다.The output stage of the amplifier circuit includes a first output node 16 and a second output node 18 for outputting the differential output signals Voutn and Voutp, the output stage 16 having a first output transistor T1. Is connected to the first potential supply terminal 12 through a second output transistor T2 and to the second potential supply terminal 14 through a second output transistor T2, and the output node 18 is connected to a third output transistor T3. The first potential supply terminal 12 is connected to the second potential supply terminal 14 through the fourth output transistor T4.

도시된 실시예에서는, 상기 4개의 출력 트랜지스터(T1 내지 T4) 각각이 FET로부터 형성되며, 상기 트랜지스터들(T1,T3)은 n-채널 FET들인 반면에, 상기 트랜지스터들(T2,T4)이 p-채널 FET들이다.In the illustrated embodiment, each of the four output transistors T1 to T4 is formed from a FET, and the transistors T1 and T3 are n-channel FETs, while the transistors T2 and T4 are p. -Channel FETs.

상기 증폭기 회로가 동작할 때 크기가 더 크거나 작은 대기 전류들("바이어스(bias)")은 소위 "AB급" 증폭 방법을 구현하기 위해 입력 신호(Vinn,Vinp)가 없을 때에도 상기 출력 트랜지스터들(T1 내지 T4)을 통해 항상 흐르고 있다. 입력된 입력 신호(Vinp-Vinn)의 결과로 상기 증폭기가 변위된 경우에 상기 출력 트랜지스터들은 상기 입력 신호와 선형적으로 변하는 출력 신호(Voutp-Voutn)를 출력하도록 제어된다.Larger or smaller quiescent currents ("bias") when the amplifier circuit is operating may cause the output transistors to be in the absence of an input signal (Vinn, Vinp) to implement a so-called "AB" amplification method. It always flows through (T1 to T4). When the amplifier is displaced as a result of the input input signal Vinp-Vinn, the output transistors are controlled to output an output signal Voutp-Voutn that varies linearly with the input signal.

이러한 결과로, 상기 증폭기 회로는 입력 신호(Vinn,Vinp)가 인가되는 제어단으로서, 상기 입력 신호가 없을 때에도 상기 출력 트랜지스터들(T1 내지 T4)을 통해 흐르는 대기 전류들을 조정하도록 상기 출력 트랜지스터들을 제어하며, 상기 입력 신호(Vinn,Vinp)의 함수로서 출력 신호(Voutn,Voutp)를 조정하는 제어단을 포함한다. 상기 제어단의 주된 구성요소들은 2개의 완전 차동 트랜스콘덕턴스 단(gm; 20,22)이며, 상기 2개의 완전 차동 트랜스콘덕턴스 단(20,22) 각각은 비-반전 입력 및 반전 입력을 지니고, 상기 반전 입력들은 서로 접속되어 있고, 입력 전위(Vinn)는 상기 반전 입력들에 인가되는 반면에, 상기 비-반전 입력들은 서로 접속되어 있으며, 상기 입력 전위(Vinp)가 상기 비-반전 입력들에 인가된다.As a result, the amplifier circuit is a control stage to which an input signal Vinn, Vinp is applied, and controls the output transistors to adjust the quiescent currents flowing through the output transistors T1 to T4 even when there is no input signal. And a control stage for adjusting the output signals Voutn and Voutp as a function of the input signals Vinn and Vinp. The main components of the control stage are two fully differential transconductance stages (gm; 20,22), each of the two fully differential transconductance stages (20, 22) having a non-inverting input and an inverting input. The inverting inputs are connected to each other, an input potential Vin is applied to the inverting inputs, while the non-inverting inputs are connected to each other, and the input potential Vin is connected to the non-inverting inputs. Is applied to.

상기 2개의 트랜스콘덕턴스 단(20,22) 각각은 비-반전 출력 및 반전 출력을 더 포함한다. 상기 트랜스콘덕턴스 단(20)의 비-반전 출력은 상기 출력 트랜지스터(T1)의 게이트 단자(제어 접속부)와 접속되며, 상기 트랜스콘덕턴스 단(20)의 반전 출력은 상기 출력 트랜지스터(T3)의 게이트 단자와 접속되고, 상기 트랜스콘덕턴스 단(22)의 비-반전 출력은 상기 출력 트랜지스터(T2)의 게이트 단자와 접속되며, 상기 트랜스콘덕턴스 단(22)의 반전 출력은 상기 출력 트랜지스터(T4)의 게이트 단자와 접속된다.Each of the two transconductance stages 20, 22 further includes a non-inverting output and an inverting output. The non-inverting output of the transconductance stage 20 is connected to the gate terminal (control connection) of the output transistor T1, and the inverting output of the transconductance stage 20 is connected to the output transistor T3. A non-inverted output of the transconductance terminal 22 is connected to a gate terminal of the output transistor T2, and an inverted output of the transconductance terminal 22 is connected to the output transistor T4. Is connected to the gate terminal.

마지막으로 상기 증폭기 회로는, 대개 ½ x (Voutn + Voutp)로서 정의되는, 상기 차동 출력 신호(Voutn,Voutp)의 공통 모드 전위 및 상기 출력 트랜지스터들(T1 내지 T4)의 대기 전류들을 조합된 형태로 제어하기 위해 상기 제어단으로 피드백하는 제어 경로를 포함한다.Finally, the amplifier circuit combines the common mode potential of the differential output signals Voutn and Voutp and the quiescent currents of the output transistors T1 to T4, usually defined as ½ x (Voutn + Voutp). And a control path that feeds back to the control stage for control.

상기 증폭기의 동작 동안 이루어지는 대기 전류들의 제어는 AB급 증폭 원리의 최적의 채용에 중요하다. 상기 출력단의 공통 모드 전위의 제어는 종종 상기 차 동 출력 신호(Voutn,Voutp)에 의해 구동되는 부하에 대한 실제의 요구사항이다.The control of the quiescent currents made during the operation of the amplifier is important for the optimal adoption of the class AB amplification principle. Control of the common mode potential of the output stage is often a practical requirement for the load driven by the differential output signals Voutn and Voutp.

도시된 실시예에서 이와 같이 2개의 매개변수를 조합된 형태로 제어하도록 제공된 제어 경로는 2개의 제어 경로의 절반부를 포함하는데, 이는 대칭 방식으로 한편으로는 제1 트랜스콘덕턴스 단(20)의 출력 신호로 피드백하며 다른 한편으로는 제2 트랜스콘덕턴스 단(22)의 출력 신호로 피드백한다.In the illustrated embodiment, such a control path provided to control the two parameters in a combined form comprises half of the two control paths, which in a symmetrical manner on the one hand the output of the first transconductance stage 20. And feeds back to the output signal of the second transconductance stage 22.

이하에서는 상기 제1 트랜스콘덕턴스 단의 출력 신호로 피드백하는 제어단의 제어 절반부가 우선 설명될 것이다.Hereinafter, the control half of the control stage which feeds back to the output signal of the first transconductance stage will be described first.

상기 제어단은 상기 출력 트랜지스터들(T1,T3)의 복제된 트랜지스터들(T1',T3')을 포함하며, 상기 복제된 트랜지스터들(T1',T3') 각각은 기준 전류원과 직렬로 구성되고, 상기 복제된 트랜지스터들(T1',T3')의 게이트 단자들은 각각의 경우에 상기 출력 트랜지스터들(T1,T3)의 게이트 단자들 중 하나의 게이트 단자와 접속된다. 도 1에서 알 수 있는 바와 같이, 각각의 경우에 하나의 복제된 트랜지스터 및 하나의 기준 전류원으로부터 형성된 2개의 직렬 회로 각각이 한편으로는 상기 제1 공급 전위(Vss)와 접속되며, 다른 한편으로는 상기 제2 공급 전위(Vdd)와 접속된다. 각각의 복제된 트랜지스터(예컨대, T1')는 자신에 관련된 "원래의 트랜지스터"(예컨대, T1)와 같은 전기 특성들을 지닌다. 이러한 결과로 상기 2개의 트랜지스터는 동일하게 설계될 수도 있고 채널 길이 및 채널 폭 간에 동일한 관계를 지닐 수도 있다. 상기 증폭기의 비-편향된 상태에서 상기 기준 전류원들은 상기 출력 트랜지스터를 통해 흐르는 대기 전류들을 정의한다.The control stage comprises duplicated transistors T1 'and T3' of the output transistors T1 and T3, each of which is configured in series with a reference current source. In each case, the gate terminals of the cloned transistors T1 'and T3' are connected to the gate terminal of one of the gate terminals of the output transistors T1 and T3. As can be seen in FIG. 1, in each case each of the two series circuits formed from one replicated transistor and one reference current source is connected with the first supply potential Vss on the one hand and on the other hand. It is connected with the said 2nd supply potential Vdd. Each cloned transistor (eg, T1 ′) has the same electrical characteristics as the "original transistor" (eg, T1) associated with it. As a result, the two transistors may be designed identically and may have the same relationship between channel length and channel width. In the non-biased state of the amplifier the reference current sources define the quiescent currents flowing through the output transistor.

상기 복제된 트랜지스터들(T1',T3') 및 대응하는 전류원들 간에 걸쳐 있는 도체 경로들 각각에서는 회로 노드가 각각 참조번호(24,26)로 제공된다. 상기 노드(24)는 저항(R1)을 통해 상기 제1 출력 노드(16)와 접속되며 동일한 크기(저항)의 저항(R2)을 통해 상기 출력 노드(18)와 접속된다. 상기 노드(26)는 저항(R3)을 통해 상기 출력 노드(16)와 접속되며 동일한 크기의 저항(R4)을 통해 상기 출력 노드(18)와 접속된다. 도시된 실시예에서 한편으로는 저항들(R1,R2), 및 다른 한편으로는 저항들(R3,R4)이 동일한 크기를 지닌다.In each of the conductor paths spanning the duplicated transistors T1 ', T3' and corresponding current sources, a circuit node is provided with reference numerals 24, 26, respectively. The node 24 is connected to the first output node 16 via a resistor R1 and to the output node 18 via a resistor R2 of the same magnitude (resistance). The node 26 is connected to the output node 16 via a resistor R3 and to the output node 18 via a resistor R4 of the same magnitude. In the illustrated embodiment the resistors R1 and R2 on the one hand and the resistors R3 and R4 on the other hand have the same magnitude.

상기 증폭기 회로가 동작할 때 2가지의 신호 성분의 추가 중첩은 상기 노드들(24,26) 각각에서 이루어지며, 상기 2가지의 신호 성분 중 제1 신호 성분은 (상기 노드(24)용) 출력 트랜지스터(T1)를 통해 흐르는 전류의 함수이고 (상기 노드(26)용) 출력 트랜지스터(T3)를 통해 흐르는 전류의 함수이며, 상기 2가지의 신호 성분 중 제2 신호 성분은 상기 공통 모드 전위를 나타낸다. 이러한 제2 신호 성분은 (상기 노드(24)용) 저항들(R1,R2)을 통해 그리고 (상기 노드(26)용) 저항들(R3,R4)을 통해 상기 복제된 트랜지스터들 및 상기 복제된 트랜지스터들의 기준 전류원들 간의 회로 접속부들에 연결된다. 상기 노드들(24,26)에서 우세한 전위들은 제어 증폭기로서 제공하는 제3 트랜스콘덕턴스 단(gm; 28) 용으로나 이러한 단의 상향 스트림 회로에 위치해 있는 최대 요소(MAX; 30)용으로 제어 입력 신호를 형성한다.When the amplifier circuit is operating further overlapping of the two signal components takes place at each of the nodes 24 and 26, with a first signal component of the two signal components being output (for the node 24). It is a function of the current flowing through transistor T1 and is a function of the current flowing through output transistor T3 (for node 26), and a second signal component of the two signal components represents the common mode potential. . This second signal component is coupled via the resistors R1 and R2 (for the node 24) and through the resistors R3 and R4 (for the node 26) and the replicated transistors. Are connected to circuit connections between the reference current sources of the transistors. The dominant potentials at the nodes 24 and 26 are for the third transconductance stage gm 28 serving as a control amplifier or for the maximum element MAX 30 located in the upstream circuit of this stage. Form a signal.

상기 최대 요소(30)는 2개의 입력을 지니며, 상기 2개의 입력 각각은 상기 회로 노드들(24,26) 중 하나의 회로 노드에 접속된다. 상기 최대 요소(30)는 상기 트랜스콘덕턴스 단(28)의 반전 입력과 접속된 출력을 더 포함하며 이러한 출력에 상기 2개의 입력 전위 중 큰 입력 전위를 전송하는 태스크(task)를 지닌다. 이러한 종류의 최대 요소의 회로 구현이 당업자에게는 일반적인 것이므로 더 이상의 개시를 필요로 하지 않을 것이다.The maximum element 30 has two inputs, each of which is connected to one circuit node of the circuit nodes 24 and 26. The maximum element 30 further includes an output connected to the inverting input of the transconductance stage 28 and has a task of transmitting to this output the larger of the two input potentials. The circuit implementation of this kind of maximum element is common to those skilled in the art and will not require further disclosure.

상기 트랜스콘덕턴스 단(28)은 규정할 수 있는 요구 전위(Vcm)가 인가되는 비-반전 입력을 더 포함한다. 따라서, 상기 트랜스콘덕턴스 단(28)에 공급된 2개의 입력 전위들은 이러한 단의 차동 입력 신호를 형성한다.The transconductance stage 28 further comprises a non-inverting input to which a prescribed potential Vcm is applied. Thus, the two input potentials supplied to the transconductance stage 28 form a differential input signal of this stage.

출력 측 상에서는 상기 트랜스콘덕턴스 단(28)이 상기 제1 공급 전위(Vss)와 접속되는 반전 출력, 및 각각이 상기 트랜스콘덕턴스 단(20)의 출력들 중 하나의 출력과 접속되는 2개의 비-반전 출력을 지닌다. 상기 트랜스콘덕턴스 단(28)은 어느 정도까지는 "복제를 통해 구체화"되는데, 이것이 의미하는 것은 하나 및 동일의 입력 신호를 기반으로 하여, 한편으로는 차동 출력 신호가 상기 반전 출력 및 상기 비-반전 출력들 중 하나의 비-반전 출력 간에 제공되며 다른 한편으로는 동일한 크기의 차동 출력 신호가 상기 반전 출력 및 상기 비-반전 출력들 중 다른 하나의 비-반전 출력 간에 제공된다는 것을 의미한다. 이는 "단순히 구체화된" 트랜스콘덕턴스 단들의 병렬 회로 구성에 대응한다.On the output side there are two ratios in which the transconductance stage 28 is connected to the first supply potential Vss and an inverted output each connected to one of the outputs of the transconductance stage 20. -Has an inverted output. The transconductance stage 28 is “specified through replication” to some extent, which means that it is based on one and the same input signal, while a differential output signal is provided with the inverted output and the non-inverted This means that one of the outputs is provided between the non-inverted outputs, and on the other hand, a differential output signal of the same magnitude is provided between the inverted output and the other of the non-inverted outputs. This corresponds to the parallel circuit configuration of the "simplified materialized" transconductance stages.

이전에 설명된 구성요소들을 통해 상기 대기 전류들과 아울러 상기 공통 모드 전위의 유리한 조합 형태로의 제어가 실현되는데, 도시된 예에서 공급된 요구 전위(Vcm)는 조정되어야 할 공통 모드 전위에 대한 요구 값을 정의한다. 상기 최대 요소(30)의 사용은 이러한 조합 제어에서 중첩 노드들(24,26)에서 제공된 신호들 중에서 고려된 유일한 신호가 (상기 출력 트랜지스터들(T1,T3)을 통해 흐르는 전류 들의) 최소 전류를 나타내는 신호 성분을 포함하는 것이라는 결과를 초래시킨다. 이는 특히 유리한 것으로 입증되어 왔다. 그러나, 이로부터 편향된 상태에서는, 상기 노드들(24,26)에서 제공된 신호들 간의 다른 종류의 가중(weighting) 동작이 수행될 수 있다.The previously described components realize control of the common mode potential in combination with the quiescent currents in the form of an advantageous combination, in which the required potential Vcm supplied in the illustrated example is a requirement for the common mode potential to be adjusted. Define the value. The use of the maximum element 30 is such that the only signal considered among the signals provided at the overlapping nodes 24, 26 in this combination control is the minimum current (of the currents flowing through the output transistors T1, T3). It results in that it contains the signal component it represents. This has proved to be particularly advantageous. However, in the deflected state from this, another kind of weighting operation between the signals provided at the nodes 24 and 26 may be performed.

제어 증폭기로서 상기 트랜스콘덕턴스 단(28)를 포함하는 앞서 설명된 제어 절반부와 대칭으로, 상기 제2 트랜스콘덕턴스 단(22)의 출력들로 피드백하며, 제4 트랜스콘덕턴스 단(gm; 32)을 포함하는 제어 절반부가 제공된다. 이러한 회로 부분의 구성은 본질적으로 도 1에서 앞서 설명된 하측 제어 절반부의 구성에 대응한다.Symmetrically with the previously described control half including the transconductance stage 28 as a control amplifier, feedback to the outputs of the second transconductance stage 22, the fourth transconductance stage gm; A control half is provided that includes 32). The configuration of this circuit portion essentially corresponds to the configuration of the lower control half described above in FIG.

도 1에 도시된 상측 제어 절반부는 상기 출력 트랜지스터들(T2,T4)의 복제된 트랜지스터들(T2',T4')을 포함하며, 상기 복제된 트랜지스터들(T2',T4') 각각이 기준 전류원과 직렬로 구성되며, 상기 복제된 트랜지스터들(T2',T4')의 게이트 단자들 각각이 상기 출력 트랜지스터들(T2,T4)의 게이트 단자들 중 하나의 게이트 단자와 접속된다. 각각의 경우에 하나의 복제된 트랜지스터 및 기준 전류원으로 구성되는 2개의 직렬 회로 각각이 한편으로는 상기 제1 공급 전위(Vss)와 접속되며 다른 한편으로는 상기 제2 공급 전위(Vdd)와 접속된다. 각각의 복제된 트랜지스터(예컨대, T2')는 자신에 관련된 "원래의 트랜지스터"(예컨대, T2)와 동일한 전기 특성들을 지닌다. 상기 증폭기의 비-편향된 상태에서는 상기 기준 전류원들이 상기 출력 트랜지스터들을 통해 흐르는 대기 전류들을 정의한다.The upper control half shown in FIG. 1 includes duplicated transistors T2 'and T4' of the output transistors T2 and T4, each of which is a reference current source. The gate terminals of the cloned transistors T2 'and T4' are connected to the gate terminal of one of the gate terminals of the output transistors T2 and T4. In each case each of the two series circuits consisting of one replicated transistor and a reference current source is connected on the one hand with the first supply potential Vss and on the other hand with the second supply potential Vdd. . Each replicated transistor (eg, T2 ') has the same electrical properties as the "original transistor" (eg, T2) associated with it. In the non-biased state of the amplifier, the reference current sources define quiescent currents flowing through the output transistors.

상기 복제된 트랜지스터들(T2',T4') 및 대응하는 전류원들 간에 걸쳐 있는 회로 각각에서는, 회로 노드가 참조번호(36,38)로 각각 제공되어 있다. 상기 노 드(36)는 저항(R5)을 통해 상기 제1 출력 노드(16)와 접속되며 동일한 크기의 저항(R6)을 통해 상기 출력 노드(18)와 접속된다. 상기 노드(38)는 저항(R7)을 통해 상기 출력 노드(16)와 접속되며 동일한 크기의 저항(R8)을 통해 상기 출력 노드(18)와 접속된다. 도시된 실시예에서 한편으로는 저항들(R5,R6) 및 다른 한편으로는 저항들(R7,R8)은 동일한 크기(저항들(R1 내지 R4)과 동일한 크기)를 지닌다.In each of the circuits spanning between the duplicated transistors T2 ', T4' and the corresponding current sources, circuit nodes are provided with reference numerals 36 and 38, respectively. The node 36 is connected to the first output node 16 via a resistor R5 and to the output node 18 via a resistor R6 of the same magnitude. The node 38 is connected to the output node 16 via a resistor R7 and to the output node 18 via a resistor R8 of the same magnitude. In the illustrated embodiment the resistors R5 and R6 on the one hand and the resistors R7 and R8 on the other hand have the same magnitude (same size as the resistors R1 to R4).

상기 증폭기가 동작할 때 2가지의 신호 성분의 추가 중첩은 상기 노드들(36,38) 각각에서 이루어지며, 상기 2가지의 신호 성분 중 제1 신호 성분은 (상기 노드(36)용) 출력 트랜지스터(T2)를 통해 흐르는 전류의 함수이고 (노드(38)용) 출력 트랜지스터(T4)를 통해 흐르는 전류의 함수이며, 상기 2가지의 신호 성분 중 제2 신호 성분은 상기 공통 모드 전위를 나타낸다. 이러한 제2 신호 성분은 (상기 노드(36)용) 저항들(R5,R6)을 통해 그리고 (상기 노드(38)용) 저항들(R7,R8)을 통해 상기 복제된 트랜지스터들 및 상기 복제된 트랜지스터들의 기준 전류원들 간의 회로 접속부들에 연결된다. 상기 노드들(36,38)에서 우세한 전위들은 제어 증폭기로서 제공하는 제4 트랜스콘덕턴스 단(32) 용으로나 이러한 단의 상향 스트림 회로에 위치해 있는 최소 요소(MIN; 34)용으로 제어 입력 신호를 형성한다.Further superimposition of the two signal components when the amplifier is operating takes place at each of the nodes 36 and 38, the first of which is an output transistor (for the node 36). It is a function of the current flowing through T2 and is a function of the current flowing through the output transistor T4 (for node 38), wherein a second signal component of the two signal components represents the common mode potential. This second signal component is coupled through the resistors R5 and R6 (for the node 36) and through the resistors R7 and R8 (for the node 38) and the replicated transistors. Are connected to circuit connections between the reference current sources of the transistors. The predominant potentials at the nodes 36, 38 are for the fourth transconductance stage 32 serving as a control amplifier or for the minimum element (MIN) 34 located in the upstream circuit of this stage. Form.

상기 최소 요소(34)는 2개의 입력을 지니며, 상기 2개의 입력 각각은 상기 회로 노드들(36,38) 중 하나의 회로 노드에 접속된다. 상기 최소 요소(34)는 상기 트랜스콘덕턴스 단(32)의 반전 입력과 접속된 출력을 더 포함하며 이러한 출력에 상기 2개의 입력 전위 중 작은 입력 전위를 전송하는 태스크(task)를 지닌다. 이러한 종류의 최소 요소의 회로 구현이 당업자에게는 일반적인 것이므로 더 이상의 개 시를 필요로 하지 않을 것이다.The minimum element 34 has two inputs, each of which is connected to one of the circuit nodes 36, 38. The minimum element 34 further includes an output connected to the inverting input of the transconductance stage 32 and has a task of transferring to this output the smaller of the two input potentials. Minimal element circuit implementations of this kind are common to those skilled in the art and will not require further initiation.

상기 트랜스콘덕턴스 단(32)은 규정할 수 있는 원하는 전위(Vcm)가 인가되는 비-반전 입력을 더 포함한다. 따라서, 상기 트랜스콘덕턴스 단(32)에 공급된 2개의 입력 전위들은 이러한 단의 차동 입력 신호를 형성한다.The transconductance stage 32 further comprises a non-inverting input to which a desired potential, Vcm, can be applied. Thus, the two input potentials supplied to the transconductance stage 32 form a differential input signal of this stage.

출력 측 상에서는 상기 트랜스콘덕턴스 단(32)이 상기 제1 공급 전위(Vss)와 접속되는 반전 출력, 및 각각이 상기 트랜스콘덕턴스 단(22)의 출력들 중 하나의 출력과 접속되는 2개의 비-반전 출력을 지닌다. 그러므로, 상기 트랜스콘덕턴스 단(32)은 상기 트랜스콘덕턴스 단(28)에 대하여 위에서 이미 개시된 바와 같이 "복제를 통해 구체화"된다.On the output side there are two ratios in which the transconductance stage 32 is connected to the first supply potential Vss and an inverted output each connected to one of the outputs of the transconductance stage 22. -Has an inverted output. Thus, the transconductance stage 32 is "embodied through replication" as already disclosed above with respect to the transconductance stage 28.

이전에 설명된 구성요소들을 통해 상기 대기 전류들과 아울러 상기 공통 모드 전위의 조합 형태의 제어가 다시 한번 실현되는데, (제어 절반부들 모두에 공통으로) 공급된 원하는 전위(Vcm)는 조정되어야 할 공통 모드 전위에 대한 원하는 값을 정의한다. 상기 최소 요소(34)의 사용은 이러한 조합 제어를 통해 중첩 노드들(36,38)에서 제공된 신호들 중에서 고려된 유일한 신호가 (상기 출력 트랜지스터들(T2,T4)을 통해 흐르는 전류들의) 최소 전류를 나타내는 신호 성분을 포함하는 것이라는 결과를 초래시킨다. 그러나, 이로부터 편향된 상태에서는, 상기 노드들(36,38)에서 제공된 신호들 간의 다른 종류의 가중(weighting) 동작이 수행될 수 있다. 이러한 제어 절반부에서 (최대 요소가 아니라) 최소 요소가 제공되는 이유는 상기 증폭기 회로의 이러한 절반부에서 제공된 출력 트랜지스터들(T2,T4) 및 복제된 트랜지스터들(T2',T4')의 p-형과 상기 복제된 트랜지스터들 및 (상기 제2 공급 전위(Vdd)가 아니라) 상기 제1 공급 전위(Vss) 간의 기준 전류원들의 구성 때문이다.Through the previously described components, control of the combination of the quiescent current and the common mode potential is once again realized, in which the desired potential (Vcm) supplied (common to all the control halves) is to be adjusted. Define the desired value for the mode potential. The use of the minimum element 34 is such that, through this combination control, the minimum current (of currents flowing through the output transistors T2, T4) is the only one considered among the signals provided at the overlapping nodes 36,38. It results in that it contains a signal component indicating. However, in the deflected state from this, another kind of weighting operation between the signals provided at the nodes 36 and 38 may be performed. The reason why the minimum element (not the maximum element) is provided in this control half is that the p− of the output transistors T2, T4 and cloned transistors T2 ', T4' provided in this half of the amplifier circuit. This is due to the configuration of the reference current sources between the type and the replicated transistors and the first supply potential Vss (not the second supply potential Vdd).

위에서 설명된 실시예에서 편향된 상태에서도, 적합한 방식을 통해 입력단 또는 제어단으로 피드백하는 상기 조합 제어가 또한 위에서 설명된 종류의 단지 하나의 제어 증폭기로 구현될 수 있다.Even in the deflected state in the embodiment described above, the combinational control that feeds back to the input or control stage in a suitable manner can also be implemented with only one control amplifier of the kind described above.

앞서 설명된 바와 같은 증폭기 회로를 통해 등급이 질적으로 높고 극히 일반적으로 적용가능한 증폭이 제공될 수 있는데, 상기 증폭기 회로는 비교적 작은 공급 전압들(예컨대, 3V 미만의 Vdd 및 Vss 간의 차)에 특히 적합하다. 큰 대역폭을 상기 제어 경로에 제공함으로써, 증폭 및 제어의 양호도(quality)가 증폭기 입력 신호에 대한 큰 주파수 범위에 걸쳐 유지될 수 있다.An amplifier circuit as described above can provide a qualitatively high and extremely generally applicable amplification, which is particularly suitable for relatively small supply voltages (e.g., the difference between Vdd and Vss less than 3V). Do. By providing a large bandwidth to the control path, the quality of amplification and control can be maintained over a large frequency range for the amplifier input signal.

Claims (6)

증폭기 회로에 있어서,In the amplifier circuit, 제1 공급 전위(Vss) 및 제2 공급 전위(Vdd)를 상기 증폭기 회로에 공급하기 위한 제1 전위 공급 단자(12) 및 제2 전위 공급 단자(14),A first potential supply terminal 12 and a second potential supply terminal 14 for supplying a first supply potential Vss and a second supply potential Vdd to the amplifier circuit, 차동 출력 신호(Voutn,Voutp)를 출력하기 위한 제1 출력 노드(16) 및 제2 출력 노드(18)를 지니는 출력단으로서, 상기 제1 출력 노드(16)가 제1 출력 트랜지스터(T1)를 통해 상기 제1 전위 공급 단자(12)와 접속되고 제2 출력 트랜지스터(T2)를 통해 상기 제2 전위 공급 단자(40)와 접속되며, 상기 제2 출력 노드(18)가 제3 출력 트랜지스터(T3)를 통해 상기 제1 전위 공급 단자(12)와 접속되고 제4 출력 트랜지스터(T4)를 통해 상기 제2 전위 공급 단자(14)와 접속되는 출력단,An output stage having a first output node 16 and a second output node 18 for outputting differential output signals Voutn and Voutp, the first output node 16 via a first output transistor T1. Connected to the first potential supply terminal 12 and connected to the second potential supply terminal 40 through a second output transistor T2, and the second output node 18 is connected to a third output transistor T3. An output terminal connected to the first potential supply terminal 12 through a fourth output transistor T4 and connected to the second potential supply terminal 14, 입력 신호(Vinn,Vinp)가 상기 출력 트랜지스터들(T1-T4)을 제어하도록 인가될 수 있는 제어단으로서, 상기 입력 신호(Vinn,Vinp)가 없을 때에도 상기 출력 트랜지스터들(T1-T4)을 통해 흐르는 대기 전류들을 조정하고, 상기 입력 신호(Vinn,Vinp)의 함수로서 상기 출력 신호(Voutn,Voutp)를 조정하는 제어단, 및A control stage in which an input signal (Vinn, Vinp) can be applied to control the output transistors (T1-T4), even when there is no input signal (Vinn, Vinp) through the output transistors (T1-T4) A control stage for adjusting the quiescent current flowing and adjusting the output signals Voutn and Voutp as a function of the input signals Vinn and Vinp, and 상기 출력 트랜지스터들(T1-T4)의 대기 전류들 및 상기 차동 출력 신호(Voutn,Voutp)의 공통 모드 전위를 조합된 형태로 제어하도록 상기 제어단으로 피드백하는 제어 경로를 포함하는 것을 특징으로 하는 증폭기 회로.And a control path feeding back to the control stage to control the standby currents of the output transistors T1-T4 and the common mode potential of the differential output signals Voutn and Voutp in a combined form. Circuit. 제1항에 있어서, 상기 제어단은 상기 출력 트랜지스터들(T1-T4)의 복제된 트 랜지스터들(T1'-T4')을 포함하며, 상기 복제된 트랜지스터들(T1'-T4') 각각이 기준 전류원과 직렬로 구성되고, 상기 복제된 트랜지스터들(T1'-T4')의 제어 단자들이 각각의 경우에 상기 출력 트랜지스터들(T1-T4)의 제어 단자들 중 하나의 제어 단자와 접속되는 것을 특징으로 하는 증폭기 회로.2. The control terminal of claim 1, wherein the control stage comprises cloned transistors T1'-T4 'of the output transistors T1-T4, and each of the cloned transistors T1'-T4'. Configured in series with this reference current source, the control terminals of the replicated transistors T1'-T4 'are in each case connected with a control terminal of one of the control terminals of the output transistors T1-T4. An amplifier circuit, characterized in that. 제1항 또는 제2항에 있어서, 상기 제어 경로는 제어 입력 신호가 인가되는 입력을 지니는 제어 증폭기(28,30,32,34)를 포함하며, 상기 제어 입력 신호가 2가지의 추가 중첩 신호 성분을 포함하고, 상기 2가지의 추가 중첩 신호 성분 중 제1 신호 성분이 상기 대기 전류들 중 적어도 하나의 대기 전류를 나타내고, 상기 2가지의 추가 중첩 신호 성분 중 제2 신호 성분이 상기 공통 모드 전위를 나타내는 것을 특징으로 하는 증폭기 회로.3. The control path of claim 1 or 2, wherein the control path comprises control amplifiers (28, 30, 32, 34) having an input to which a control input signal is applied, wherein the control input signal has two additional overlapping signal components. Wherein a first signal component of the two additional overlapping signal components represents a standby current of at least one of the standby currents, and a second signal component of the two additional overlapping signal components is configured to supply the common mode potential. An amplifier circuit, characterized in that. 제2항에 있어서, 상기 대기 전류를 나타내는 신호 성분은 상기 복제된 트랜지스터들(T1'-T4') 중 하나의 복제된 트랜지스터 및 상기 하나의 복제된 트랜지스터와 직렬로 구성된 기준 전류원 간의 회로 노드(24,26,36,38)에서 제공되는 것을 특징으로 하는 증폭기 회로.3. A circuit node (24) according to claim 2, wherein the signal component representing the quiescent current is a circuit node (24) between one of the cloned transistors T1'-T4 'and a reference current source configured in series with the one cloned transistor. , An amplifier circuit, which is provided at. 제3항에 있어서, 상기 공통 모드 전위를 나타내는 신호 성분은 동일한 저항값의 2개의 저항 요소들(R1-R8)을 통해 상기 2개의 출력 노드(16,18)와 접속되는 회로 노드(24,26,36,38)에서 제공되는 것을 특징으로 하는 증폭기 회로.4. The circuit node (24, 26) according to claim 3, wherein the signal component representing the common mode potential is connected to the two output nodes (16, 18) through two resistance elements (R1-R8) of the same resistance value. , 36, 38). 제3항에 있어서, 상기 대기 전류들 중 적어도 하나의 대기 전류를 나타내는 신호 성분은 복수 개의 대기 전류로부터 최소 전류로서 선택된 대기 전류들 중 하나의 대기 전류를 나타내는 것을 특징으로 하는 증폭기 회로.4. The amplifier circuit of claim 3, wherein the signal component representing the standby current of at least one of the standby currents represents the standby current of one of the standby currents selected as the minimum current from the plurality of standby currents.
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