KR20070099979A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 평면도.1 is a plan view of a semiconductor device according to an embodiment of the present invention.
도 2(a) 및 도 2(b)는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.2 (a) and 2 (b) are cross-sectional views sequentially illustrating the semiconductor device manufacturing method according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
11 및 21 : 반도체 기판 12 및 22 : N웰11 and 21:
13 및 24 : P웰 23 및 25 : 제 1 및 제 2 감광막13 and 24:
14 및 26 ; 이온 주입 영역14 and 26; Ion implantation zone
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 트리플 구조의 웰을 형성하는 반도체 소자에서 누설 전류의 증가에 따른 소거 전압 강하를 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same capable of preventing an erase voltage drop caused by an increase in leakage current in a semiconductor device forming a triple structure well.
NAND형 플래쉬 메모리 소자는 파울러-노드하임(Fowler-Nordheim; FN) 터널링 현상을 이용하여 플로팅 게이트에 전자를 주입함으로써 데이터 프로그램을 수행하며, 대용량 및 높은 집적도를 제공한다.NAND-type flash memory devices perform data programs by injecting electrons into floating gates using a Fowler-Nordheim (FN) tunneling phenomenon to provide a large capacity and high integration.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭으로 구성되는데, 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하는 다수의 셀 스트링, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 형성된 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 그리고, 셀의 프로그램, 소거 및 독출 동작을 위한 소정의 바이어스를 생성하고 이를 전달하는 다수의 회로 소자가 형성된 주변 회로 영역이 존재한다. 또한, 서로 다른 셀 스트링을 구성하며 동일한 워드라인에 의해 구동되는 셀들이 페이지(page)를 구성하며, 다수의 드레인 선택 트랜지스터의 게이트는 드레인 선택 라인(DSL)에 공통 접속되어 드레인 선택 라인의 전위에 따라 구동되고, 다수의 소오스 선택 트랜지스터의 게이트는 소오스 선택 라인에 공통 접속되어 소오스 선택 라인의 전위에 따라 구동된다. 여기서, NAND형 플래쉬 메모리 셀은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트와 게이트 양측의 반도체 기판상에 형성된 접합부로 구성된다. 또한, 하나의 페이지를 구성하는 다수의 셀은 각각의 플로팅 게이트가 소자 분리막에 의해 서로 격리되고, 워드라인은 셀 영역을 지나 주변 회로 영역까지 형성되는 구조를 갖는다.A NAND type flash memory device is composed of a plurality of cell blocks. A cell block includes a plurality of cell strings, cell strings and drains, and cell strings in which a plurality of cells for storing data are connected in series to form a string. And a drain select transistor and a source select transistor respectively formed between the sources. In addition, there are peripheral circuit regions in which a plurality of circuit elements are formed to generate and transmit predetermined biases for program, erase and read operations of the cell. In addition, cells constituting different cell strings and driven by the same word line form a page, and gates of the plurality of drain select transistors are commonly connected to the drain select line DSL to be connected to the potential of the drain select line. The gates of the plurality of source select transistors are commonly connected to the source select line and driven according to the potential of the source select line. Here, the NAND type flash memory cell includes a gate in which a tunnel oxide film, a floating gate, a dielectric film, and a control gate are stacked in a predetermined region on a semiconductor substrate, and a junction formed on the semiconductor substrate on both sides of the gate. In addition, a plurality of cells constituting one page has a structure in which each floating gate is isolated from each other by an isolation layer, and a word line is formed through a cell region to a peripheral circuit region.
상기와 같이 구성되는 NAND형 플래쉬 메모리 소자는 전기적인 프로그램/소거(Program/Erase)가 가능한 소자로써 얇은 터널 산화막을 통해 강한 전기장에 의해 전자가 이동하면서 문턱 전압을 변화시켜 프로그램 및 소거 기능을 수행한다. 이러한 NAND형 플래쉬 메모리 소자는 블럭 단위로 소거를 실시하는데, 소거를 위해서는 선택된 셀 블럭의 모든 워드라인에 접지 전압(Vss)을 인가하고, 웰에 20V의 고전압을 인가한다.The NAND-type flash memory device configured as described above is an electric program / erase capable device, and performs a program and erase function by changing a threshold voltage while electrons are moved by a strong electric field through a thin tunnel oxide film. . Such a NAND type flash memory device performs erasing on a block basis. For erasing, a ground voltage Vss is applied to all word lines of a selected cell block, and a high voltage of 20V is applied to the well.
상기한 바와 같이 NAND형 플래쉬 메모리 소자는 웰에 20V 정도의 고전압을 인가하여 소거를 실시하기 때문에 셀 영역의 반도체 기판이 트리플 웰(triple well) 구조로 형성되어야 한다. 즉, P형 반도체 기판상에 N웰을 형성하고, N웰상의 소정 영역에 P웰을 형성하여 트리플 웰을 형성한다.As described above, since the NAND type flash memory device performs erasure by applying a high voltage of about 20V to the well, the semiconductor substrate in the cell region should be formed in a triple well structure. In other words, an N well is formed on a P-type semiconductor substrate, and a P well is formed in a predetermined region on the N well to form a triple well.
그런데, 상기한 바와 같이 구성된 NAND형 플래쉬 메모리 소자는 셀 영역의 에지(edge) 부분에서 소자 분리막 상부를 통해 주변 회로 영역까지 워드라인이 지나게 된다. 이렇게 구성된 상태에서 소거를 위해 워드라인에 접지 전압(Vss)을 인가하고, N웰 및 P웰에 20V의 고전압을 인가하면 반도체 기판, N웰, P웰, 소자 분리막 및 워드라인 사이에 기생 PMOS 트랜지스터가 구성된다. 즉, N웰이 바디 역할을 하며, P웰 및 반도체 기판이 각각 소오스 및 드레인 역할을 하고, 소자 분리막이 게이트 산화막, 워드라인이 게이트 역할을 하는 기생 PMOS 트랜지스터가 구성된다. 그런데, N웰의 농도가 공정이 진행됨에 따라 저하되기 때문에 P웰로부터 반도체 기판으로 누설 전류가 증가하게 되고, 이로 인해 소거 전압이 강하되는 현상이 발생 되는데, 특히 셀 영역과 주변 회로 영역의 경계에서 누설 전류가 많이 발생하게 된다. 이러한 누설 전류는 소거 전압을 강하(drop)시키는 원인이 되므로 소거 동작 페일을 유발시키게 된다.However, in the NAND type flash memory device configured as described above, the word line passes from the edge portion of the cell region to the peripheral circuit region through the device isolation layer. In this configuration, applying a ground voltage (Vss) to the word line for erasing and applying a high voltage of 20 V to the N well and P well, the parasitic PMOS transistor between the semiconductor substrate, N well, P well, device isolation layer and word line Is composed. That is, parasitic PMOS transistors are formed in which N wells serve as bodies, P wells and semiconductor substrates serve as sources and drains, and device isolation layers serve as gate oxides and word lines serve as gates. However, since the N well concentration decreases as the process proceeds, the leakage current increases from the P well to the semiconductor substrate, which causes the erase voltage to drop, particularly at the boundary between the cell region and the peripheral circuit region. Many leakage currents are generated. This leakage current causes the erase voltage to drop, causing the erase operation to fail.
본 발명의 목적은 트리플 웰을 형성하는 반도체 소자에서 기생 PMOS 트랜지스터가 형성됨에 따른 누설 전류를 방지하여 소거 전압의 강하를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can prevent a drop in erase voltage by preventing a leakage current due to the formation of parasitic PMOS transistors in a semiconductor device forming a triple well.
본 발명의 다른 목적은 트리플 웰을 형성하는 반도체 소자에서 국부적인 이온 주입에 의해 국부적으로 이온 농도를 증가시킴으로써 누설 전류를 방지하여 소거 전압의 강하를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a semiconductor device capable of preventing leakage current and preventing a drop in erase voltage by locally increasing ion concentration by local ion implantation in a semiconductor device forming a triple well, and a method of manufacturing the same. have.
본 발명의 일 실시 예에 따른 반도체 소자는 반도체 기판상의 소정 영역에 제 1 타입의 불순물에 의해 형성된 제 1 웰; 상기 제 1 웰내의 소정 영역에 상기 제 1 타입의 불순물과 다른 제 2 타입의 불순물에 의해 형성된 제 2 웰; 및 상기 제 1 웰의 에지로부터 소정 간격 이격되고 상기 제 2 웰의 에지로부터 소정 간격 이격되어 상기 제 1 웰내에 상기 제 1 타입의 불순물에 의해 형성된 이온 주입 영역을 포함한다.In an embodiment, a semiconductor device may include: a first well formed by impurities of a first type in a predetermined region on a semiconductor substrate; A second well formed by a second type of impurity different from the first type of impurity in a predetermined region in the first well; And an ion implantation region spaced from the edge of the first well and spaced from the edge of the second well by an impurity of the first type in the first well.
또한, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판상의 소정 영역에 제 1 타입의 불순물을 이온 주입하여 제 1 웰을 형성하는 단계; 상기 제 1 웰내의 소정 영역에 상기 제 1 타입의 불순물과 다른 제 2 타입의 불순물을 이온 주입하여 제 2 웰을 형성하는 단계; 및 상기 제 1 웰의 에지로부터 소정 간격 이격되고 상기 제 2 웰의 에지로부터 소정 간격 이격되도록 상기 제 1 웰내에 상기 제 1 타입의 불순물을 이온 주입하여 이온 주입 영역을 형성하는 단계를 포함한다.In addition, a method of manufacturing a semiconductor device according to an embodiment of the present invention comprises the steps of forming a first well by implanting a first type of impurities into a predetermined region on a semiconductor substrate; Forming a second well by ion implanting impurities of a second type different from the first type of impurities into a predetermined region in the first well; And ion implanting the first type of impurities into the first well so as to be spaced apart from an edge of the first well and spaced apart from an edge of the second well to form an ion implantation region.
상기 제 2 웰은 상기 제 1 웰의 에지로부터 4 내지 5㎛ 이격되어 형성되고, 상기 이온 주입 영역은 상기 제 1 웰의 에지 및 상기 제 2 웰의 에지로부터 각각 0.5 내지 1㎛ 이격되어 형성된다.The second well is formed 4 to 5 μm from an edge of the first well, and the ion implantation region is formed 0.5 to 1 μm from an edge of the first well and an edge of the second well, respectively.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 평면도를 도시한 것으로, NAND형 플래쉬 메모리 소자의 셀 영역과 주변 회로 영역의 경계 지역에서 셀 영역만을 도시한 반도체 소자의 평면도이다.1 is a plan view of a semiconductor device according to an embodiment of the present invention, and is a plan view of a semiconductor device showing only a cell area at a boundary area between a cell area and a peripheral circuit area of a NAND type flash memory device.
도 2를 참조하면, 반도체 기판(11)의 소정 영역, 예컨데 셀 영역의 반도체 기판(11) 상에 N형 불순물에 의해 제 1 웰(12)이 형성된다. 그리고, 제 1 웰(12)내의 소정 영역에 제 1 웰(12)의 에지 부분과 소정 간격 이격되도록 P형 불순물에 의해 제 2 웰(13)이 형성된다. 여기서, 제 2 웰(13)은 제 1 웰(12)의 에지로부터 바 람직하게는 4∼5㎛ 이격되어 형성된다. 그리고, 제 2 웰(13)이 형성되지 않은 제 1 웰(12) 내의 소정 영역에 N형 불순물에 의해 이온 주입 영역(14)이 형성된다. 이온 주입 영역(14)은 제 1 웰(12)의 에지로부터 그리고 제 2 웰(13)과의 경계로부터 바람직하게는 약 0.5∼1㎛ 이격되어 형성된다.Referring to FIG. 2, a
도 2(a) 및 도 2(b)는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도로서, 도 1의 A-A 라인을 따라 절취한 상태의 단면도이다.2 (a) and 2 (b) are cross-sectional views of a device for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention, which is taken along a line A-A of FIG. 1.
도 2(a)를 참조하면, 반도체 기판(21) 상의 소정 영역, 바람직하게는 셀 영역의 반도체 기판(21) 상에 N형 불순물, 예컨데 인(P) 이온을 소정의 에너지 및 도우즈로 이온 주입하여 제 1 웰(22)을 형성한다. 여기서, 제 1 웰(22)을 형성하기 위한 이온 주입 공정은 바람직하게는 셀 영역만을 노출시키도록 패터닝된 감광막을 마스크로 이용하여 실시한다. 제 1 웰(22)이 형성된 반도체 기판(21) 상부에 제 1 감광막(23)을 형성한 후 제 1 웰(22)의 에지로부터 예컨데 4∼5㎛ 정도로 제 1 웰(22)의 일부가 차단되고 제 1 웰(22)의 나머지 부분이 노출되도록 노광 및 현상 공정을 실시하여 제 1 감광막(23)을 패터닝한다. 패터닝된 제 1 감광막(23)을 마스크로 P형 불순물, 예컨데 불소(B) 이온을 주입하여 제 2 웰(24)을 형성한다. 이에 따라 제 2 웰(24)은 제 1 웰(22)의 에지로부터 4∼5㎛ 정도 이격되어 제 1 웰(22)내에 형성된다.Referring to FIG. 2A, N-type impurities, for example, phosphorous (P) ions, may be ionized to a predetermined energy and dose on a
도 2(b)를 참조하면, 제 1 감광막(23)을 제거한 후 제 1 및 제 2 웰(22 및 24)이 형성된 반도체 기판(21) 상부에 제 2 감광막(25)을 형성한다. 소정의 마스크를 이용한 노광 및 현상 공정으로 이후 공정에서 소자 분리막이 형성되는 영역의 제 1 웰(22)이 노출되도록 제 2 감광막(25)을 패터닝하는데, 예를들면 제 2 감광막(25)은 제 1 웰(22)의 에지로부터 그리고 제 2 웰(24)의 경계로부터 바람직하게는 약 0.5∼1㎛ 이격되어 제 1 웰(22)을 노출시키도록 패터닝된다. 패터닝된 제 2 감광막(25)을 마스크로 소정의 에너지 및 도우즈로 주입하여 이온 주입 영역(26)을 형성한다. 이때, 이온 주입 영역(26)을 형성하기 위한 이온 주입 공정은 제 1 웰(22)을 형성하기 위한 불순물과 동일 타입의 불순물, 즉 P형 불순물을 제 1 웰(22)을 형성하기 위한 이온 주입 공정과 바람직하게는 동일한 에너지 및 도우즈로 실시한다. 이렇게 하면 이후 공정중 발생되는 제 1 웰(22)의 불순물 농도 저하를 방지할 수 있다.Referring to FIG. 2B, after removing the first
상술한 바와 같이 본 발명에 의하면 이후 공정에서 소자 분리막이 형성되는 N웰 영역의 일부 영역에 추가적인 이온 주입에 의해 농도를 증가시킴으로써 칩 소거시 기생 PMOS 트랜지스터가 생성되어 N웰의 농도 저하에 따라 P웰로부터 반도체 기판으로의 누설을 방지하여 소거 전압이 강하되는 현상을 방지할 수 있고, 이에 따라 소거 페일을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.As described above, according to the present invention, a parasitic PMOS transistor is generated during chip erasing by increasing the concentration by additional ion implantation in a portion of the N well region where the device isolation layer is formed in a subsequent process, thereby reducing the P well according to the decrease of the N well concentration. It is possible to prevent the phenomenon that the erase voltage falls by preventing leakage to the semiconductor substrate from the semiconductor substrate, thereby preventing the erase fail, thereby improving the reliability of the device.
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