KR20070078141A - 액정 패널의 게이트 라인 스캔 회로 - Google Patents

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엘지.필립스 엘시디 주식회사
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Abstract

액정 패널에 표시되는 화상에서의 플리커 잡음 및 가로 줄간의 휘도 차이를 방지하기에 적합한 액정 패널의 게이트 라인 스캔 회로가 개시된다.
액정 패널의 게이트 라인 스캔 회로에 따르면, 액정 패널 상의 게이트 라인들을 일정한 수량씩 나누어 구동하는 다수의 게이트 구동 칩들은 게이트 라인의 스캔에 필요한 전압들을 액정 패널의 패드들을 통해 전압 발생부로부터 공급받는다. 적어도 2 이상의 배선은 패드들로부터의 떨어진 거리에 따라 게이트 구동 칩들이 적어도 2 이상의 그룹으로 구분되게 하여 그 각 그룹별로 게이트 구동 칩들을 패드들과 연결한다. 이들 적어도 2 이상의 배선이 서로 형상에서 차이를 가지게끔 형성된다.
형상에서의 차이를 보이는 적어도 2 이상의 배선에 의하여 게이트 구동 칩들에 공급되는 전압들 각각을 일정하게 하여, 스캔 신호의 스윙 폭이 일정하게 유지되게 한다. 이 결과, 액정 패널 상에 표시되는 화상에서 플리커 잡음 및 라인 간의 휘도 차이가 나타나지 않게 되고 양질의 화상이 액정 패널 상에 표시되게 된다.
게이트 구동 칩. 게이트 하이 전압, 게이트 로우 전압, 라인, 폭, 병렬.

Description

액정 패널의 게이트 라인 스캔 회로{Circuit of Scanning Gatelines on Liquid Crystal Panel}
본 발명의 상세한 설명에서 사용되는 도면에 대한 보다 충분한 이해를 돕기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1 은 액정 패널 표시 장치를 개략적으로 설명하는 회로도이다.
도 2 는 본 발명의 실시 예에 따른 액정 패널의 게이트 라인 스캔 회로를 포함하는 액정 표시 장치를 설명하는 회로도이다.
도 3 는 본 발명의 다른 실시 예에 따른 액정 패널의 게이트 라인 스캔 회로를 포함하는 액정 표시 장치를 설명하는 회로도이다.
《도면의 주요부분에 대한 부호의 설명》
10 : 액정 패널 20 : 타이밍 제어부
30 : 전압 발생부 DDC : 데이터 구동 칩
GDC : 게이트 구동 칩 VDL : 구동 전압 라인
VGHL : 게이트 하이 전압 라인 VGLL : 게이트 로우 전압 라인
본 발명은 평판 표시 장치에 포함된 액정 패널을 구동하는 회로에 관한 것으로, 특히 액정 패널 상의 게이트 라인들을 스캔하는 회로에 관한 것이다.
평판 표시 패널은 기존의 음극선관(Cathod Ray Tube)에 비하여 두께 및 중량을 줄일 수 있다는 점에서 각광받고 있다. 이러한 평판 표시 패널로는 플라즈마 패널(Plasma Panel), 유기 전계 발광 표시 패널(Organic Electro-Luminescence Panel) 및 액정 패널(Liquid Crystal Panel) 등이 있다. 이들 평판 패널들 각각은 매트릭스의 형태로 배열된 화소들이 라인 단위로 화소 신호를 공급받게끔 구동된다. 다시 말하여, 1라인 분씩의 화소 신호가 라인 수만큼 평판 패널에 반복-공급됨에 의하여 평판 패널 상에 하나의 화상이 표시되게 된다. 이를 위하여, 평판 패널은 각 화소가 신호의 절환을 위한 박막 트랜지스터(Thin Film Transistor)를 포함하게 제작된다.
이러한 평판 패널은 수요자들의 요구에 부응하여 대면화 및 고해상도 되고 있다. 평판 패널의 대면화는 화소들을 배열 라인의 수를 증가하게 함은 물론 라인 분씩의 화소 신호의 통로를 제어하는 스캔 드라이버 칩의 수가 증가하게 한다. 이와 더불어, 스캔 드라이버 칩에 필요한 신호들을 공급하는 배선의 길이도 길어지게 된다. 이로 인하여, 스캔 드라이버 칩들 각각에 인가되는 신호의 크기에 편차가 생기게 되어 패널 상에 표시되는 화상에는 플리커 잡음(Flicker Noise) 및 가로 줄 간 휘도 차이가 나타나게 된다. 특히, 스캔 드라이버 칩들을 위한 배선이 패널 상에 형성되는 액정 패널(일명; "LOG(Line On Glass)의 액정 패널")의 경우에는 플리커 잡음 및 가로 줄간의 휘도 차이가 심하게 된다.
따라서, 본 발명의 목적은 플리커 잡음 및 가로 줄간의 휘도 차이를 방지하기에 적합한 액정 패널의 게이트 라인 스캔 회로를 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 일면의 실시 예에 따른 액정 패널의 게이트 라인 스캔 회로는, 액정 패널 상의 게이트 라인들을 일정한 수량씩 나누어 구동하는 다수의 게이트 구동 칩들; 게이트 라인의 스캔에 필요한 전압들을 액정 패널의 패드 상에 공급하는 전압 발생부; 패드들로부터의 떨어진 거리에 따라 게이트 구동 칩들이 적어도 2 이상의 그룹으로 구분되게 하여 그 각 그룹별로 게이트 구동 칩들을 패드들과 연결하는 적어도 2 이상의 배선을 구비한다. 상기의 적어도 2 이상의 배선이 서로 형상에서 차이를 가지게끔 형성된다.
상기의 패드들로부터 멀리 떨어진 상기 게이트 구동 칩의 그룹에 연결되는 배선이 상기 패드들로부터 가깝게 배치된 상기 게이트 구동 칩의 그룹에 연결된 배선에 비하여 넓은 폭을 가질 수 있다.
상기 게이트 구동 칩의 그룹이 상기 패드들로부터 멀어짐에 따라, 상기 적어 도 2 이상의 배선은 라인의 수가 증가하는 라인 병렬 회로를 구비할 수도 있다.
상기 게이트 라인의 스캔을 위한 전압들이 전위가 높은 게이트 하이 전압과 전위가 낮은 게이트 로우 전압이고, 상기 적어도 2 이상의 배선이 상기 게이트 하이 전압을 위한 적어도 2 이상의 제1 서브 배선과 상기 게이트 로우 전압을 위한 적어도 2 이상의 제2 서브 배선을 구비한다.
이상과 같은 구성에 의하여, 본 발명에 따른 액정 패널의 게이트 라인 스캔 구동 회로는 게이트 구동 칩들에 공급되는 게이트 로우 전압 및 게이트 하이 전압이 일정하게 하여, 스캔 신호의 스윙 폭이 일정하게 유지되게 함은 물론 나아가 박막 트랜지스터를 경유하는 화소 전압 신호가 전 화소에서 균일하게 유지될 수 있게 한다. 이 결과, 액정 패널 상에 표시되는 화상에서 플리커 잡음 및 라인 간의 휘도 차이가 나타나지 않게 되고 양질의 화상이 액정 패널 상에 표시되게 된다.
상기한 바와 같은 본 발명의 목적들 외에, 본 발명의 다른 목적들, 다른 이점들 및 다른 특징들은 첨부한 도면을 참조한 바람직한 실시 예의 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부한 도면과 결부되어 본 발명에 바람직한 실시 예들이 상세히 설명될 것이다.
본 발명의 바람직한 실시 예를 설명에 앞서서 액정 표시 장치가 도 1의 도면과 결부되어 개략적으로 설명될 것이다.
도 1을 참조하면, 액정 표시 장치는 매트릭스의 형태로 배열된 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm)을 포함하는 액정 패널(10)을 포함한 다. 게이트 라인들(GL1 내지 GLn) 및 데이터 라인들(DL1 내지 DLm)에 의하여 구분된 화소 영역들 각각에는 화소(PXC)가 위치한다. 각 화소(PXC)는 대응하는 데이터 라인(DL)으로부터 액정 셀(CLC) 쪽으로 전송될 화소 전압 신호를 절환하는 박막 트랜지스터(MN)를 구비한다. 박막 트랜지스터(MN)는 대응하는 게이트 라인(GL)에 접속된 게이트 전극, 대응하는 데이터 라인(DL)에 접속된 드레인 전극, 및 액정 셀(CLC)에 접속된 소스 전극을 가진다. 이러한 박막 트랜지스터(MN)는 대응하는 게이트 라인(GL) 상에 고전위에 해당하는 게이트 하이 전압(Vgh)의 스캔 신호가 인가되는 동안 턴-온(Turn-on) 되어 대응하는 데이터 라인(DL) 상의 화소 전압 신호가 액정 셀(CLC)에 충전되게 한다.
액정 패널(10)에는, 데이터 라인들(DL1 내지 DLm)을 분할 구동하기 위한 적어도 2 이상의 데이터 구동 칩들(DDC1,DDC2)과 그리고 게이트 라인들(GL1 내지 GLn)을 분할 구동하기 위한 4 이상의 게이트 구동 칩들(GDC1 내지 GDC4)이 실장 된다. 데이터 구동 칩들(DDC1,DDC2)은 게이트 라인(GL)이 인에이블 될 때마다 1 라인 분의 화소 전압 신호를 발생하고 1 라인 분의 화소 전압 신호가 대응하는 각 데이터 라인(DL1 내지 DLm)에 공급되게 한다. 이를 위하여, 데이터 구동 칩들(DDC1,DDC2)은 모두 타이밍 제어부(20)로부터 화소 데이터 스트림 및 타이밍 신호에 공통적으로 응답한다. 게이트 구동 칩들(GDC1 내지 GDC4)은 게이트 라인들(GL1 내지 GLn)이 순차적으로 인에이블 되게 하는 n개의 스캔 신호를 발생한다. 스캔 신호들은 게이트 라인(GL)의 순서에 따라 순차적으로 쉬프트 됨과 아울러 일정한 폭을 가지는 게이트 하이 전압(Vgh)의 인에이블 펄스를 가지게 된다. 또한, 스캔 신호들 각각은 디스에이블 구간에서는 저 전위의 게이트 로우 전압(Vgl)을 유지한다. 이러한 스캔 신호들은 대응하는 각 게이트 라인(GL1 내지 GLn)에 각각 공급된다. 이를 위하여, 게이트 구동 칩들(GDC1 내지 GDC4) 각각은 타이밍 제어부(20)로부터의 게이트 타이밍 신호(GTS)에 응답하여 게이트 로우 전압(Vgl) 및 게이트 하이 전압(Vgh)을 절환한다.
또한, 액정 패널 표시 장치는 구동 전압 라인(VDL)을 통해 데이터 구동 칩들(DDC1,DDC2) 및 게이트 구동 칩들(GDC1 내지 GDC4) 모두에 전기적으로 접속된 전압 발생부(30)를 구비한다. 구동 전압 라인(VDL) 상의 구동 전압(VDD)은 데이터 구동 칩들(DDC1,DDC2) 및 게이트 구동 칩들(GDC1 내지 GDC4)을 구동시키는데 사용된다. 아울러, 전압 발생부(30)는 게이트 라인(GL)의 구동을 위하여 필요한 고 전위의 게이트 하이 전압(Vgh) 및 저 전위의 게이트 로우 전압(Vgl)을 게이트 구동 칩들(GDC1 내지 GDC4) 모두에 공급한다. 게이트 로우 전압(Vgl)은 게이트 로우 전압 라인(VGLL)을 경유하여 게이트 구동 칩들(GDC1 내지 GDC4) 모두에 공급되고, 게이트 하이 전압(Vgh)은 게이트 하이 전압 라인(VGHL)을 통해 게이트 구동 칩들(GDC1 내지 GDC4) 모두에 공급되게 된다. 이들 게이트 하이 전압(Vgh) 및 게이트 로우 전압(Vgl)은 게이트 라인(GL)에 접속된 1 라인 분의 박막 트랜지스터(MN)를 절환시키기에 충분한 전압 차가 나타나게 설정된다.
이와 같은 액정 패널 표시 장치에 주요 구성요소인 액정 패널(10)은 수요자의 요구에 편승하기 위하여 대면화 됨은 물론 고해상도를 가지게끔 제작되고 있다. 액정 패널(10)의 대면화 및 고해상도화는 액정 패널(10) 상의 화소들을 배열 라인 의 수를 증가하게 함은 물론 라인 분씩의 화소 신호의 통로를 제어하는 게이트 구동 칩(GDS)의 수가 증가하게 한다. 이와 더불어, 게이트 구동 칩들(GDC)에 게이트 하이 전압(Vgh) 및 게이트 로우 전압(Vgl)을 공급하는 전압 라인들(VGHL,VGLL)도 길어지게 된다. 이로 인하여, 게이트 구동 칩들 각각에 인가되는 신호의 크기에 편차가 생기게 된다. 이는 상기의 전압 라인들에서의 저항이 커지는 것에 기인한다.
다시 말하여, 전압 발생부(30)와 가깝게 배치된 게이트 구동 칩(GDC1)에는 전압 발생부(30)로부터 멀리 떨어진 게이트 구동 칩(GDC4)에 공급되는 것보다 높은 게이트 하이 전압(Vgh)이 인가된다. 아울러, 전압 발생부(30)와 가깝게 배치된 게이트 구동 칩(GDC1)에 공급되는 게이트 로우 전압(Vgl)은 전압 발생부(30)로부터 멀리 떨어진 게이트 구동 칩(GDC4)에 공급되는 것보다 낮아지게 된다. 이로 인하여, 전압 발생부(30)와 가깝게 배치된 게이트 구동 칩(GDC1)에 공급되는 게이트 하이 전압(Vgh)과 게이트 로우 전압(Vgl)과의 차이가 전압 발생부(30)로부터 멀리 떨어진 게이트 구동 칩(GDC4)에 공급되는 게이트 하이 전압(Vgh)과 게이트 로우 전압(Vgl)과의 차이보다 크게 된다. 이 결과, 액정 패널(10) 상에 표시되는 화상에는 플리커 잡음(Flicker Noise) 및 가로 줄간 휘도 차이가 나타나게 된다.
이와 같은 액정 패널이 대화면 및 고해상도화됨에 따라 발생되는 문제점을 해결하기 적합한 본 발명의 실시 예들에 따른 액정 패널의 게이트 라인 스캔 회로들이 도 2 및 도 3중 어느 하나와 결부되어 설명될 것이다. 또한, 본 발명의 실시 예의 액정 패널의 게이트 라인 스캔 회로를 포함하는 도 2 및 도 3 에서의 패드들 과 게이트 구동 칩들을 연결하는 연결 구조가 "라인"의 명칭으로 특정되어 설명되더라도, 그 "라인" 본 발명의 목적 달성을 위한 기술적 구성에서의 "배선"에 대응된다는 것을 본 발명이 속하는 기술 분야에 대한 통상의 지식을 가진 자라면 누구나 알 수 있을 것이다.
도 2는 본 발명의 실시 예에 따른 액정 패널의 게이트 라인 스캔 회로가 포함된 액정 패널 표시 장치를 설명하는 도면이다. 도 2의 액정 표시 장치는 전압 발생부(30)로부터 게이트 구동 칩들(GDC)에 게이트 하이 전압(Vgh) 및 게이트 로우 전압(Vgl)을 전달하는 게이트 하이 전압 라인(VGHL) 및 게이트 로우 전압 라인(VGLL) 대신에 이원화된 게이트 하이 전압 라인들(VGHL1,VGHL2) 및 게이트 로두 전압 라인들(VGLL1,VGLL2)를 포함하는 것을 제외하고는 도 1의 액정 표시 장치와 동일하게 구성되어 있다. 따라서, 도 1에서의 것과 동일한 기능, 역할 및 명칭을 가지는 도 2의 구성요소들은 도 1에서의 것과 동일한 참조 부호로 인용될 것이다. 또한, 설명의 불필요한 중복을 피하기 위하여, 도 1에서의 것과 동일한 기능, 역할 및 명칭을 가지는 도 2의 구성요소들에 대한 상세한 설명이 생략될 것이다.
도 2를 참조하면, 액정 패널(10)의 게이트 하이 전압 패드(VGHP) 및 게이트 로우 전압 패드(VGLP)에는 전압 발생부(30)로부터의 게이트 하이 전압(Vgh) 및 게이트 로우 전압(Vgl)이 각각 공급된다. 게이트 로우 전압 패드(VGLP)에서는 제1 및 제2 게이트 로우 전압 라인들(VGLL1,VGLL2)이 분기되고, 게이트 하이 전압 패드(VGHP)에서는 제1 및 제2 게이트 하이 전압 라인들(VGHL1,VGHL2)이 분기된다.
제1 게이트 로우 전압 라인(VGLL1)은 게이트 로우 전압 패드(VGLP)로부터 그 와 가까운 거리에 위치한 게이트 구동 칩들(GDC1,GDC2)과 접속되게 신장되는 반면, 제2 게이트 로우 전압 라인(VGLL2)은 게이트 로우 전압 패드(VGLP)로부터 그와는 먼 거리에 위치한 게이트 구동 칩들(GDC3,GDC4)과 접속되게끔 신장되어 있다. 이들 제1 및 제2 게이트 로우 전압 라인들(VGLL1,VGLL2)은 게이트 로우 전압 패드(VGLP)상의 게이트 로우 전압(Vgl)이 게이트 구동 칩들(GDC1 내지 GDC4)에 전압 레벨의 편차 없이 공급되게 한다. 이를 위하여, 제2 게이트 로우 전압 라인(VGLL2)은 제1 게이트 로우 전압 라인(VGLL1)에 비하여 낮은 저항값을 가지게끔 제1 게이트 로우 전압 라인(VGLL1)에 비하여 넓은 폭으로 형성된다. 이에 따라, 게이트 로우 전압 패드(VGLP)로부터 먼 거리에 떨어진 게이트 구동 칩들(GDC3,GDC4)과 접속된 제2 게이트 로우 전압 라인(VGLL2)에서의 전압 감쇠 폭과 게이트 로우 전압 패드(VGLP)로부터 가까운 거리에 위치한 게이트 구동 칩들(GDC1,GDC2)과 연결된 제1 게이트 로우 전압 라인(VGLL1)에서의 전압 감쇠 폭이 같아지게 된다. 따라서, 게이트 구동 칩들(GDC1 내지 GDC4) 모두는 전압의 편차가 없는 거의 동일한 전압 레벨의 게이트 로우 전압(Vgl)을 공급받게 된다.
제1 게이트 하이 전압 라인(VGHL1)은 게이트 하이 전압 패드(VGHP)로부터 그와 가까운 거리에 위치한 게이트 구동 칩들(GDC1,GDC2)과 접속되게 신장되는 반면, 제2 게이트 하이 전압 라인(VGHL2)은 게이트 하이 전압 패드(VGHP)로부터 그와는 먼 거리에 위치한 게이트 구동 칩들(GDC3,GDC4)과 접속되게끔 신장되어 있다. 이들 제1 및 제2 게이트 하이 전압 라인들(VGHL1,VGHL2)은 게이트 하이 전압 패드(VGHP)상의 게이트 하이 전압(Vgh)이 게이트 구동 칩들(GDC1 내지 GDC4)에 전압 레 벨의 편차 없이 공급되게 한다. 이를 위하여, 제2 게이트 하이 전압 라인(VGHL2)은 제1 게이트 하이 전압 라인(VGHL1)에 비하여 낮은 저항값을 가지게끔 제1 게이트 하이 전압 라인(VGHL1)에 비하여 넓은 폭으로 형성된다. 이에 따라, 게이트 하이 전압 패드(VGHP)로부터 먼 거리에 떨어진 게이트 구동 칩들(GDC3,GDC4)과 접속된 제2 게이트 하이 전압 라인(VGHL2)에서의 전압 감쇠 폭과 게이트 하이 전압 패드(VGHP)로부터 가까운 거리에 위치한 게이트 구동 칩들(GDC1,GDC2)과 연결된 제1 게이트 하이 전압 라인(VGHL1)에서의 전압 감쇠 폭이 같아지게 된다. 따라서, 게이트 구동 칩들(GDC1 내지 GDC4) 모두는 전압의 편차가 없는 거의 동일한 전압 레벨의 게이트 하이 전압(Vgh)을 공급받게 된다.
이와 같이, 이원화된 제1 및 제2 게이트 로우 전압 라인들(VGLL1,VGLL2)에 의하여 게이트 로우 전압(Vgl)이 게이트 구동 칩들(GDC1 내지 GDC4) 모두에 편차 없이 동일한 전압으로 공급됨과 아울러 이원화된 제1 및 제 게이트 하이 전압 라인들(VGHL1,VGHL2)에 의하여 게이트 하이 전압(Vgh)이 게이트 구동 칩들(GDC1 내지 GDC4)에 편차 없이 공급되기 때문에 각 게이트 구동 칩(GDC1 내지 GDC4)에 공급된 게이트 하이 전압(Vgh)과 게이트 로우 전압(Vgl)과의 전압 차이가 동일하게 된다. 이에 따라, 게이트 구동 칩들(GDC1 내지 GDC4)에 의한 게이트 로우 전압(Vgl) 및 게이트 하이 전압(Vgh)이 절환됨에 의하여 발생되는 스캔 신호의 스윙 폭이 일정하게 되어 박막 트랜지스터(MN)를 경유하는 화소 전압 신호가 전 화소에서 일정하게 된다. 이 결과, 액정 패널(10) 상에 표시되는 화상에서 플리커 잡음 및 라인 간의 휘도 차이가 나타나지 않게 되고 양질의 화상이 액정 패널(10) 상에 표시되게 된 다.
도 3는 본 발명의 다른 실시 예에 따른 액정 패널의 게이트 라인 스캔 회로가 포함된 액정 패널 표시 장치를 설명하는 도면이다. 도 3의 액정 표시 장치는 제2 게이트 로우 전압 라인(VGLL2)이 서브 로우 라인들(VGLL21,VGLL22)로 구성됨과 아울러 제2 게이트 하이 전압 라인(VGHL2)이 서브 하이 라인들(VGHL21,VGHL22)로 구성된 것을 제외하고는 도 2의 액정 표시 장치와 동일한 구성을 가진다. 따라서, 도 2에서의 것과 동일한 기능, 역할 및 명칭을 가지는 도 3의 구성요소들은 도 2에서의 것과 동일한 참조 부호로 인용될 것이다. 또한, 설명의 불필요한 중복을 피하기 위하여, 도 2에서의 것과 동일한 기능, 역할 및 명칭을 가지는 도 3의 구성요소들에 대한 상세한 설명이 생략될 것이다.
도 3에 있어서, 제1 게이트 로우 전압 라인(VGLL1)은 게이트 로우 전압 패드(VGLP)로부터 그와 가까운 거리에 위치한 게이트 구동 칩들(GDC1,GDC2)과 접속되게 신장되는 반면, 제2 게이트 로우 전압 라인(VGLL2)은 게이트 로우 전압 패드(VGLP)로부터 그와는 먼 거리에 위치한 게이트 구동 칩들(GDC3,GDC4)과 접속되게끔 신장되어 있다. 이들 제1 및 제2 게이트 로우 전압 라인들(VGLL1,VGLL2)은 게이트 로우 전압 패드(VGLP)상의 게이트 로우 전압(Vgl)이 게이트 구동 칩들(GDC1 내지 GDC4)에 전압 레벨의 편차 없이 공급되게 한다. 이를 위하여, 제2 게이트 로우 전압 라인(VGLL2)은 제1 게이트 로우 전압 라인(VGLL1)에 비하여 낮은 저항값을 가지게끔 병렬 회로를 이루는 제1 및 제2 서브 로우 전압 라인들(VGLL21,VGLL22)로 형성된다. 이들 제1 및 제2 서브 로우 전압 라인들(VGLL21,VGLL22)은 게이트 로우 전압 패드(VGLP)로부터 멀리 떨어진 게이트 구동 칩들(GDC3,GDC4)에 공통적으로 접속되어, 게이트 로우 전압 패드(VGLP)로부터 먼 거리에 떨어진 게이트 구동 칩들(GDC3,GDC4)과 접속된 제2 게이트 로우 전압 라인(VGLL2)에서의 전압 감쇠 폭과 게이트 로우 전압 패드(VGLP)로부터 가까운 거리에 위치한 게이트 구동 칩들(GDC1,GDC2)과 연결된 제1 게이트 로우 전압 라인(VGLL1)에서의 전압 감쇠 폭이 같아지게 된다. 따라서, 게이트 구동 칩들(GDC1 내지 GDC4) 모두는 전압의 편차가 없는 거의 동일한 전압 레벨의 게이트 로우 전압(Vgl)을 공급받게 된다.
비슷하게, 제1 게이트 하이 전압 라인(VGHL1)은 게이트 하이 전압 패드(VGHP)로부터 그와 가까운 거리에 위치한 게이트 구동 칩들(GDC1,GDC2)과 접속되게 신장되는 반면, 제2 게이트 하이 전압 라인(VGHL2)은 게이트 하이 전압 패드(VGHP)로부터 그와는 먼 거리에 위치한 게이트 구동 칩들(GDC3,GDC4)과 접속되게끔 신장되어 있다. 이들 제1 및 제2 게이트 하이 전압 라인들(VGHL1,VGHL2)은 게이트 하이 전압 패드(VGHP)상의 게이트 하이 전압(Vgh)이 게이트 구동 칩들(GDC1 내지 GDC4)에 전압 레벨의 편차 없이 공급되게 한다. 이를 위하여, 제2 게이트 하이 전압 라인(VGHL2)은 제1 게이트 하이 전압 라인(VGHL1)에 비하여 낮은 저항값을 가지게끔 병렬 회로를 이루는 제1 및 제2 서브 하이 전압 라인들(VGHL21,VGHL22)로 형성된다. 이들 제1 및 제2 서브 하이 전압 라인들(VGHL21,VGHL22)은 게이트 하이 전압 패드(VGHP)로부터 멀리 떨어진 게이트 구동 칩들(GDC3,GDC4)에 공통적으로 접속되어, 게이트 하이 전압 패드(VGHP)로부터 먼 거리에 떨어진 게이트 구동 칩들(GDC3,GDC4)과 접속된 제2 게이트 하이 전압 라인(VGHL2)에서의 전압 감쇠 폭과 게 이트 하이 전압 패드(VGHP)로부터 가까운 거리에 위치한 게이트 구동 칩들(GDC1,GDC2)과 연결된 제1 게이트 하이 전압 라인(VGHL1)에서의 전압 감쇠 폭이 같아지게 된다. 따라서, 게이트 구동 칩들(GDC1 내지 GDC4) 모두는 전압의 편차가 없는 거의 동일한 전압 레벨의 게이트 하이 전압(Vgh)을 공급받게 된다.
이와 같이, 이원화된 제1 및 제2 게이트 로우 전압 라인들(VGLL1,VGLL2)에 의하여 게이트 로우 전압(Vgl)이 게이트 구동 칩들(GDC1 내지 GDC4) 모두에 편차 없이 동일한 전압으로 공급됨과 아울러 이원화된 제1 및 제 게이트 하이 전압 라인들(VGHL1,VGHL2)에 의하여 게이트 하이 전압(Vgh)이 게이트 구동 칩들(GDC1 내지 GDC4)에 편차 없이 공급되기 때문에 각 게이트 구동 칩(GDC1 내지 GDC4)에 공급된 게이트 하이 전압(Vgh)과 게이트 로우 전압(Vgl)과의 전압 차이가 동일하게 된다. 이에 따라, 게이트 구동 칩들(GDC1 내지 GDC4)에 의한 게이트 로우 전압(Vgl) 및 게이트 하이 전압(Vgh)이 절환됨에 의하여 발생되는 스캔 신호의 스윙 폭이 일정하게 되어 박막 트랜지스터(MN)를 경유하는 화소 전압 신호가 전 화소에서 일정하게 된다. 이 결과, 액정 패널(10) 상에 표시되는 화상에서 플리커 잡음 및 라인 간의 휘도 차이가 나타나지 않게 되고 양질의 화상이 액정 패널(10) 상에 표시되게 된다.
상술한 바와 같이, 본 발명에 따른 액정 패널의 게이트 라인 스캔 회로는 게이트 라인들을 구동하는 게이트 구동 칩들을 적어도 2 이상으로 그룹핑하고 그 그 룹별로 별도의 게이트 하이 전압 및 게이트 로우 전압을 위한 배선을 마련함과 아울러 그룹별 게이트 하이 전압 라인들 상호간 및 게이트 로우 전압 라인들 상호간에 폭의 차이 또는 병렬 회로를 이루는 서브 라인들의 수가 달라지게 한다. 이에 따라, 게이트 구동 칩들에 공급되는 게이트 로우 전압 및 게이트 하이 전압 간의 전압의 차이를 일정하게 하여, 스캔 신호의 스윙 폭이 일정하게 유지되게 함은 물론 나아가 박막 트랜지스터를 경유하는 화소 전압 신호가 전 화소에서 균일하게 유지될 수 있게 한다. 이 결과, 액정 패널 상에 표시되는 화상에서 플리커 잡음 및 라인 간의 휘도 차이가 나타나지 않게 되고 양질의 화상이 액정 패널 상에 표시되게 된다.
이상과 같이, 본 발명의 실시 예들로서, 게이트 라인을 구동하기 위한 게이트 구동 칩들이 두 개로 그룹핑되고 각 그룹별로 게이트 하이 전압(Vgh) 및 게이트 로우 전압(Vgl)을 공급하기 위한 배선이 별도로 마련된 도 2 및 도 3의 액정 표시 장치가 설명되었으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위를 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다.
예를 들면, 게이트 구동 칩들이 3개 이상으로 그룹핑되고 그 그룹별로 게이트 하이 전압(Vgh) 및 게이트 로우 전압(Vgl)의 공급을 위한 배선들이 별도로 마련될 수 있다는 것을, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구나 충분히 알 수 있을 것이다. 이와 더불어, 통상의 지식을 가진 자라면 누구나 그룹별로 대응된 게이트 하이 전압 라인들 상호간 및 게이트 로우 전압들 상호간에는 폭이 점진적으로 증가되거나 또는 병렬 회로를 이루는 서브 라인들의 수가 점진적으로 늘어날 수 있다는 것도 충분히 알 수 있을 것이다.
따라서, 본 발명의 기술적인 범위 및 특징들은 실시 예의 설명에 국한될 수는 없고 첨부된 특허청구의 범위에 기재된 사항에 의하여 설정되어야 할 것이다.

Claims (4)

  1. 액정 패널 상의 게이트 라인들을 일정한 수량씩 나누어 구동하는 다수의 게이트 구동 칩들;
    상기 게이트 라인의 스캔에 필요한 전압들을 상기 액정 패널의 패드들 상에 공급하는 전압 발생부;
    상기 패드들로부터의 떨어진 거리에 따라 상기 게이트 구동 칩들이 적어도 2 이상의 그룹으로 구분되게 하여 그 각 그룹별로 상기 게이트 구동 칩들을 상기 패드들과 연결하는 적어도 2 이상의 배선을 구비하고,
    상기 적어도 2 이상의 배선이 서로 형상에서 차이를 가지게끔 형성된 것을 특징으로 하는 액정 패널의 게이트 라인 스캔 회로.
  2. 제 1 항에 있어서,
    상기 패드들로부터 멀리 떨어진 상기 게이트 구동 칩의 그룹에 연결되는 배선이 상기 패드들로부터 가깝게 배치된 상기 게이트 구동 칩의 그룹에 연결된 배선에 비하여 넓은 폭을 가지는 것을 특징으로 하는 액정 패널의 게이트 라인 스캔 회로.
  3. 제 1 항에 있어서,
    상기 게이트 구동 칩의 그룹이 상기 패드들로부터 멀어짐에 따라, 상기 적어도 2 이상의 배선은 라인의 수가 증가하는 라인 병렬 회로를 포함하는 것을 특징으로 하는 액정 패널의 게이트 라인 스캔 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 게이트 라인의 스캔을 위한 전압들이 전위가 높은 게이트 하이 전압과 전위가 낮은 게이트 로우 전압이고,
    상기 적어도 2 이상의 배선이 상기 게이트 하이 전압을 위한 적어도 2 이상의 제1 서브 배선과 상기 게이트 로우 전압을 위한 적어도 2 이상의 제2 서브 배선을 구비하는 것을 특징으로 하는 액정 패널의 게이트 라인 스캔 회로.
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