KR20070077308A - Pseudo open drain termination type semiconductor memory device - Google Patents

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Abstract

A pseudo-open drain termination type semiconductor memory device is provided to prevent a leakage current in a power down mode, by suppressing the formation of a current path through a clock enable port while maintaining the power down mode. A clock enable port receives an external clock enable signal. A current path prevention part(30) prevents the formation of a current path through the clock enable port, and generates an internal clock enable signal on the ground of the external clock enable signal provided from the clock enable port. The current path prevention part generates the internal clock signal by detecting a falling edge of the external clock enable signal.

Description

의사-오픈 드레인 터미네이션 방식의 반도체 메모리소자{Pseudo open drain termination type semiconductor memory device}Pseudo-open drain termination type semiconductor memory device

도 1은 통상적인 의사 오픈 드레인 방식에서의 반도체 메모리소자와 드라이버간의 전류패스를 보여주는 도면이다.1 is a view showing a current path between a semiconductor memory device and a driver in a conventional pseudo open drain method.

도 2는 종래의 파워다운 모드시의 클럭 인에이블신호의 파형도이다.2 is a waveform diagram of a clock enable signal in a conventional power down mode.

도 3은 본 발명의 반도체 메모리소자의 전류패스 차단부의 구성도이다.3 is a block diagram of a current path blocking unit of a semiconductor memory device of the present invention.

도 4는 본 발명의 외부 클럭 인에이블신호와 내부 클럭 인에이블신호의 파형도이다.4 is a waveform diagram of an external clock enable signal and an internal clock enable signal of the present invention.

본 발명은 반도체 메모리장치에 관한 것으로서, 보다 구체적으로는 파워다운 모드에서 누설전류패스를 방지할 수 있는 디램에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a DRAM capable of preventing a leakage current path in a power down mode.

일반적으로 반도체 메모리소자는 크게 SRAM 과 DRAM 으로 분류되며, DRAM 은 단위 메모리셀이 SRAM 의 단위 메모리셀보다 간단한 구성되므로 고집적화에 유리하다. DRAM의 데이터 리드 및 라이트 동작속도를 증가시키기 위하여, DRAM 의 리드/라이트 동작을 시스템 클럭에 동기시켜 수행하도록 하고 있는데, 이를 SDRAM(synchronous DRAM)이라고 한다. 이러한 SDRAM 은 시스템 클럭에 동기되어 데이터 리드/라이트 동작 등과 같은 다양한 동작이 이루어지는데, 클럭의 상승에지, 하강에지, 또는 상승 및 하강에지에서 동기되어진다. DDR(double data rate) SDRAM은 클럭의 상승 및 하강에지에 동기되어 동작을 하는 메모리소자이다.Generally, semiconductor memory devices are classified into SRAMs and DRAMs, and DRAMs are advantageous for high integration since unit memory cells are simpler than unit memory cells of SRAMs. In order to increase the data read and write operation speed of the DRAM, the read / write operation of the DRAM is performed in synchronization with the system clock. This is called synchronous DRAM (SDRAM). The SDRAM is synchronized with the system clock to perform various operations such as data read / write operations. The SDRAM is synchronized with the rising edge, the falling edge, or the rising and falling edges of the clock. Double data rate (DDR) SDRAM is a memory device that operates in synchronization with a rising and falling edge of a clock.

도 1은 의사 오픈 드레인 방식의 디램과 드라이버간의 전류패스를 도시한 것이다. 도 1을 참조하면, 드라이버(100)는 전원전압(Vdd)과 접지에 각각 연결된 PMOS 풀업 트랜지스터(MP1)와 NMOS 풀다운 트랜지스터(MN1) 그리고 상기 PMOS 풀업 트랜지스터(MP1)과 NMOS 풀다운 트랜지스터(MN1)의 드레인에 일단이 각각 연결되고 타단이 노드(a)에 연결되는 풀업저항(Rup)과 풀다운저항(Rdo)을 구비한다. 1 illustrates a current path between a DRAM and a driver of a pseudo open drain method. Referring to FIG. 1, the driver 100 includes a PMOS pull-up transistor MP1 and an NMOS pull-down transistor MN1 connected to a power supply voltage Vdd and ground, and the PMOS pull-up transistor MP1 and NMOS pull-down transistor MN1, respectively. One end is connected to the drain, and the other end is provided with a pull-up resistor Rup and a pull-down resistor Rdo.

메모리소자(200)는 개략적으로 입출력신호를 센싱하기 위한 증폭기(op)만을 도시하였다. 상기 증폭기(op)의 일입력 단자는 노드(b)에 연결되고, 상기 노드(b)에는 일단에 전원전압(Vdd)이 제공되는 출력저항(Rout)의 타단에 연결된다. 상기 증폭기(op)의 타입력 단자에는 기준전압(Vref)이 제공된다. 상기 메모리소자(200)의 증폭기(op)의 일입력 단자 즉, 노드(b)와 상기 드라이버(100)의 풀업 저항(Rup) 및 풀다운 저항(Rdo)의 연결노드(a)사이에는 전송선로(300)가 배열되어, 상기 메모리소자(200)와 드라이버(100)간의 데이터를 전송시켜 준다.The memory device 200 schematically illustrates only an amplifier op for sensing an input / output signal. One input terminal of the amplifier op is connected to the node b, and the node b is connected to the other end of the output resistor Rout, which is provided with a power supply voltage Vdd at one end thereof. A reference voltage Vref is provided to the type force terminal of the amplifier op. A transmission line between the one input terminal of the amplifier op of the memory device 200, that is, the node b and the connection node a of the pull-up resistor Rup and the pull-down resistor Rdo of the driver 100, 300 is arranged to transfer data between the memory device 200 and the driver 100.

드라이버(100)가 의사 오픈 드레인(POD, pseudo open drain) 터미네이션형태로 구성되어 있으며, POD 터미네이션 특성상 전원전압(Vdd)으로 터미네이션되어 있다. 상기 드라이버(100)의 풀다운 트랜지스터(MN1)의 게이트로 외부에서 로우상태의 입력신호가 제공되는 경우에만, 풀다운 트랜지스터(MN1)가 턴온된다. 따라서, 메모리소자(200)와 드라이버(100)간에 전송선로(300)를 통해 도 1의 화살표로 표시된 바와 같은 전류패스가 형성된다. The driver 100 is configured in the form of a pseudo open drain (POD) termination, and is terminated by the power supply voltage Vdd due to the POD termination characteristic. The pull-down transistor MN1 is turned on only when an input signal having a low state is supplied to the gate of the pull-down transistor MN1 of the driver 100 from the outside. Therefore, a current path as indicated by the arrow of FIG. 1 is formed between the memory device 200 and the driver 100 through the transmission line 300.

DRAM 과 같은 메모리소자는 로우 액티브 상태에서 파워다운(power down) 모드로 진입하는 경우에는 전류소모를 최소로 하는 것이 필요하다. 따라서, 파워다운 모드로 진입하는 경우는 CKE 신호가 액티브 로우상태로 되어 디스에이블된다. 상기 CKE 신호는 외부로부터 메모리장치로 제공되는 클럭 인에이블신호로서, 상기 CKE 신호가 디스에이블상태를 유지하는 동안에는 상기 메모리장치는 리드/라이트 등과 같은 정상적인 동작은 수행하지않는다. 한편, 상기 메모리소자가 정상적인 동작모드로 되는 경우에는, 상기 CKE 신호가 하이레벨로 되는데, 이를 파워다운 탈출(exit) 모드라 한다.Memory devices such as DRAMs need to minimize current consumption when entering a power down mode from a low active state. Therefore, when entering the power-down mode, the CKE signal becomes active low and is disabled. The CKE signal is a clock enable signal provided from the outside to the memory device. While the CKE signal is in a disabled state, the memory device does not perform normal operations such as read / write. On the other hand, when the memory device is in the normal operation mode, the CKE signal is brought to a high level, which is called a power down exit mode.

이와 같이, 상기 CKE 신호가 액티브 로우상태로 되는 파워다운모드의 경우에는, 상기 메모리소자가 정상적인 동작을 수행하지 않게 되므로, 메모리소자의 전류소모가 최소화되어야 한다. 하지만, POD 터미네이션 방식에서는 상기 출력저항(Rout)에 전원전압(Vdd)이 제공되므로, 액티브 로우상태의 상기 CKE 신호가 제공되는 클럭인에이블단자로 전류패스가 형성되게 된다. As described above, in the power-down mode in which the CKE signal is in an active low state, since the memory device does not perform a normal operation, current consumption of the memory device should be minimized. However, in the POD termination method, since a power supply voltage Vdd is provided to the output resistor Rout, a current path is formed at a clock enable terminal provided with the CKE signal in an active low state.

상기 CKE 신호는 도 2에 도시된 바와 같이, 파워다운 모드 전구간(t1)내에서 액티브 로우상태를 유지하게 되므로, 파워다운 모드상태에서 디램 소자내에서 전류패스가 형성되어 누설전류가 흐르게 된다. 예를 들어 GDDR3(graphic DDR3)의 경우, 동작전압이 1.8V 이고, 풀업 저항(Rup)과 풀다운 저항(Rdo)의 저항값이 각각 40Ω일 때, 파워다운 모드에서의 누설전류가 22.5㎃가 된다. 통상 GDDR3 에서, 파 워다운 모드에서 프리차아지 스탠바이 전류(ICC2P)가 70mA 정도이므로, 상기 누설전류는 상당히 큰 부분을 차지하게 된다.As shown in FIG. 2, the CKE signal is maintained in the active low state in the power down mode T1, so that a current path is formed in the DRAM device in the power down mode to allow leakage current to flow. For example, in the case of GDDR3 (graphic DDR3), when the operating voltage is 1.8 V and the resistance values of the pull-up resistor Rup and the pull-down resistor Rdo are 40 mA, respectively, the leakage current in the power-down mode becomes 22.5 mA. . In GDDR3, since the precharge standby current (ICC2P) is about 70 mA in the power down mode, the leakage current occupies a very large portion.

따라서, 본 발명이 이루고자 하는 기술적 과제는 파워다운 모드에서의 누설전류 패스를 차단시킬 수 있는 반도체 메모리소자를 제공하는 것이다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of blocking a leakage current path in a power down mode.

상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은 클럭 인에이블 단자를 통해 전류패스가 형성되지 않는, 의사-오픈 드레인 터미네이션방식의 반도체 메모리소자를 제공한다. 상기 반도체 메모리소자는 외부 클럭 인에이블신호가 제공되는 클럭 인에이블단자; 및 상기 클럭 인에이블단자를 통한 전류패스의 형성을 방지하고, 상기 클럭 인에이블단자로부터 제공되는 상기 외부 클럭 인에이블신호에 근거하여 내부 클럭 인에이블신호를 발생하는 전류패스 차단부를 구비한다.In order to achieve the above technical problem of the present invention, the present invention provides a pseudo-open drain termination semiconductor memory device, the current path is not formed through the clock enable terminal. The semiconductor memory device may further include a clock enable terminal provided with an external clock enable signal; And a current path blocking unit for preventing formation of a current path through the clock enable terminal and generating an internal clock enable signal based on the external clock enable signal provided from the clock enable terminal.

상기 전류패드 차단부는 상기 외부 클럭인에이블신호의 하강에지를 검출하여 상기 내부 클럭신호를 발생한다. 상기 전류패스 차단부는 상기 외부 클럭 인에이블신호가 클럭단자에 제공되고, 그의 반전 출력단자가 입력단자로 피이드백 연결되며, 상기 반전 출력단자를 통해 상기 내부 클럭 인에이블신호를 발생하는 D 플립플롭을 구비한다.The current pad blocking unit detects a falling edge of the external clock enable signal to generate the internal clock signal. The current path blocking unit includes a D flip-flop which is provided with the external clock enable signal to a clock terminal, its inverted output terminal is fed back to an input terminal, and generates the internal clock enable signal through the inverted output terminal. do.

상기 내부 클럭 인에이블신호는 파워다운 모드구간에서 액티브 로우상태를 유지하고, 상기 외부 클럭 인에이블신호는 상기 파워다운 모드구간중 일부 구간에서 액티브 로우상태를 유지한다.The internal clock enable signal maintains an active low state in a power down mode section, and the external clock enable signal maintains an active low state in some sections of the power down mode section.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements.

도 3은 본 발명의 실시예에 따른 반도체 메모리소자내에 내장되는 전류패스 차단부를 도시한 것이다. 도 3을 참조하면, 반도체 메모리소자는 소자내부에, 파워다운 모드에서 클럭 인에이블 단자를 통해 전류패스가 형성되는 것을 방지하기 위한 전류패스 차단부(30)를 구비한다. 상기 전류패스차단부(30)는 외부로부터 상기 클럭 인에이블 단자를 통해 제공되는 외부 클럭 인에이블신호(CKEex)의 하강에지를 검출하여 내부 클럭인에이블신호(CKEin)를 발생하는 것이다.3 illustrates a current path blocking unit embedded in a semiconductor memory device according to an exemplary embodiment of the present invention. Referring to FIG. 3, the semiconductor memory device includes a current path blocking unit 30 to prevent a current path from being formed through the clock enable terminal in the power down mode. The current path blocking unit 30 generates an internal clock enable signal CKEin by detecting a falling edge of the external clock enable signal CKEex provided from the outside through the clock enable terminal.

상기 전류패스 차단부(30)는 외부 클럭 인에이블신호(CKEex)의 하강에지를 검출하기 위한 D 플립플롭(31)을 구비한다. 상기 D 플립플롭(31)은 클럭단자(CK)에 외부 클럭 인에이블신호(CKEex)가 제공되고, 그의 반전출력신호(QB)이 입력단자(D)로 피이드백되도록 구성되어, 상기 반도체 메모리소자의 파워다운 모드에서 액티브 로우상태를 유지하는 내부 클럭인에이블신호(CKEin)를 발생한다.The current path blocking unit 30 includes a D flip-flop 31 for detecting a falling edge of the external clock enable signal CKEex. The D flip-flop 31 is configured to provide an external clock enable signal CKEex to a clock terminal CK, and to feed back its inverted output signal QB to an input terminal D. The internal clock enable signal CKEin is maintained in the active down state in the power down mode.

즉, 도 4를 참조하면, 외부로부터 반도체 메모리소자의 클럭인에이블 단자를 외부 클럭 인에이블 신호(CKEex)가 D 플립플롭(31)의 클럭신호(CK)로서 입력되면, 상기 D 플립플롭(31)은 그의 출력(Q)이 하이상태로 되고 그의 반전출력(QB)이 로우상태로 된다. 상기 D 플립플롭(31)은 상기 외부 클럭 인에이블신호(CKEex)의 하강에지에서 그의 출력이 변화되므로, 이후 상기 외부 클럭 인에이블신호(CKEex)가 다시 액티브 로우상태로 되어 하강에지가 검출되기 전까지는 그의 출력이 변화되지 않게 된다.That is, referring to FIG. 4, when the clock enable terminal of the semiconductor memory device is externally input as the clock signal CK of the D flip-flop 31, the D flip-flop 31 is input. ) Has its output Q high and its inverting output QB low. Since the output of the D flip-flop 31 is changed at the falling edge of the external clock enable signal CKEex, the external clock enable signal CKEex becomes active low again until the falling edge is detected. Will not change its output.

따라서, 상기 전류패스 차단부(30)는 파워다운 모드에서 외부 클럭 인에이블 신호(CKEex)를 입력하여 상기 반도체 메모리소자 내부로 제공되는 내부 클럭 인에이블신호(CKEin)를 만들어 준다. 상기 내부 클럭 인에이블신호(CKEin)는 도 2에서와 마찬가지로 파워다운 모드 전구간(t1)에서 액티브 로우상태를 유지하므로, 상기 반도체 메모리소자는 통상적인 파워다운 모드를 유지하게 된다. Accordingly, the current path blocking unit 30 inputs an external clock enable signal CKEex in a power down mode to generate an internal clock enable signal CKEin provided to the semiconductor memory device. Since the internal clock enable signal CKEin maintains an active low state in the power down mode period t1 as in FIG. 2, the semiconductor memory device maintains a normal power down mode.

또한, 파워다운 모드 구간(t1)중 일부 구간(T2)에서만 외부 클럭 인에이블신호(CKEex)가 액티브 로우상태를 유지하도록 하고, 나머지 구간(t3)에서는 액티브 하이상태를 유지하게 된다. 따라서, 클럭 인에이블 단자를 통해 형성되는 전류패스는 종래대비 파워모드 구간(t1)중 t2 구간에서만 형성되므로, 누설전류를 감소시킬 수 있게 된다.In addition, the external clock enable signal CKEex maintains an active low state only in a portion T2 of the power down mode period t1, and maintains an active high state in the remaining period t3. Therefore, since the current path formed through the clock enable terminal is formed only in the t2 section of the power mode section t1, the leakage current can be reduced.

본 발명의 전류차단부의 구성은 하나의 D 플립플롭을 사용하는 것을 예시하였으나, 이에 한정되는 것이 아니라 다양한 로직소자를 이용하여 구현할 수 있다. 또한, 본 발명은 메모리소자 내부에 상기 D 플립플롭을 구비하므로써, 파워다운 모드로의 진입 또는 파워다운 모드로부터 탈출 등 모드변환이 용이하게 된다.Although the configuration of the current interruption unit of the present invention is illustrated using one D flip-flop, the present invention is not limited thereto and may be implemented using various logic elements. In addition, since the D flip-flop is provided in the memory device, the present invention facilitates mode switching, such as entering or exiting the power-down mode.

이상에서 자세히 설명한 바와 같이, 본 발명의 반도체 메모리소자는 그의 내부에 전류패스 형성을 차단하기 위한 D 플립플롭을 구비하여, 외부 클럭 인에이블신호를 이용하여 내부 클럭 인에이블신호를 만들어 줌으로써, 파워다운모드는 계속 유지하면서 상기 클럭 인에이블단자를 통해 전류패스가 형성되는 것을 방지하여 파워다운 모드에서의 누설전류가 흐르는 것을 방지할 수 있다. As described in detail above, the semiconductor memory device of the present invention includes a D flip-flop for blocking the formation of a current path therein, thereby making an internal clock enable signal by using an external clock enable signal, thereby powering down. The current path is prevented from being formed through the clock enable terminal while maintaining the mode, thereby preventing the leakage current in the power down mode.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. .

Claims (5)

외부 클럭 인에이블신호가 제공되는 클럭 인에이블단자; 및A clock enable terminal provided with an external clock enable signal; And 상기 클럭 인에이블단자를 통한 전류패스의 형성을 방지하고, 상기 클럭 인에이블단자로부터 제공되는 상기 외부 클럭 인에이블신호에 근거하여 내부 클럭 인에이블신호를 발생하는 전류패스 차단부를 구비하는 반도체 메모리소자.And a current path blocking unit for preventing formation of a current path through the clock enable terminal and generating an internal clock enable signal based on the external clock enable signal provided from the clock enable terminal. 제 1 항에 있어서, 상기 전류패드 차단부는 상기 외부 클럭인에이블신호의 하강에지를 검출하여 상기 내부 클럭신호를 발생하는 것을 특징으로하는 반도체 메모리소자.The semiconductor memory device of claim 1, wherein the current pad blocking unit generates the internal clock signal by detecting a falling edge of the external clock enable signal. 제 2 항에 있어서, 상기 전류패스 차단부는 상기 외부 클럭 인에이블신호가 클럭단자에 제공되고, 그의 반전 출력단자가 입력단자로 피이드백 연결되며, 상기 반전 출력단자를 통해 상기 내부 클럭 인에이블신호를 발생하는 D 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리소자.3. The current path blocking unit of claim 2, wherein the external clock enable signal is provided to a clock terminal, its inverted output terminal is fed back to an input terminal, and the internal clock enable signal is generated through the inverted output terminal. And a D flip-flop. 제 1 항에 있어서, 상기 내부 클럭 인에이블신호는 파워다운 모드 전구간에서 액티브 로우상태를 유지하고, 상기 외부 클럭 인에이블신호는 상기 파워다운 모드구간중 일부 구간에서만 액티브 로우상태를 유지하는 것을 특징으로 하는 반도체 메모리소자.The method of claim 1, wherein the internal clock enable signal maintains an active low state in all power down mode sections, and the external clock enable signal maintains an active low state only in a portion of the power down mode section. A semiconductor memory device. 제 1 항에 있어서, 상기 반도체 메모리소자는 의사-오픈 드레인 터미네이션방식을 갖는 것을 특징으로 하는 반도체 메모리소자.The semiconductor memory device of claim 1, wherein the semiconductor memory device has a pseudo-open drain termination method.
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