KR20070073027A - Column selection circuit of a semiconductor memory device for adjusting the width of column selection signal selectively according to operation mode of the semiconductor memory device - Google Patents

Column selection circuit of a semiconductor memory device for adjusting the width of column selection signal selectively according to operation mode of the semiconductor memory device Download PDF

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KR20070073027A KR1020060000490A KR20060000490A KR20070073027A KR 20070073027 A KR20070073027 A KR 20070073027A KR 1020060000490 A KR1020060000490 A KR 1020060000490A KR 20060000490 A KR20060000490 A KR 20060000490A KR 20070073027 A KR20070073027 A KR 20070073027A
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Abstract

A column selection circuit of a semiconductor memory device is provided to assure a stable operation of the semiconductor memory device, by selectively adjusting the pulse width of a column selection signal according to operation modes. In a column selection circuit of a semiconductor memory device, a column selection part(100) generates a control pulse signal and a column selection signal, in response to first and second control signals and a delay control signal. A delay part(120) delays the control pulse signal by a first or second setting time in response to an operation mode signal, and outputs the delayed signal as the delay control signal. A data transmission circuit(230) connects a part of bit lines to a part of local input/output lines, in response to the column selection signal.

Description

동작 모드에 따라 칼럼 선택 신호의 폭을 선택적으로 조절하는 반도체 메모리 장치의 칼럼 선택 회로{Column selection circuit of a semiconductor memory device for adjusting the width of column selection signal selectively according to operation mode of the semiconductor memory device}Column selection circuit of a semiconductor memory device for adjusting the width of column selection signal selectively according to operation mode of the semiconductor memory device

도 1은 종래의 칼럼 선택 회로와 데이터 전송 회로를 개략적으로 도시한 도면이다.1 is a view schematically showing a conventional column selection circuit and a data transmission circuit.

도 2는 본 발명의 일실시예에 따른 칼럼 선택 회로와, 데이터 전송 회로, 비트 라인 센스 앰프 회로, 및 메모리 셀 어레이를 개략적으로 도시한 도면이다.2 is a diagram schematically illustrating a column selection circuit, a data transfer circuit, a bit line sense amplifier circuit, and a memory cell array according to an embodiment of the present invention.

도 3은 도 2에 도시된 지연부를 상세히 나타내는 도면이다.3 is a view illustrating in detail the delay unit illustrated in FIG. 2.

도 4는 도 2에 도시된 비트 라인 센스 앰프 회로와 데이터 전송 회로를 상세히 나타내는 도면이다.4 is a diagram illustrating in detail a bit line sense amplifier circuit and a data transmission circuit shown in FIG. 2.

도 5 및 도 6은 도 2에 도시된 칼럼 선택 회로의 동작과 관련된 신호들의 타이밍도이다.5 and 6 are timing diagrams of signals related to the operation of the column selection circuit shown in FIG.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : 칼럼 선택 회로 110 : 칼럼 선택부100: column selection circuit 110: column selection unit

120 : 지연부 130 : 제어 로직 회로120: delay unit 130: control logic circuit

140, 150 : 지연 회로140, 150: delay circuit

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 칼럼 선택 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a column selection circuit of a semiconductor memory device.

일반적으로, 반도체 메모리 장치의 칼럼 선택 회로는 리드(read) 또는 라이트(write) 명령에 따라 칼럼 선택 신호를 발생하여 데이터 전송 회로를 인에이블시킴으로써, 상기 데이터 전송 회로가 비트 라인들과 로컬 입출력 라인들(local input and output lines) 간의 데이터를 상호 전달할 수 있도록 한다. 도 1은 종래의 칼럼 선택 회로와 데이터 전송 회로를 개략적으로 도시한 도면이다. 칼럼 선택 회로(10)는 제어 신호들(IRDP, IWTP)에 응답하여, 칼럼 선택 신호(YS)를 발생한다. 상기 제어 신호(IRDP)는 상기 칼럼 선택 회로(10)를 포함하는 반도체 메모리 장치의 리드 동작시, 칼럼 어드레스 신호에 기초하여 발생된다. 또, 상기 제어 신호(IWTP)는 상기 반도체 메모리 장치의 라이트 동작시, 상기 칼럼 어드레스 신호에 기초하여 발생된다. 상기 칼럼 선택 신호(YS)가 인에이블될 때, 상기 칼럼 선택 신호(YS)에 응답하여, 데이터 전송 회로(20)의 NMOS 트랜지스터들(21, 22)이 턴 온된다. 상기 NMOS 트랜지스터들(21, 22)은 턴 온될 때, 비트 라인들(BL, BLB)을 로컬 입출력 라인들(LIO, LIOB)에 각각 연결한다. 그러나, 상기 칼럼 선택 회로(10)는 상기 반도체 메모리 장치의 리드 또는 라이트 동작에 상관없이 항상 동일한 펄스 폭을 가지는 칼럼 선택 신호(YS)를 발생하므로, 반도체 메모리 장치의 안정적인 동 작을 보장할 수 없는 문제점이 있다. 예를 들어, 반도체 메모리 장치의 라이트 동작에서, 상기 칼럼 선택 신호(YS)의 펄스 폭이 너무 길게 설정될 경우, 기입 회복 시간(tWR)이 보장될 수 없다. 또, 반도체 메모리 장치의 리드 동작에서, 상기 칼럼 선택 신호(YS)의 펄스 폭이 너무 짧게 설정될 경우, 로컬 입출력 라인들(LIO, LIOB)로부터 전송된 데이터를 센싱 및 증폭하여 글로벌 입출력 라인들(미도시)에 출력하는 메인(main) 센스 앰프 회로의 동작시간이 보장될 수 없다. 또한, 반도체 메모리 장치에서, 리드 동작을 위한 데이터 패스(path)와 라이트 동작을 위한 데이터 패스는 서로 다른 지연 시간을 갖도록 구성된다. 따라서, 상기 반도체 메모리 장치의 리드 동작과 라이트 동작에서 상기 칼럼 선택 신호(YS)의 펄스 폭이 동일하게 설정될 경우, 각 동작들이 안정적으로 실행될 수 없는 문제점이 있다.In general, a column selection circuit of a semiconductor memory device enables a data transfer circuit by generating a column selection signal according to a read or write command, whereby the data transfer circuit is configured to convert bit lines and local input / output lines. Allows data to be passed between local input and output lines. 1 is a view schematically showing a conventional column selection circuit and a data transmission circuit. The column select circuit 10 generates a column select signal YS in response to the control signals IRDP and IWTP. The control signal IRDP is generated based on a column address signal during a read operation of the semiconductor memory device including the column selection circuit 10. The control signal IWTP is generated based on the column address signal during the write operation of the semiconductor memory device. When the column select signal YS is enabled, in response to the column select signal YS, the NMOS transistors 21 and 22 of the data transfer circuit 20 are turned on. When the NMOS transistors 21 and 22 are turned on, the bit lines BL and BLB are connected to the local input / output lines LIO and LIOB, respectively. However, since the column selection circuit 10 generates a column selection signal YS having the same pulse width at all times regardless of the read or write operation of the semiconductor memory device, it is not possible to guarantee stable operation of the semiconductor memory device. There is this. For example, in the write operation of the semiconductor memory device, when the pulse width of the column selection signal YS is set too long, the write recovery time tWR cannot be guaranteed. In addition, in a read operation of the semiconductor memory device, when the pulse width of the column selection signal YS is set too short, the data transmitted from the local input / output lines LIO and LIOB may be sensed and amplified so that the global input / output lines ( The operation time of the main sense amplifier circuit output to the output (not shown) cannot be guaranteed. Also, in the semiconductor memory device, the data path for the read operation and the data path for the write operation are configured to have different delay times. Therefore, when the pulse width of the column selection signal YS is set to be the same in the read operation and the write operation of the semiconductor memory device, there is a problem in that each operation cannot be stably executed.

따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치의 동작 모드에 따라 칼럼 선택 신호의 펄스 폭을 선택적으로 조절함으로써, 반도체 메모리 장치의 안정적인 동작을 보장할 수 있는 반도체 메모리 장치의 칼럼 선택 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a column selection circuit of a semiconductor memory device capable of guaranteeing stable operation of the semiconductor memory device by selectively adjusting the pulse width of the column selection signal according to the operation mode of the semiconductor memory device. There is.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 칼럼 선택 회로는, 칼럼 선택부 및 지연부를 포함한다. 칼럼 선택부는 제1 제어 신호, 제2 제어 신호, 및 지연 제어 신호에 응답하여, 제어 펄스 신호와 칼럼 선택 신호를 발생한다. 지연부는 동작 모드 신호에 응답하여, 제어 펄스 신호를 제1 또 는 제2 설정 시간 동안 지연시키고, 그 지연된 신호를 지연 제어 신호로서 출력한다. 바람직하게, 칼럼 선택 신호에 응답하여, 데이터 전송 회로가 반도체 메모리 장치의 비트 라인들 중 일부를 반도체 메모리 장치의 로컬 입출력 라인들 중 일부에 연결한다.The column selection circuit of the semiconductor memory device according to the present invention for achieving the above technical problem includes a column selection unit and a delay unit. The column selector generates a control pulse signal and a column select signal in response to the first control signal, the second control signal, and the delay control signal. The delay unit delays the control pulse signal for the first or second set time in response to the operation mode signal, and outputs the delayed signal as a delay control signal. Preferably, in response to the column select signal, the data transfer circuit connects some of the bit lines of the semiconductor memory device to some of the local input / output lines of the semiconductor memory device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2는 본 발명의 일실시예에 따른 칼럼 선택 회로와, 데이터 전송 회로, 비트 라인 센스 앰프 회로, 및 메모리 셀 어레이를 개략적으로 도시한 도면이다. 칼럼 선택 회로(100)는 칼럼 선택부(110)와 지연부(120)를 포함한다. 상기 칼럼 선택부(110)는 제어 신호들(IRDP, IWTP)과 지연 제어 신호(CTL)에 응답하여, 제어 펄스 신호(PLS)와 칼럼 선택 신호(YSP)를 발생한다. 상기 제어 신호(IRDP)는 상기 칼럼 선택 회로(100)를 포함하는 반도체 메모리 장치의 리드 동작시, 칼럼 어드레스 신호에 기초하여 발생된다. 또, 상기 제어 신호(IWTP)는 상기 반도체 메모리 장치의 라이트 동작시, 상기 칼럼 어드레스 신호에 기초하여 발생된다. 바람직하게, 상기 제어 신호들(IRDP, IWTP)은 칼럼 디코더(미도시)에 의해 발생될 수 있다. 상기 칼럼 선택부(110)는 상기 제어 신호들(IRDP, IWTP) 중 어느 하나가 인에이블될 때, 상기 제어 펄스 신호(PLS)를 펄스 형태로 발생하고, 상기 칼럼 선택 신호(YSP)를 인에이블시킨다. 또, 상기 제어 펄스 신호(PLS)가 인에이블될 때, 상기 칼럼 선택부(110)가 상기 칼럼 선택 신호(YSP)를 디세이블시킨다. 결국, 상기 제어 신호들(IRDP, IWTP)과 상기 제어 펄스 신호(PLS)에 의해 상기 칼럼 선택 신호(YSP)의 펄스 폭이 결정된다. 상기 지연부(120)는 동작 모드 신호(WTS)에 응답하여, 상기 제어 펄스 신호(PLS)를 제1 또는 제2 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 지연 제어 신호(CTL)로서 출력한다. 바람직하게, 상기 동작 모드 신호(WTS)는 상기 반도체 메모리 장치의 라이트 동작시 인에이블된다. 바람직하게, 상기 제1 설정 시간은 상기 제2 설정 시간보다 더 길다. 상기 지연부(120)는 상기 동작 모드 신호(WTS)가 인에이블될 때, 상기 제어 펄스 신호(PLS)를 상기 제2 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 지연 제어 신호(CTL)로서 출력한다. 또, 상기 동작 모드 신호(WTS)가 디세이블될 때, 상기 지연부(120)가 상기 제어 펄스 신호(PLS)를 상기 제1 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 지연 제어 신호(CTL)로서 출력한다. 도 3을 참고하여, 상기 지연부(120)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 지연부(120)는 제어 로직 회로(130)와 지연 회로들(140, 150)을 포함한다. 상기 제어 로직 회로(130)는 상기 동작 모드 신호(WTS)와 상기 제어 펄스 신호(PLS)에 응답하여, 제어 로직 신호(L1) 또는 제어 로직 신호(L2)를 발생한다. 좀 더 상세하게는, 상기 제어 로직 회로(130)는 인버터(131)와 NAND 게이트들(132, 133)을 포함한다. 상기 인버터(131)는 상기 동작 모드 신호(WTS)를 반전시키고, 반전된 동작 모드 신호(WTSB)를 출력한다. 상기 NAND 게이트(132)는 상기 동작 모드 신호(WTS)와 상기 제어 펄스 신호 (PLS)에 응답하여, 상기 제어 로직 신호(L1)를 출력한다. 상기 NAND 게이트(133)는 상기 반전된 동작 모드 신호(WTSB)와 상기 제어 펄스 신호(PLS)에 응답하여, 상기 제어 로직 신호(L2)를 출력한다. 상기 지연 회로(140)는 상기 제어 로직 신호(L1)를 수신하여, 내부 지연 시간(TW3, 도 5참고) 동안 지연시키고, 그 지연된 신호(DL1)를 출력한다. 상기 지연 회로(150)는 상기 지연된 신호(DL1) 또는 상기 제어 로직 신호(L2)를 수신하여, 상기 제2 설정 시간(TW2, 도 5참고) 동안 지연시키고, 그 지연된 신호를 상기 지연 제어 신호(CTL)로서 출력한다. 결과적으로, 상기 제1 설정 시간(TW1)은 상기 내부 지연 시간(TW3)과 상기 제2 설정 시간(TW2)의 합과 동일하다.2 is a diagram schematically illustrating a column selection circuit, a data transfer circuit, a bit line sense amplifier circuit, and a memory cell array according to an embodiment of the present invention. The column select circuit 100 includes a column selector 110 and a delay unit 120. The column selector 110 generates a control pulse signal PLS and a column select signal YSP in response to the control signals IRDP and IWTP and the delay control signal CTL. The control signal IRDP is generated based on a column address signal during a read operation of the semiconductor memory device including the column selection circuit 100. The control signal IWTP is generated based on the column address signal during the write operation of the semiconductor memory device. Preferably, the control signals IRDP and IWTP may be generated by a column decoder (not shown). The column selector 110 generates the control pulse signal PLS in a pulse form when one of the control signals IRDP and IWTP is enabled, and enables the column select signal YSP. Let's do it. In addition, when the control pulse signal PLS is enabled, the column selector 110 disables the column select signal YSP. As a result, the pulse width of the column selection signal YSP is determined by the control signals IRDP and IWTP and the control pulse signal PLS. The delay unit 120 delays the control pulse signal PLS for a first or second set time in response to the operation mode signal WTS, and outputs the delayed signal as the delay control signal CTL. . Preferably, the operation mode signal WTS is enabled during a write operation of the semiconductor memory device. Preferably, the first set time is longer than the second set time. When the operation mode signal WTS is enabled, the delay unit 120 delays the control pulse signal PLS for the second set time and outputs the delayed signal as the delay control signal CTL. do. In addition, when the operation mode signal WTS is disabled, the delay unit 120 delays the control pulse signal PLS for the first set time, and delays the delayed signal to the delay control signal CTL. Output as. Referring to Figure 3, the configuration and specific operation of the delay unit 120 will be described in more detail as follows. The delay unit 120 includes a control logic circuit 130 and delay circuits 140 and 150. The control logic circuit 130 generates a control logic signal L1 or a control logic signal L2 in response to the operation mode signal WTS and the control pulse signal PLS. More specifically, the control logic circuit 130 includes an inverter 131 and NAND gates 132 and 133. The inverter 131 inverts the operation mode signal WTS and outputs the inverted operation mode signal WTSB. The NAND gate 132 outputs the control logic signal L1 in response to the operation mode signal WTS and the control pulse signal PLS. The NAND gate 133 outputs the control logic signal L2 in response to the inverted operation mode signal WTSB and the control pulse signal PLS. The delay circuit 140 receives the control logic signal L1, delays it for an internal delay time TW3 (see FIG. 5), and outputs the delayed signal DL1. The delay circuit 150 receives the delayed signal DL1 or the control logic signal L2 and delays the delayed signal DL1 during the second set time TW2 (see FIG. 5), and delays the delayed signal to the delay control signal ( Output as CTL). As a result, the first set time TW1 is equal to the sum of the internal delay time TW3 and the second set time TW2.

다시 도 2를 참고하면, 도면의 간략화를 위해, 상기 반도체 메모리 장치의 비트 라인들(BL, BLB)과, 상기 비트 라인들(BL, BLB)에 연결된 비트 라인 센스 앰프 회로(220) 및 메모리 셀 어레이(210)와, 로컬 입출력 라인들(LIO, LIOB)만이 도시된다. 상기 칼럼 선택 신호(YSP)에 응답하여, 데이터 전송 회로(230)가 상기 비트 라인들(BL, BLB)을 상기 로컬 입출력 라인들(LIO, LOIB)에 연결한다. 바람직하게, 상기 데이터 전송 회로(230)는 NMOS 트랜지스터들(231, 232)을 포함한다. 상기 NMOS 트랜지스터(231)는 상기 비트 라인(BL)과 상기 로컬 입출력 라인(LIO) 사이에 연결되고, 상기 칼럼 선택 신호(YSP)에 응답하여, 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(232)는 상기 비트 라인(BLB)과 상기 로컬 입출력 라인(LIOB) 사이에 연결되고, 상기 칼럼 선택 신호(YSP)에 응답하여, 턴 온 또는 오프된다. 본 발명의 이해를 돕기 위해, 도 4에서는 상기 비트 라인 센스 앰프 회로(220)와 상기 데이터 전송 회로(230)의 구성이 좀 더 상세히 도시되어 있다. 도 4에서 참조되는 것과 같이, 상기 비트 라인 센스 앰프 회로(220)는 센스 앰프(221), 아이솔레이션(isolation) 게이트 회로(222), 및 비트 라인 프리차지 회로(223)를 포함한다. 상기 NMOS 트랜지스터(231)는 상기 칼럼 선택 신호(YSP)에 응답하여, 예를 들어, 리드 동작시, 상기 센스 앰프(221)에 의해 센싱 및 증폭된 상기 비트 라인(BL)의 데이터를 상기 로컬 입출력 라인(LIO)에 출력한다. 이와 유사하게, 상기 NMOS 트랜지스터(232)는 상기 칼럼 선택 신호(YSP)에 응답하여, 상기 리드 동작시, 상기 센스 앰프(221)에 의해 센싱 및 증폭된 상기 비트 라인(BLB)의 데이터를 상기 로컬 입출력 라인(LIOB)에 출력한다.Referring back to FIG. 2, for the sake of simplicity, the bit lines BL and BLB of the semiconductor memory device, the bit line sense amplifier circuit 220 and the memory cell connected to the bit lines BL and BLB are provided. Only the array 210 and local input / output lines LIO and LIOB are shown. In response to the column select signal YSP, the data transfer circuit 230 connects the bit lines BL and BLB to the local input / output lines LIO and LOIB. Preferably, the data transfer circuit 230 includes NMOS transistors 231 and 232. The NMOS transistor 231 is connected between the bit line BL and the local input / output line LIO, and is turned on or off in response to the column select signal YSP. The NMOS transistor 232 is connected between the bit line BLB and the local input / output line LIOB, and is turned on or off in response to the column select signal YSP. In order to facilitate understanding of the present invention, the configuration of the bit line sense amplifier circuit 220 and the data transmission circuit 230 is shown in more detail in FIG. 4. As referenced in FIG. 4, the bit line sense amplifier circuit 220 includes a sense amplifier 221, an isolation gate circuit 222, and a bit line precharge circuit 223. In response to the column select signal YSP, the NMOS transistor 231 receives data of the bit line BL sensed and amplified by the sense amplifier 221 during the read operation. Output to line LIO. Similarly, the NMOS transistor 232 may transmit data of the bit line BLB sensed and amplified by the sense amplifier 221 during the read operation in response to the column select signal YSP. Output to the input / output line LIOB.

다음으로, 도 5 및 도 6을 참고하여, 상기 칼럼 선택 회로(100)의 동작 과정을 좀 더 상세히 설명한다. 도 5 및 도 6은 도 2에 도시된 칼럼 선택 회로의 동작과 관련된 신호들의 타이밍도이다. 먼저, 도 5를 참고하여, 리드 동작시, 상기 칼럼 선택 회로(100)의 동작 과정을 설명한다. 리드 동작시, 제어 신호(IRDP)가 인에이블되면, 칼럼 선택부(110)가 제어 펄스 신호(PLS)를 펄스 형태로 출력하고, 칼럼 선택 신호(YSP)를 인에이블시킨다. 상기 칼럼 선택 신호(YSP)에 응답하여, 데이터 전송 회로(230)가 비트 라인들(BL, BLB)을 로컬 입출력 라인들(LIO, LIOB)에 각각 연결한다. 그 결과, 상기 비트 라인들(BL, BLB)의 데이터(미도시)가 상기 로컬 입출력 라인들(LIO, LIOB)에 전달된다. 한편, 상기 리드 동작시, 동작 모드 신호(WTS)가 디세이블 상태로 유지된다. 지연부(120)의 제어 로직 회로(130)는 상기 동작 모드 신호(WTS)와 상기 제어 펄스 신호(PLS)에 응답하여, 제어 로직 신호(L1)를 출력한다. 상기 지연부(120)의 지연 회로(140)는 상기 제어 로직 신호(L1)를 내부 지연 시간(TW3) 동안 지연시키고, 그 지연된 신호(DL1)를 출력한다. 상기 지연부(120)의 지연 회로(150)는 상기 지연된 신호(DL1)를 상기 제2 설정 시간(TW2) 동안 지연시키고, 그 지연된 신호를 상기 지연 제어 신호(CTL)로서 출력한다. 상기 칼럼 선택부(110)는 상기 지연 제어 신호(CTL)를 수신할 때, 상기 칼럼 선택 신호(YSP)를 디세이블시킨다. 결국, 상기 칼럼 선택 신호(YSP)는 상기 내부 지연 시간(TW3)과 상기 제2 설정 시간(TW2)의 합인 제1 설정 시간(TW1)동안 인에이블 상태로 유지된다. 상기 칼럼 선택 신호(YSP)에 응답하여, 상기 데이터 전송 회로(230)가 비트 라인들(BL, BLB)을 로컬 입출력 라인들(LIO, LIOB)로부터 각각 분리한다.Next, the operation of the column selection circuit 100 will be described in more detail with reference to FIGS. 5 and 6. 5 and 6 are timing diagrams of signals related to the operation of the column selection circuit shown in FIG. First, referring to FIG. 5, an operation process of the column selection circuit 100 during a read operation will be described. In the read operation, when the control signal IRDP is enabled, the column selector 110 outputs the control pulse signal PLS in the form of a pulse and enables the column select signal YSP. In response to the column select signal YSP, the data transfer circuit 230 connects the bit lines BL and BLB to the local input / output lines LIO and LIOB, respectively. As a result, data (not shown) of the bit lines BL and BLB is transferred to the local input / output lines LIO and LIOB. Meanwhile, during the read operation, the operation mode signal WTS is maintained in the disabled state. The control logic circuit 130 of the delay unit 120 outputs a control logic signal L1 in response to the operation mode signal WTS and the control pulse signal PLS. The delay circuit 140 of the delay unit 120 delays the control logic signal L1 during the internal delay time TW3 and outputs the delayed signal DL1. The delay circuit 150 of the delay unit 120 delays the delayed signal DL1 for the second set time TW2 and outputs the delayed signal as the delay control signal CTL. When the column selector 110 receives the delay control signal CTL, the column selector 110 disables the column select signal YSP. As a result, the column select signal YSP remains enabled for the first set time TW1, which is the sum of the internal delay time TW3 and the second set time TW2. In response to the column select signal YSP, the data transfer circuit 230 separates the bit lines BL and BLB from the local input / output lines LIO and LIOB, respectively.

다음으로, 도 6을 참고하여, 라이트 동작시, 상기 칼럼 선택 회로(100)의 동작 과정을 설명한다. 라이트 동작시, 제어 신호(IWTP)가 인에이블되면, 상기 칼럼 선택부(110)가 상기 제어 펄스 신호(PLS)를 펄스 형태로 출력하고, 상기 칼럼 선택 신호(YSP)를 인에이블시킨다. 상기 칼럼 선택 신호(YSP)에 응답하여, 상기 데이터 전송 회로(230)가 상기 비트 라인들(BL, BLB)을 상기 로컬 입출력 라인들(LIO, LIOB)에 각각 연결한다. 그 결과, 상기 로컬 입출력 라인들(LIO, LIOB)의 데이터(미도시)가 상기 비트 라인들(BL, BLB)에 전달된다. 한편, 상기 라이트 동작시, 상기 동작 모드 신호(WTS)가 인에이블된다. 상기 제어 로직 회로(130)는 상기 동작 모드 신호(WTS)와 상기 제어 펄스 신호(PLS)에 응답하여, 제어 로직 신호(L2)를 출력한다. 상기 지연 회로(150)는 상기 제어 로직 신호(L2)를 상기 제2 설정 시간(TW2) 동안 지연시키고, 그 지연된 신호를 상기 지연 제어 신호(CTL)로서 출력한 다. 상기 칼럼 선택부(110)는 상기 지연 제어 신호(CTL)를 수신할 때, 상기 칼럼 선택 신호(YSP)를 디세이블시킨다. 상기 칼럼 선택 신호(YSP)에 응답하여, 상기 데이터 전송 회로(230)가 비트 라인들(BL, BLB)을 로컬 입출력 라인들(LIO, LIOB)로부터 각각 분리한다. 결국, 상기 칼럼 선택 신호(YSP)는 상기 제2 설정 시간(TW2) 동안 인에이블 상태로 유지된다. 상술한 것과 같이, 상기 칼럼 선택 회로(100)는 리드 동작시 상기 칼럼 선택 신호(YSP)가 인에이블되는 시간(즉, 상기 칼럼 선택 신호(YSP)의 펄스 폭)(TW1)을 라이트 동작시 상기 칼럼 선택 신호(YSP)가 인에이블되는 시간(TW2)보다 더 길게 설정할 수 있다. 따라서 리드 동작시 반도체 메모리 장치의 메인 센스 앰프 회로(미도시)의 동작시간이 안정적으로 보장될 수 있고, 라이트 동작시 반도체 메모리 장치의 기입 회복 시간(tWR)이 안정적으로 보장될 수 있다.Next, referring to FIG. 6, an operation process of the column selection circuit 100 during a write operation will be described. In the write operation, when the control signal IWTP is enabled, the column selector 110 outputs the control pulse signal PLS in the form of a pulse and enables the column select signal YSP. In response to the column select signal YSP, the data transfer circuit 230 connects the bit lines BL and BLB to the local input / output lines LIO and LIOB, respectively. As a result, data (not shown) of the local input / output lines LIO and LIOB are transferred to the bit lines BL and BLB. Meanwhile, during the write operation, the operation mode signal WTS is enabled. The control logic circuit 130 outputs a control logic signal L2 in response to the operation mode signal WTS and the control pulse signal PLS. The delay circuit 150 delays the control logic signal L2 for the second set time TW2 and outputs the delayed signal as the delay control signal CTL. When the column selector 110 receives the delay control signal CTL, the column selector 110 disables the column select signal YSP. In response to the column select signal YSP, the data transfer circuit 230 separates the bit lines BL and BLB from the local input / output lines LIO and LIOB, respectively. As a result, the column select signal YSP remains enabled for the second set time TW2. As described above, the column selection circuit 100 sets the time (that is, the pulse width of the column selection signal YSP) TW1 when the column selection signal YSP is enabled during the read operation. It may be set longer than the time TW2 when the column select signal YSP is enabled. Therefore, the operation time of the main sense amplifier circuit (not shown) of the semiconductor memory device may be stably guaranteed during the read operation, and the write recovery time tWR of the semiconductor memory device may be stably guaranteed during the write operation.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 칼럼 선택 회로는 반도체 메모리 장치의 동작 모드에 따라 칼럼 선택 신호의 펄스 폭을 선택적으로 조절함으로써, 반도체 메모리 장치의 안정적인 동작을 보장할 수 있다.As described above, the column selection circuit of the semiconductor memory device according to the present invention can guarantee stable operation of the semiconductor memory device by selectively adjusting the pulse width of the column selection signal according to the operation mode of the semiconductor memory device.

Claims (8)

반도체 메모리 장치의 칼럼 선택 회로에 있어서,In the column selection circuit of a semiconductor memory device, 제1 제어 신호, 제2 제어 신호, 및 지연 제어 신호에 응답하여, 제어 펄스 신호와 칼럼 선택 신호를 발생하는 칼럼 선택부; 및A column selector for generating a control pulse signal and a column select signal in response to the first control signal, the second control signal, and the delay control signal; And 동작 모드 신호에 응답하여, 상기 제어 펄스 신호를 제1 또는 제2 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 지연 제어 신호로서 출력하는 지연부를 포함하고,A delay unit for delaying the control pulse signal for a first or second set time and outputting the delayed signal as the delay control signal in response to an operation mode signal, 상기 칼럼 선택 신호에 응답하여, 데이터 전송 회로가 상기 반도체 메모리 장치의 비트 라인들 중 일부를 상기 반도체 메모리 장치의 로컬 입출력 라인들 중 일부에 연결하는 칼럼 선택 회로.In response to the column select signal, a data transfer circuit connects some of the bit lines of the semiconductor memory device to some of the local input / output lines of the semiconductor memory device. 제1항에 있어서,The method of claim 1, 상기 제1 제어 신호는 상기 반도체 메모리 장치의 리드 동작시 칼럼 어드레스 신호에 기초하여 발생되고, 상기 제2 제어 신호는 상기 반도체 메모리 장치의 라이트 동작시 상기 칼럼 어드레스 신호에 기초하여 발생되는 칼럼 선택 회로.And the first control signal is generated based on a column address signal during a read operation of the semiconductor memory device, and the second control signal is generated based on the column address signal during a write operation of the semiconductor memory device. 제1항에 있어서,The method of claim 1, 상기 칼럼 선택부는 상기 제1 및 제2 제어 신호들 중 어느 하나가 인에이블 될 때, 상기 칼럼 선택 신호를 인에이블시키고, 상기 지연 제어 신호가 인에이블될 때, 상기 칼럼 선택 신호를 디세이블시키는 칼럼 선택 회로.The column selector enables the column select signal when one of the first and second control signals is enabled, and disables the column select signal when the delay control signal is enabled. Selection circuit. 제3항에 있어서,The method of claim 3, 상기 칼럼 선택부는 상기 제1 및 제2 제어 신호들 중 어느 하나가 인에이블 될 때, 상기 제어 펄스 신호를 펄스 형태로 발생하는 칼럼 선택 회로.And the column selector generates the control pulse signal in a pulse form when any one of the first and second control signals is enabled. 제1항에 있어서,The method of claim 1, 상기 동작 모드 신호는 상기 반도체 메모리 장치가 상기 리드 동작을 실행하는지 또는 상기 라이트 동작을 실행하는지를 나타내고, 상기 제1 설정 시간이 상기 제2 설정 시간 보다 더 길고,The operation mode signal indicates whether the semiconductor memory device executes the read operation or the write operation, wherein the first set time is longer than the second set time, 상기 지연부는 상기 동작 모드 신호가 상기 리드 동작을 나타낼 때, 상기 제어 펄스 신호를 상기 제1 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 지연 제어 신호로서 출력하고, 상기 동작 모드 신호가 상기 라이트 동작을 나타낼 때, 상기 제어 펄스 신호를 상기 제2 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 지연 제어 신호로서 출력하는 칼럼 선택 회로.The delay unit delays the control pulse signal for the first set time when the operation mode signal indicates the read operation, outputs the delayed signal as the delay control signal, and the operation mode signal performs the write operation. And, when indicating, delay the control pulse signal for the second set time and output the delayed signal as the delay control signal. 제1항에 있어서, 상기 지연부는,The method of claim 1, wherein the delay unit, 상기 동작 모드 신호와 상기 제어 펄스 신호에 응답하여, 제1 제어 로직 신호 또는 제2 제어 로직 신호를 발생하는 제어 로직 회로;A control logic circuit configured to generate a first control logic signal or a second control logic signal in response to the operation mode signal and the control pulse signal; 상기 제1 제어 로직 신호를 수신하여, 내부 지연 시간 동안 지연시키고, 그 지연된 신호를 출력하는 제1 지연 회로; 및A first delay circuit that receives the first control logic signal, delays it for an internal delay time, and outputs the delayed signal; And 상기 지연된 신호 또는 상기 제2 제어 로직 신호를 수신하여, 상기 제2 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 지연 제어 신호로서 출력하는 제2 지연 회로를 포함하는 칼럼 선택 회로.And a second delay circuit for receiving the delayed signal or the second control logic signal, delaying for the second set time, and outputting the delayed signal as the delay control signal. 제6항에 있어서, 상기 제어 로직 회로는,The method of claim 6, wherein the control logic circuit, 상기 동작 모드 신호를 반전시키고, 반전된 동작 모드 신호를 출력하는 인버터;An inverter for inverting the operation mode signal and outputting an inverted operation mode signal; 상기 반전된 동작 모드 신호와 상기 제어 펄스 신호에 응답하여, 상기 제1 제어 로직 신호를 출력하는 제1 NAND 게이트; 및A first NAND gate outputting the first control logic signal in response to the inverted operation mode signal and the control pulse signal; And 상기 동작 모드 신호와 상기 제어 펄스 신호에 응답하여, 상기 제2 제어 로직 신호를 출력하는 제2 NAND 게이트를 포함하는 칼럼 선택 회로.And a second NAND gate outputting the second control logic signal in response to the operation mode signal and the control pulse signal. 제6항에 있어서,The method of claim 6, 상기 제1 설정 시간은 상기 내부 지연 시간과 상기 제2 설정 시간의 합인 칼럼 선택 회로.And the first set time is a sum of the internal delay time and the second set time.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100852002B1 (en) * 2007-05-14 2008-08-13 주식회사 하이닉스반도체 Circuit for controlling pulse width of column selection signal of semiconductor memory apparatus
KR100878313B1 (en) * 2007-06-11 2009-01-14 주식회사 하이닉스반도체 Data I/O Line Control Circuit And Semiconductor Integrated Circuit Including The Same.
KR100924347B1 (en) * 2008-01-03 2009-10-30 주식회사 하이닉스반도체 Apparatus for controlling column select signal and method thereof
KR100933694B1 (en) * 2007-12-26 2009-12-24 주식회사 하이닉스반도체 Semiconductor memory device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100852002B1 (en) * 2007-05-14 2008-08-13 주식회사 하이닉스반도체 Circuit for controlling pulse width of column selection signal of semiconductor memory apparatus
KR100878313B1 (en) * 2007-06-11 2009-01-14 주식회사 하이닉스반도체 Data I/O Line Control Circuit And Semiconductor Integrated Circuit Including The Same.
US7668026B2 (en) 2007-06-11 2010-02-23 Hynix Semiconductor Inc. Data I/O line control circuit and semiconductor integrated circuit having the same
KR100933694B1 (en) * 2007-12-26 2009-12-24 주식회사 하이닉스반도체 Semiconductor memory device
US7835204B2 (en) 2007-12-26 2010-11-16 Hynix Semiconductor Inc. Semiconductor memory device for generating column address
KR100924347B1 (en) * 2008-01-03 2009-10-30 주식회사 하이닉스반도체 Apparatus for controlling column select signal and method thereof

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