KR20070071072A - Method for patterning thin film using by-product of plasma - Google Patents
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Description
도 1a 내지 도 1d는 플래시 메모리 소자의 플로팅 게이트 어레이를 형성하기 위하여 하드 마스크를 이용한 종래의 플로팅 게이트 패터닝 방법을 설명하는 도면들이다.1A to 1D are diagrams illustrating a conventional floating gate patterning method using a hard mask to form a floating gate array of a flash memory device.
도 2a 내지 도 2d는 본 발명에 따른 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법을 설명하는 도면이다.2A to 2D illustrate a method of patterning a thin film using a plasma reaction by-product according to the present invention.
도 3a는 플라즈마 반응 부산물을 감광막 패턴에 부착하는 과정에서 식각 대상물 위에 반응 부산물이 형성된 상태를 보여주는 주사전자현미경의 이미지이고, 도 3b는 본 발명에 따른 방법에 반응 부산물이 감광막 패턴에만 선택적으로 형성된 상태를 보여주는 주사전자현미경의 이미지이다.3A is an image of a scanning electron microscope showing a state in which reaction by-products are formed on an etching target in the process of attaching the plasma reaction by-products to the photoresist pattern, and FIG. 3B is a state in which reaction by-products are selectively formed only on the photoresist pattern in the method according to the present invention. An image of a scanning electron microscope showing.
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 보다 자세하게는 반도체 기판 위에 형성된 박막을 패터닝하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly, to a method of patterning a thin film formed on a semiconductor substrate.
반도체 소자는 박막 공정(예컨대, 화학기상증착, 물리기상증착, 산화 등), 사진 공정, 식각 공정 등을 반복하여 수행함으로써 기판 상에 형성된다. 특히, 사진 공정 기술은 마스크 상에 설계된 패턴을 공정 제어 규격에 따라 웨이퍼 상에 구현하는 기술을 말한다. 이를 위하여, 패턴이 형성되어 있는 마스크를 통해 특정한 파장을 갖고 있는 빛을 광감응제가 도포되어 있는 기판 상에 노광시켜, 광감응제에 광화학 반응이 야기하게 되며, 후속하는 현상 공정에서 화학 반응에 의해 감광막 패턴을 형성한다. 이렇게 형성된 감광제 패턴을 통해 하부막을 식각하여 마스크의 패턴을 하부막에 전사하게 된다.The semiconductor device is formed on a substrate by repeatedly performing a thin film process (eg, chemical vapor deposition, physical vapor deposition, oxidation, etc.), a photographic process, an etching process, and the like. In particular, photolithography refers to a technique for implementing a pattern designed on a mask on a wafer in accordance with process control specifications. To this end, light having a specific wavelength is exposed on the substrate on which the photosensitive agent is applied through a mask on which a pattern is formed, causing a photochemical reaction to the photosensitive agent, and by a chemical reaction in a subsequent developing process. A photosensitive film pattern is formed. The lower layer is etched through the formed photoresist pattern to transfer the mask pattern to the lower layer.
최근 반도체 소자의 집적도가 크게 증가함에 따라, 집적 회로 소자들의 패턴 규격이 크게 감소하게 되었다. 특히 플래시 메모리 소자의 경우 설계 규격이 130nm 이하로 감소하고 있으며, 그에 따라 보다 미세한 패턴을 위한 공정 기술이 개발되고 있다.Recently, as the degree of integration of semiconductor devices has increased greatly, the pattern specifications of integrated circuit devices have greatly decreased. In particular, in the case of flash memory devices, the design specifications are decreasing to 130 nm or less, and thus process technologies for finer patterns are being developed.
한편, 플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)을 말하는데, EPROM(Erasable PROM)과 EEPROM(Electrically Erasable PROM)의 장점을 조합하여, 1개의 트랜지스터로서 EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행토록 만든 소자이다. 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.On the other hand, flash memory refers to a kind of PROM (programmable ROM) capable of electrical data rewriting, which combines the advantages of EPROM (Erasable PROM) and EEPROM (Electrically Erasable PROM). The device is made to perform the erase method. The flash memory is called nonvolatile memory because the memory information does not disappear even when the power is turned off. In this regard, the flash memory is different from DRAM (Dynamic RAM) and SRAM (Static RAM).
또한, 플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능 하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다. 또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다.In addition, according to a cell array scheme, a flash memory may be divided into a NOR-type structure in which cells are disposed in parallel between a bit line and ground, and a NAND-type structure in series. NOR flash memory, which is a parallel structure, is widely used for booting a mobile phone because high-speed random access is possible when performing a read operation.NAND flash memory, which is a serial structure, is usually used for data storage because of a slow reading speed but a fast writing speed. It has a merit that it is suitable for the and suitable for miniaturization. In addition, the flash memory may be classified into a stack gate type and a split gate type according to the unit cell structure, and may be divided into a floating gate device and a silicon-oxide-nitride-oxide-silicon (SONOS) device according to the shape of the charge storage layer. Can be distinguished.
이 중에서도 플로팅 게이트 소자는 플로팅 게이트의 면적에 따라 소자의 성능이 크게 좌우된다. 특히, 플로팅 게이트 라인들 사이의 간격이 점차 작아지고 있으며, 최근에는 100nm 이하로 형성될 것이 요구된다. 종래의 사진 공정을 이용하여 게이트 라인들 사이의 간격을 100nm이하로 형성하기 위해서는, 파장이 193nm인 ArF 엑사이머 레이저와 같은 파장이 작은 광원을 이용해야 한다. 그러나, ArF 엑사이머 레이저 장비는 대단히 고가이기 때문에 반도체 소자의 제조 비용이 크게 증가한다.Among them, the performance of the floating gate device is greatly influenced by the area of the floating gate. In particular, the spacing between the floating gate lines is gradually becoming smaller, and recently, it is required to be formed to 100 nm or less. In order to form the gap between the gate lines to 100 nm or less by using a conventional photographic process, it is necessary to use a light source having a small wavelength, such as an ArF excimer laser having a wavelength of 193 nm. However, because ArF excimer laser equipment is very expensive, the manufacturing cost of semiconductor devices is greatly increased.
고가의 노광 장비를 사용하는 것 대신에 최근에는 하드 마스크를 이용하여 플로팅 게이트들 사이의 간격을 줄이는 방법이 개발되었다. 도 1a 내지 도 1d에는 하드 마스크를 이용하여 플로팅 게이트 전극을 형성하는 과정을 도시하였다. Instead of using expensive exposure equipment, a method of reducing the gap between floating gates using a hard mask has recently been developed. 1A to 1D illustrate a process of forming a floating gate electrode using a hard mask.
먼저, 도 1a에서 보듯이, 터널 산화막(12)이 형성된 반도체 기판(10) 위에 플로팅 게이트를 형성하기 위한 다결정 실리콘층(14)을 형성한다. 그 후, 하드 마스크층(16)을 다결정 실리콘층(14) 위에 형성한 다음, 포토레지스트 패턴(18)을 사진 공정을 통해 형성한다. 그리고 나서, 포토레지스트 패턴(18)을 식각 마스크로 사용하여 하드 마스크층(16)을 부분적으로 식각함으로써, 도 1b에서와 같은 하드 마스크 패턴(16a)을 형성한다.First, as shown in FIG. 1A, a
이렇게 형성된 하드 마스크 패턴(16a) 상부와, 하드 마스크층(16)의 일부가 제거됨으로써 노출된 다결정 실리콘층(14)의 표면 위에, 스페이서 형성막(17)을 형성한다. 그 후, 스페이서 형성막(17)을 블랭크 식각(Blank Etch)하면, 도 1c에서 보듯이, 하드 마스크 패턴(16a)의 측벽에 스페이서(17a)가 형성된다.The
마지막으로, 하드 마스크 패턴(16a) 및 스페이서(17a)를 식각 마스크로 사용하여, 그 하부의 다결정 실리콘층(14)을 패터닝하면, 도 1d에서와 같은 단위 셀을 구성하는 복수의 플로팅 게이트 전극(14a)이 형성된다.Finally, using the
위와 같은 방법은, 플로팅 게이트 전극(14a)들 사이의 간격(D2)이 최초 하드 마스크 패턴을 형성하기 위해 사용한 포토레지스트 패턴(18)들 사이의 간격(D1)보다 작게 형성될 수 있으므로, 임계 치수(Critical Dimension)가 100nm 이하인 소자의 제작에 유리한 방법으로 이용되고 있다. 그러나, 위와 같은 방법은 하드 마스크 및 스페이서를 제조하기 위해서 복잡한 공정을 거치게 되므로 전체적인 제품의 생산성을 저하시킨다.In the above method, since the spacing D2 between the
본 발명은, 플라즈마 반응 부산물을 감광막 패턴에 부착시킴으로써, 고가의 노광 장비를 이용하지 않고도 플래시 메모리 소자의 플로팅 게이트들 사이의 라인 간격을 현저히 줄일 수 있는 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of significantly reducing the line spacing between floating gates of a flash memory device without using expensive exposure equipment by attaching a plasma reaction byproduct to a photoresist pattern.
또한, 본 발명의 다른 목적은, 반응 부산물을 감광막 패턴에 부착할 때, 서 로 이웃하는 감광막 패턴에 부착된 반응 부산물들 사이에 브릿지가 형성되는 것을 효과적으로 방지할 수 있는 방법을 제공하는 것이다.Another object of the present invention is to provide a method for effectively preventing the formation of a bridge between reaction by-products attached to neighboring photoresist patterns when the reaction by-products are attached to the photoresist pattern.
본 발명에 따른 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법은, (a) 기판 위에 식각 대상물인 박막을 형성하는 단계와, (b) 상기 박막 위에 반사 방지막을 형성하는 단계와, (c) 상기 반사 방지막 위에 감광막 패턴을 형성하는 단계와, (d) 상기 감광막 패턴을 식각 마스크로 사용하여 상기 반사 방지막을 식각하는 단계와, (e) 상기 감광막 패턴을 Ar 및 C5F8가스를 이용하여 플라즈마 처리하되 Ar : C5F8의 유량을 5 : 1 이하로 조절하여 반응 부산물을 상기 감광막 패턴의 외벽에 부착하는 단계와, (f) 상기 반응 부산물이 부착된 상기 감광막 패턴을 식각 마스크로 사용하여 상기 박막을 패터닝하는 단계를 포함한다. The method for patterning a thin film using a plasma reaction by-product according to the present invention includes the steps of (a) forming a thin film as an etching target on a substrate, (b) forming an antireflection film on the thin film, and (c) the anti-reflection film Forming a photoresist pattern thereon; (d) etching the antireflective coating using the photoresist pattern as an etch mask; and (e) plasma treating the photoresist pattern using Ar and C 5 F 8 gas. Adjusting a flow rate of Ar: C 5 F 8 to 5 or less to attach the reaction byproduct to the outer wall of the photoresist pattern, and (f) using the photoresist pattern to which the reaction byproduct is attached as an etch mask. Patterning the;
여기서, (d), (e) 및 (f) 단계는 CCP(Capacitively Coupled Plasma) 플라즈마 장치를 이용하여 수행될 수 있다. 그리고, (d) 단계는 30 ~ 100mTorr의 압력, 300 ~ 1500W의 RF 전력, 30 ~ 200sccm의 CF4, 50 ~ 300sccm의 Ar 및 5 ~ 30sccm의 O2를 공정 조건으로 하여 수행될 수 있다. 또한, (e) 단계는 10 ~ 50mTorr의 압력, 5 ~ 30sccm의 C5F8, 30 ~ 200sccm의 Ar 및 300 ~ 1500W의 RF 전원을 공정 조건으로 하여 수행될 수 있다.Here, steps (d), (e), and (f) may be performed using a capacitively coupled plasma (CCP) plasma apparatus. In addition, step (d) may be performed using a pressure of 30 to 100 mTorr, RF power of 300 to 1500 W, CF 4 of 30 to 200 sccm, Ar of 50 to 300 sccm, and O 2 of 5 to 30 sccm as process conditions. In addition, step (e) may be performed using a pressure of 10 to 50 mTorr, C 5 F 8 of 5 to 30 sccm, Ar of 30 to 200 sccm, and RF power of 300 to 1500 W as process conditions.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법의 바람직한 실시예를 자세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the method for patterning a thin film using the plasma reaction by-product according to the present invention.
먼저, 도 2a에서 보듯이, 기판(100) 위에 식각 대상물인 박막(120)을 형성한다. 여기서, 박막은 플래시 메모리 소자의 플로팅 게이트를 구성하는 다결정 실리콘층일 수 있다. 이외에도 미세 간격으로 패터닝해야 하는 다양한 종류의 막일 수 있으며, 박막의 재료에는 제한을 두지 않는다. 또한, 박막은 그 재료의 특성에 따라 물리기상증착, 화학기상증착, 원자층증착 등의 방법에 의해 형성될 수 있다.First, as shown in FIG. 2A, the
또한, 후속하는 사진 공정에서 감광막을 현상할 때 감광막의 측벽에 기판의 난반사와 고반사에 의해 예측할 수 없는 수평 및 수직 굴곡이 발생하여 후속 공정에 영향을 미칠 수 있다. 따라서, 감광막 패턴을 형성하기 전에 박막(120) 위에 반사 방지막(Antireflective Coating, 130)을 형성한다.In addition, when developing the photoresist in a subsequent photographic process, unpredictable horizontal and vertical bending due to diffuse reflection and high reflection of the substrate may occur on the sidewalls of the photoresist, which may affect subsequent processes. Therefore, an
그 후, 박막(120) 위에 일반적인 사진 공정을 통해 감광막 패턴(140)을 형성한다. 감광막 패턴들(140) 사이의 간격은 최종적으로 형성할 박막 패턴의 라인 간격보다 크게 형성된다. 만약, 최종적인 박막 패턴의 라인 간격을 100nm로 설정한 경우, 감광막 패턴(140) 사이의 간격은 100nm 이상으로 형성될 수 있다. 후술하겠지만, 감광막 패턴들(140) 사이의 간격은 플라즈마 반응 부산물에 의해 목적하는 라인 간격(100nm 이하)으로 좁아질 수 있다.Thereafter, the
다음으로, 도 2b에서 보듯이, 감광막 패턴(140)을 식각 마스크로 사용하여 반사 방지막(130)을 식각함으로써 반사 방지막 패턴(130a)을 형성한다. 반사 방지막(130)의 식각 공정은 CCP형(Capacitively Coupled Plasma) 플라즈마 장치를 이용 할 수 있는데, 바람직하게는 CF4 및 O2 가스를 공정 가스로서 이용한다. 특히, CF4 : O2 가스의 유량비를 8 : 1 이상으로 조절하면, 반사 방지막(130)의 식각 공정 동안에 박막(120)이 식각되는 것을 효과적으로 방지할 수 있다. 구체적인 공정 조건으로는, 30 ~ 100mTorr의 압력, 300 ~ 1500W의 RF 전력, 30 ~ 200sccm의 CF4, 50 ~ 300sccm의 Ar 및 5 ~ 30sccm의 O2를 공정 조건으로 하여 약 5 내지 25초 동안 수행하는 것이 더욱 바람직하다. Next, as shown in FIG. 2B, the
그리고 나서, 도 2c에서 보듯이, 박막(120)의 식각 공정을 진행하기 전에, 감광막 패턴(140)을 플라즈마 처리하여 생성된 반응 부산물을 감광막 패턴(140)의 외벽에 부착한다. 이 플라즈마 처리에는 C5F8 플라즈마를 이용하는 것이 바람직하다. 감광막과 C5F8 플라즈마의 반응으로 인해 CxFy 계열의 반응 부산물이 생성될 수 있다. 반응 부산물은 일반적으로 높은 에너지를 가지고 있어서 매우 불안정한 상태이다. 이 때문에, 반응 부산물은 자신의 에너지를 잃고 안정한 상태로 돌아가려는 성질을 갖게 되는데, 대부분의 공정에서는 공정 쳄버 밖으로 배출시키게 된다. 그러나, 본 발명에서는 공정 조건을 적절하게 조절하여 생성된 반응 부산물을 감광막 패턴(140)의 외벽에 적절한 두께로 부착시킨다.Then, as shown in FIG. 2C, before the etching process of the
한편, 반응 부산물은 감광막 패턴(140)의 외벽 뿐만 아니라 박막(120)의 상부에도 부착될 수 있다. 만약 박막(120)의 표면에 반응 부산물이 부착되면 후속하는 식각 공정에서 박막의 식각이 제대로 수행되지 못한다. 도 3a에는 반응 부산물 (150)이 감광막 패턴 뿐만 아니라 박막(120) 위에도 형성되어 이웃하는 감광막 패턴(140) 사이에 형성된 반응 부산물 사이에 브릿지(150a)가 형성된 상태를 주사전자현미경으로 촬영한 이미지를 나타내었다.On the other hand, the reaction by-products may be attached to the top of the
반응 부산물의 브릿지(150a)가 생성되지 않도록 하기 위해서는, 반응 부산물을 형성하기 위한 공정 가스와 직진성을 가진 이온의 양을 적절하게 조절하여 박막(120) 위에 반응 부산물이 형성되지 않도록 하는 것이 바람직하다. 이를 위해서 감광막의 플라즈마 처리에는 아르곤(Ar) 및 플루오르카본(Fluorocarbon) 가스를 이용하되 Ar의 유량을 플루오르카본 가스의 유량보다 5배 이하로 제어한다. 도 3b에는, CCP(Capacitively Coupled Plasma) 타입의 플라즈마 장치(TEL(社)의 DRM(Dipole Ring Magnetron))를 사용하여 반응 부산물(150)을 감광막 패턴(140)에 부착한 상태를 촬영한 주사전자현미경의 이미지를 나타내었다. 여기서, 플라즈마 공정 조건으로는, 10 ~ 50mTorr의 공정 쳄버 압력, 300 ~ 1500W의 RF 전력, 5 ~ 30sccm의 C5F8, 1 ~ 20sccm의 CH2F2, 30 ~ 200sccm의 Ar 및 0 ~ 10sccm의 O2를 공정 조건으로 약 10 내지 60초 동안 실시하였다. 특히, Ar : C5F8의 유량비를 5 : 1 이하로 설정하였다.In order not to generate the
도 3a 및 도 3b를 비교하면, 도 3a에서는 박막(120) 위에 반응 부산물 브릿지(150a)가 약 1200Å 이상으로 형성되어 있음을 볼 수 있으나, 도 3b에서는 브릿지(150a)가 형성되지 않고 감광막 패턴(140)의 외벽에만 선택적으로 반응 부산물(150)이 부착되어 있음을 볼 수 있다.Comparing FIGS. 3A and 3B, in FIG. 3A, the reaction by-
다음으로, 도 2d에서 보듯이, 반응 부산물(150)이 부착된 감광막 패턴(140)을 식각 마스크로 사용하여 박막(120)을 식각함으로써, 소정의 간격으로 이격된 박막 패턴(120a)을 형성한다. 상술한 방법에 의해 패터닝한 박막 패턴(120a)의 라인 간격은 감광막 패턴(140)의 라인 간격보다 좁게 형성될 수 있다.Next, as illustrated in FIG. 2D, the
본 발명에 따르면, 반도체 소자 특히 플래시 메모리 소자에서 100nm 이하의 라인 간격으로 플로팅 게이트를 형성할 때, 고가의 노광 장비를 이용하지 않고도 원하는 라인 간격으로 플로팅 게이트를 형성할 수 있다. 특히, 본 발명에서는 플라즈마 반응 부산물을 감광막 패턴에 부착하여 식각 마스크로 사용하는데, 반응 부산물이 식각 대상물인 박막 위에 형성되지 않고 감광막 패턴의 외벽에만 선택적으로 형성될 수 있도록 한다.According to the present invention, when forming a floating gate at a line interval of 100 nm or less in a semiconductor device, especially a flash memory device, the floating gate may be formed at a desired line interval without using expensive exposure equipment. In particular, in the present invention, the plasma by-products are attached to the photoresist pattern and used as an etch mask, so that the reaction by-products are not formed on the thin film, which is an object to be etched, and may be selectively formed only on the outer wall of the photoresist pattern.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.Although a preferred embodiment of the present invention has been described so far, those skilled in the art will be able to implement in a modified form without departing from the essential characteristics of the present invention. Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation. Should be interpreted as being included in.
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