KR20070069762A - Self refresh control circuit of semiconductor memory device - Google Patents

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KR20070069762A KR1020050132220A KR20050132220A KR20070069762A KR 20070069762 A KR20070069762 A KR 20070069762A KR 1020050132220 A KR1020050132220 A KR 1020050132220A KR 20050132220 A KR20050132220 A KR 20050132220A KR 20070069762 A KR20070069762 A KR 20070069762A
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Abstract

A self refresh control circuit of a semiconductor memory device is provided to reduce current consumption of the memory device at a low temperature by varying a self refresh period based on a detected temperature. A self refresh control circuit of a semiconductor memory device includes a counter(20), a temperature detector, and an output unit(70). The counter counts the number of clock signals having the same period and outputs plural count signals. The temperature detector detects the variation in the self refresh period according to the temperature variation at predetermined time intervals, and outputs a control signal corresponding to the variation. The temperature detector delivers the count signal corresponding to the current temperature according to the control signal. The output unit receives the count signal from the temperature detector and outputs a self refresh pulse signal every self refresh period. The temperature detector includes a timer(30), a temperature-sensitive delay unit(40), a pulse generator(50), a controller(60), and a signal delivery unit.

Description

반도체 메모리 장치의 셀프 리프레쉬 제어 회로{SELF REFRESH CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}Self-refresh control circuit of semiconductor memory device {SELF REFRESH CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 실시 예에 따른 셀프 리프레쉬 제어 회로를 나타내는 회로도.1 is a circuit diagram showing a self-refresh control circuit according to an embodiment of the present invention.

도 2는 본 발명의 실시 예에 따른 파형도.2 is a waveform diagram according to an embodiment of the present invention.

도 3은 고온의 경우에 대한 본 발명의 실시 예에 따른 파형도.3 is a waveform diagram according to an embodiment of the present invention for the case of high temperature.

도 4는 저온의 경우에 대한 본 발명의 실시 예에 따른 파형도.4 is a waveform diagram according to an embodiment of the present invention for the case of low temperature.

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 온도에 따라 셀프 리프레쉬 주기를 조절하기 위한 셀프 리프레쉬 제어 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a self refresh control circuit for adjusting a self refresh cycle according to temperature.

일반적으로, DARM(Dynamic Random Access Memory)의 셀은 데이터를 써준 후 일정 시간이 지나면, 여러 가지 누설(leakage) 소스를 통해 데이터를 잃어버리므로, 그 전에 주기적으로 데이터를 다시 써주는 리프레쉬(refresh) 동작을 필요로 한다.In general, a cell in a DRAM (Dynamic Random Access Memory) loses data through various leakage sources after a certain period of time after it has been written, thus refreshing the data periodically. Requires action.

여기서, 리프레쉬 동작은 셀 트랜지스터를 턴 온시켜 그 안에 저장된 데이터 를 비트 라인 쌍(pair)에 실은 후, 비트 라인 감지 증폭기를 통해 전원전압 레벨로 증폭시켜 셀에 데이터를 재저장(restore)하는 동작을 의미한다.In this case, the refresh operation turns on the cell transistor, loads the data stored therein into a bit line pair, and then amplifies to a power supply voltage level through a bit line sense amplifier to restore data to the cell. it means.

이러한 리프레쉬 동작은 온도가 상승함에 따라 셀 캐패시터에 저장된 데이터가 유지되는 시간이 줄어들므로, 고온에서 자주 수행되어야 한다. 따라서, 종래의 반도체 메모리 장치는 저장된 데이터가 손실되지 않도록 하기 위해, 높은 온도를 기준으로 리프레쉬 주기를 설정해둔다.Such a refresh operation should be frequently performed at high temperature since the time that the data stored in the cell capacitor is maintained is increased as the temperature is increased. Therefore, the conventional semiconductor memory device sets a refresh cycle based on a high temperature so that the stored data is not lost.

하지만, 리프레쉬 동작은 온도가 하강함에 따라 셀 캐패시터에 저장된 데이터가 유지되는 시간이 늘어나므로, 저온에서 자주 수행될 필요가 없다. 따라서, 종래의 반도체 메모리 장치는 온도에 상관없이 전류를 많이 소모할 수 있는 문제점이 있다.However, the refresh operation does not need to be frequently performed at low temperatures because the time for which the data stored in the cell capacitor is maintained increases as the temperature decreases. Therefore, the conventional semiconductor memory device has a problem that can consume a lot of current regardless of the temperature.

따라서, 본 발명의 목적은 셀프 리프레쉬 제어 회로를 이용하여 온도의 변화에 따라 리프레쉬 주기를 조절함으로써 리프레쉬 동작시 불필요하게 소모되는 전류를 줄이기 위함이다.Accordingly, an object of the present invention is to reduce the unnecessary current consumed during the refresh operation by adjusting the refresh cycle according to the change of temperature by using a self refresh control circuit.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 셀프 리프레쉬 제어 회로는, 일정한 주기를 가진 클럭 신호를 카운트하여 다수의 카운트 신호로 출력하는 카운터부; 일정 시간마다 온도에 따른 셀프 리프레쉬의 주기의 변화를 감지하여 상기 주기 변화에 대응하는 제어 신호를 출력하며, 상기 제어 신호에 의해 현재 온도에 대응되는 카운트 신호를 전달하는 감지부; 및 상기 감지부에 서 전달된 카운트 신호를 이용하여 셀프 리프레쉬 주기마다 펄스를 발생하는 셀프 리프레쉬 펄스 신호를 출력하는 출력부;를 포함함을 특징으로 한다.Self-refresh control circuit according to an embodiment of the present invention for achieving the above object, the counter unit for counting the clock signal having a predetermined period and outputs a plurality of count signals; A sensing unit which detects a change in a cycle of self refresh according to a temperature at a predetermined time and outputs a control signal corresponding to the cycle change, and transmits a count signal corresponding to a current temperature by the control signal; And an output unit configured to output a self refresh pulse signal that generates a pulse for each self refresh cycle by using the count signal transferred from the sensing unit.

상기 구성에서, 상기 카운터부는 일련의 다수의 카운트를 구비하며, 상기 카운트들은 순차적으로 2배 분주된 주기를 갖는 카운트 신호를 출력함이 바람직하다.In the above configuration, it is preferable that the counter section has a series of a plurality of counts, and the counts sequentially output a count signal having a period twice divided.

상기 구성에서, 상기 감지부는, 일정 시간마다 셀프 리프레쉬 주기를 감지하기 위한 감지 신호를 출력하는 타이머부; 온도에 따라 상기 감지 신호의 지연량을 조절하여 지연 감지 신호로 출력하는 온도 감응형 지연부; 상기 감지 신호가 디스에이블되는 시점에서 소정 시간 지연된 시점에 펄스를 발생하는 펄스 발생부; 상기 펄스 발생부에서 펄스를 발생할 때 상기 감지 신호와 상기 지연 감지 신호를 비교하여 상기 다수의 카운트 신호의 전달을 제어하는 제어 신호를 출력하는 제어부; 상기 제어부에서 출력된 제어 신호에 의해 상기 다수의 카운트 신호 중 어느 하나를 선택하여 전달하는 전달부;를 포함함이 바람직하다.In the above configuration, the detection unit, a timer unit for outputting a detection signal for detecting a self refresh period every predetermined time; A temperature sensitive delay unit configured to adjust a delay amount of the detection signal according to a temperature and output a delay detection signal; A pulse generator for generating a pulse at a time delayed by a predetermined time from when the detection signal is disabled; A control unit for outputting a control signal for controlling the transfer of the plurality of count signals by comparing the detection signal with the delay detection signal when the pulse generator generates a pulse; And a transmission unit for selecting and transmitting any one of the plurality of count signals by the control signal output from the controller.

상기 구성에서, 상기 온도 감응형 지연부는 고온일 때 상기 감지 신호의 지연량을 크게 하고, 저온일 때 상기 감지 신호의 지연량을 적게 하여 지연 감지 신호로 출력함이 바람직하다.In the above configuration, it is preferable that the temperature sensitive delay unit outputs a delay detection signal by increasing the delay amount of the detection signal when the temperature is high and decreasing the delay amount of the detection signal when the temperature is low.

상기 구성에서, 상기 제어부는 상기 펄스 발생부에서 펄스를 발생할 동안, 상기 감지 신호와 상기 지연 감지 신호의 논리 레벨이 동일할 때 상기 제어 신호를 디스에이블 상태로 출력하고, 상기 감지 신호와 상기 지연 감지 신호의 논리 레벨이 다를 때 상기 제어 신호를 인에이블 상태로 출력함이 바람직하다.In the above configuration, the control unit outputs the control signal in a disabled state when the logic level of the detection signal and the delay detection signal is the same while generating a pulse in the pulse generator, and detects the detection signal and the delay detection. It is preferable to output the control signal in the enabled state when the logic level of the signal is different.

상기 구성에서, 상기 제어부는, 상기 감지 신호의 위상을 반전하는 인버터 수단; 상기 인버터 수단에 의해 위상이 반전된 신호와 상기 지연 감지 신호를 낸드 조합하는 조합 수단; 상기 펄스 발생부에서 펄스를 발생할 때 상기 조합 수단에 의해 낸드 조합된 신호를 전달하는 전달 수단; 상기 전달 수단에서 전달된 신호를 래치하여 상기 제어 신호로 출력하는 래치 수단;을 포함함이 바람직하다.In the above configuration, the control unit includes: inverter means for inverting a phase of the detection signal; Combining means for NAND combining the signal whose phase is inverted by the inverter means and the delay detection signal; Transfer means for transferring a NAND combined signal by the combining means when generating a pulse in the pulse generator; And latch means for latching the signal transmitted from the transmission means and outputting the signal as the control signal.

상기 구성에서, 상기 전달 수단은 패스 게이트로 구성됨이 바람직하다.In the above configuration, the transfer means is preferably configured as a pass gate.

상기 구성에서, 상기 전달부는 상기 제어 신호가 디스에이블 상태일 때 상기 다수의 카운트 신호 중 주기가 긴 카운트 신호를 전달하는 제 1 패스 게이트와, 상기 제어 신호가 인에이블 상태일 때 상기 다수의 카운트 신호 중 주기가 짧은 카운트 신호를 전달하는 제 2 패스 게이트로 이루어짐이 바람직하다.In the above configuration, the transfer unit may include a first pass gate configured to transmit a long period count signal among the plurality of count signals when the control signal is in a disabled state, and the plurality of count signals when the control signal is in an enabled state. It is preferable that the period is made up of a second pass gate that transfers a short count signal.

상기 구성에서, 상기 셀프 리프레쉬 펄스 신호는 상기 감지부에서 전달된 카운트 신호가 인에이블되는 시점에서 펄스를 발생함이 바람직하다.In the above configuration, the self-refresh pulse signal preferably generates a pulse when the count signal transmitted from the sensing unit is enabled.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시 예로써 도 1의 회로가 개시되며, 실시 예는 기본 주기를 가진 리프레쉬 신호를 카운트하여 다수의 카운트 신호를 생성한다. 그리고, 실시 예는 온도를 감지하여 고온인 경우 생성된 카운트 신호 중 주기가 긴 신호를 셀프 리프레쉬 신호로 사용하고, 저온인 경우 생성된 카운트 신호 중 주기가 짧은 신호를 셀프 리프레쉬 신호로 사용한다.The circuit of FIG. 1 is disclosed as an embodiment of the present invention, which generates a plurality of count signals by counting a refresh signal having a basic period. In addition, the embodiment senses a temperature and uses a signal having a long period among the count signals generated at a high temperature as a self refresh signal, and uses a signal having a short period among the generated count signals as a self refresh signal at a low temperature.

구체적으로, 도 1의 실시 예는 클럭 발생부(10), 카운터부(20), 타이머부(30), 온도 감응형 지연부(40), 펄스 발생부(50), 제어부(60), 및 출력부(70)을 포 함한다.In detail, the embodiment of FIG. 1 includes a clock generator 10, a counter 20, a timer 30, a temperature sensitive delay unit 40, a pulse generator 50, a controller 60, and It includes an output 70.

클럭 발생부(10)는 셀프 리프레쉬 모드시 제어 신호(ENABLE)가 인에이블될 때 동작하여 셀프 리프레쉬의 기본 주기를 갖는 기본 클럭 신호(x1)를 생성한다.The clock generator 10 operates when the control signal ENABLE is enabled in the self refresh mode to generate a basic clock signal x1 having a basic period of self refresh.

그리고, 생성된 기본 클럭 신호(x1)는 카운터부(20)에 의해 카운트되어 다수의 카운트 신호(x2,x4,x8,x16)로 제공된다. 이때, 카운터부(20)는 다수의 카운터를 포함하며, 본 발명에서는 실시 예로써 4개의 카운터(21~24)를 구비한 카운터부(20)에 대해 설명하기로 한다.The generated basic clock signal x1 is counted by the counter unit 20 and provided as a plurality of count signals x2, x4, x8, and x16. At this time, the counter unit 20 includes a plurality of counters, and in the present invention, the counter unit 20 having four counters 21 to 24 will be described.

즉, 카운터부(20)는 다수의 카운터(21~24) 중 어느 하나에서 카운트된 신호를 다음 카운트의 입력으로 하여 다수의 카운트 신호(x2,x4,x8,x16)를 생성한다.That is, the counter unit 20 generates a plurality of count signals x2, x4, x8, x16 by using the signal counted in any one of the plurality of counters 21 to 24 as the next count input.

이때, 클럭 발생부(10)는 도 2에 도시된 바와 같이, 각 카운트 신호(x2,x4,x8,x16)가 이전 카운트 신호보다 두 배의 주기를 갖도록 카운트하고, 본 발명에서는 생성된 각 카운트 신호(x2,x4,x8,x16)를 셀프 리프레쉬 신호(SREF)로 사용한다.At this time, the clock generator 10 counts each count signal (x2, x4, x8, x16) to have a period twice as long as the previous count signal, as shown in FIG. The signals x2, x4, x8 and x16 are used as the self refresh signal SREF.

타이머부(30)는 셀프 리프레쉬 모드시 제어 신호(ENABLE)가 인에이블될 때 동작하여 일정 시간마다 셀프 리프레쉬 주기를 감지하기 위한 감지 신호(CLK)를 출력한다. 즉, 타이머부(30)는 셀프 리프레쉬 주기의 변동을 감지하기 위하여 일정 시간마다 인에이블되는 감지 신호(CLK)를 출력한다.The timer unit 30 operates when the control signal ENABLE is enabled in the self refresh mode, and outputs a detection signal CLK for detecting a self refresh cycle every predetermined time. That is, the timer unit 30 outputs a detection signal CLK which is enabled every predetermined time in order to detect a change in the self refresh cycle.

그리고, 타이머부(30)에서 출력된 감지 신호(CLK)는 각각 온도 감응형 지연부(40), 펄스 발생부(50), 및 제어부(60)로 입력된다.The sensing signal CLK output from the timer unit 30 is input to the temperature sensitive delay unit 40, the pulse generator 50, and the controller 60, respectively.

이때, 온도 감응형 지연부(40)는 온도에 따라 감지 신호(CLK)의 지연량을 조 절하여 지연 감지 신호(CLK_D)로 출력하고, 펄스 발생부(50)는 감지 신호(CLK)에 의해 펄스 신호(PULSE)를 발생하며, 제어부(60)는 펄스 발생부(50)에서 펄스 신호(PULSE)를 발생할 때 감지 신호(CLK)와 지연 감지 신호(CLK_D)를 비교하여 다수의 카운트 신호(x2,x4,x8,x16)의 전달을 제어한다. 여기서, 온도 감응형 지연부(40)는 온도 센서를 이용하거나 온도에 따른 내부 소자의 특성 변화 등을 이용하여 설계될 수 있다.At this time, the temperature sensitive delay unit 40 adjusts the delay amount of the detection signal CLK according to the temperature and outputs it as the delay detection signal CLK_D, and the pulse generator 50 generates the delay signal 50 by the detection signal CLK. The pulse signal PULSE is generated, and the control unit 60 compares the detection signal CLK and the delay detection signal CLK_D when the pulse generator 50 generates the pulse signal PULSE, thereby generating a plurality of count signals x2. , x4, x8, x16). Here, the temperature sensitive delay unit 40 may be designed using a temperature sensor or using a characteristic change of an internal device according to temperature.

이러한 온도 감응형 지연부(40), 펄스 발생부(50), 및 제어부(60)의 동작을 도 1, 도 3, 및 도 4를 참조하여 상세히 살펴보면 아래와 같다.The operations of the temperature sensitive delay unit 40, the pulse generator 50, and the controller 60 will be described in detail with reference to FIGS. 1, 3, and 4.

온도 감응형 지연부(40)는 온도가 변할 때 감지 신호(CLK)를 지연시켜 지연 감지 신호(CLK_D)로 출력한다. 이때, 온도 감응형 지연부(40)는 고온(HOT)일 때 감지 신호(CLK)의 지연량을 크게 하여 지연 감지 신호(CLK_D)로 출력하고, 저온(COLD)일 때 감지 신호(CLK)의 지연량을 적게 하여 지연 감지 신호(CLK_D)로 출력한다.The temperature sensitive delay unit 40 delays the detection signal CLK when the temperature changes and outputs the delayed detection signal CLK_D. At this time, the temperature-sensitive delay unit 40 outputs the delayed detection signal CLK_D by increasing the delay amount of the detection signal CLK at the high temperature HOT and outputs the delayed detection signal CLK_D at the low temperature COLD. The delay amount is reduced and output as the delay detection signal CLK_D.

펄스 발생부(50)는 감지 신호가 디스에이블되는 시점에서 소정 시간 지연된 시점에 펄스 신호(PULSE)를 발생한다.The pulse generator 50 generates a pulse signal PULSE at a time delayed by a predetermined time from the time when the detection signal is disabled.

제어부(60)는 세 개의 인버터(IV1~IV3), 낸드 게이트(ND), 세 개의 패스 게이트(PG1~PG3), 및 래치(LAT)로 구성될 수 있으며, 펄스 발생부(50)에서 펄스 신호(PULSE)를 발생할 때 감지 신호(CLK)와 지연 감지 신호(CLK_D)의 비교하여 다수의 카운트 신호(x2,x4,x8,x16) 중 하나를 선택한다.The controller 60 may include three inverters IV1 to IV3, a NAND gate ND, three pass gates PG1 to PG3, and a latch LAT, and the pulse generator 50 may generate a pulse signal. When generating the PULSE, one of the plurality of count signals x2, x4, x8, and x16 is selected by comparing the detection signal CLK and the delay detection signal CLK_D.

구체적으로, 낸드 게이트(ND)는 인버터(IV1)에 의해 감지 신호(CLK)의 위상 이 반전된 반전 감지 신호(CLKB)와 지연 감지 신호(CLK_D)를 낸드 조합하여 비교 신호(TEMPB)로 출력한다.Specifically, the NAND gate ND NAND-combines the inversion detection signal CLKB and the delay detection signal CLK_D in which the phase of the detection signal CLK is inverted by the inverter IV1 and outputs the result as a comparison signal TEMPB. .

이후, 패스 게이트(PG1)는 펄스 신호(PULSE)가 인에이블 상태일 때 비교 신호(TEMPB)를 래치(LAT)로 전달하고, 래치(LAT)는 비교 신호(TEMPB)를 래치한 후 제어 신호(TEMP)로 출력한다.Thereafter, the pass gate PG1 transfers the comparison signal TEMPB to the latch LAT when the pulse signal PULSE is enabled, and the latch LAT latches the comparison signal TEMPB and then the control signal TEMP).

즉, 제어부(60)는 펄스 신호(PULSE)가 인에이블 상태일 때 반전 감지 신호(CLKB)와 지연 감지 신호(CLK_D)의 논리 레벨이 동일하면 제어 신호(TEMP)를 인에이블시키고, 펄스 신호(PULSE)가 인에이블 상태일 때 반전 감지 신호(CLKB)와 지연 감지 신호(CLK_D)의 논리 레벨이 다르면 제어 신호(TEMP)를 디스에이블시킨다.That is, the controller 60 enables the control signal TEMP when the logic level of the inversion detection signal CLKB and the delay detection signal CLK_D is the same when the pulse signal PULSE is enabled, and the pulse signal PULSE is the same. When PULSE is in the enabled state, if the logic level of the inversion detection signal CLKB and the delay detection signal CLK_D are different, the control signal TEMP is disabled.

다시 말해, 제어부(60)는 고온 상태에서 펄스 신호(PULSE)가 인에이블될 때 반전 감지 신호(CLKB)와 지연 감지 신호(CLK_D)의 논리 레벨이 동일하므로, 펄스 발생부(50)에서 펄스 신호(PULSE)를 발생하는 시점에서 제어 신호(TEMP)를 인에이블시킨다.In other words, since the logic level of the inversion detection signal CLKB and the delay detection signal CLK_D is the same when the pulse signal PULSE is enabled in the high temperature state, the control unit 60 may generate a pulse signal from the pulse generator 50. The control signal TEMP is enabled at the time of generating (PULSE).

반면에, 제어부(60)는 저온 상태에서 펄스 신호(PULSE)가 인에이블될 때 반전 감지 신호(CLKB)와 지연 감지 신호(CLK_D)의 논리 레벨이 다르므로, 펄스 발생부(50)에서 펄스 신호(PULSE)를 발생하는 시점에서 제어 신호(TEMP)를 디스에이블시킨다.On the other hand, since the logic level of the inversion detection signal CLKB and the delay detection signal CLK_D is different when the pulse signal PULSE is enabled in the low temperature state, the controller 60 may generate a pulse signal in the pulse generator 50. The control signal TEMP is disabled at the time when (PULSE) is generated.

이후, 패스 게이트(PG2)는 제어 신호(TEMP)가 디스에이블 상태일 때 카운트 신호(x16)를 출력부(70)로 전달하고, 제어 신호(TEMP)가 인에이블 상태일 때 카운트 신호(x4)를 출력부(70)로 전달한다.Thereafter, the pass gate PG2 transmits the count signal x16 to the output unit 70 when the control signal TEMP is in the disabled state, and counts the signal x4 when the control signal TEMP is in the enabled state. It passes to the output unit 70.

그리고, 출력부(70)는 제어부(60)에서 전달된 카운트 신호를 셀프 리프레쉬 주기마다 펄스를 발생하는 셀프 리프레쉬 펄스 신호(PSRF)로 출력한다. 이때, 셀프 리프레쉬 펄스 신호(PSRF)는 출력부(70)에서 전달된 카운트 신호가 인에이블되는 시점에서 펄스를 발생하는 신호이다.The output unit 70 outputs the count signal transmitted from the control unit 60 as a self refresh pulse signal PSRF that generates a pulse for each self refresh period. In this case, the self refresh pulse signal PSRF is a signal that generates a pulse when the count signal transmitted from the output unit 70 is enabled.

이와 같이, 본 발명의 실시 예에 따른 셀프 리프레쉬 제어 회로는 리프레쉬 동작시 기본 주기를 가진 리프레쉬 신호를 카운트하여 다수의 카운트 신호를 생성한 후, 고온에서 다수의 카운트 신호 중 주기가 긴 신호를 셀프 리프레쉬 신호로 사용하고, 저온에서 다수의 카운트 신호 중 주기가 짧은 신호를 셀프 리프레쉬 신호로 사용한다.As such, the self-refresh control circuit according to an embodiment of the present invention counts the refresh signals having a basic period during the refresh operation to generate a plurality of count signals, and then self-refreshes a signal having a long period among the plurality of count signals at a high temperature. It is used as a signal, and a signal having a short cycle among a plurality of count signals at a low temperature is used as a self refresh signal.

따라서, 본 발명의 실시 예에 따른 셀프 리프레쉬 제어 회로는 온도의 변화에 따라 셀프 리프레쉬 주기를 제어하며, 특히 저온에서 짧은 셀프 리프레쉬 주기를 가지도록 제어함으로써, 셀프 리프레쉬 동작시 전류 소모를 줄이는 효과가 있다.Therefore, the self-refresh control circuit according to an embodiment of the present invention controls the self-refresh cycle according to the change of temperature, and in particular, by controlling to have a short self-refresh cycle at low temperature, thereby reducing the current consumption during the self-refresh operation. .

본 발명의 실시 예는 온도에 따라 감지 신호(CLK)의 지연량을 변화시킨 지연 감지 신호(CLK_D)와 감지 신호(CLK)를 비교하여 온도를 감지하고, 감지된 온도에 따라 각각 다른 주기를 갖는 신호들 중 하나를 선택하여 셀프 리프레쉬 주기로 사용함으로써, 저온에서 소모되는 전류량을 줄일 수 있는 효과가 있다.According to an exemplary embodiment of the present invention, a temperature is detected by comparing a delay detection signal CLK_D and a detection signal CLK, in which a delay amount of the detection signal CLK is changed according to temperature, and has a different period depending on the detected temperature. By selecting one of the signals and using it as a self refresh cycle, the amount of current consumed at a low temperature can be reduced.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not limited thereto, and the invention is not limited to the scope of the invention as defined by the following claims. Those skilled in the art will readily appreciate that modifications and variations can be made.

Claims (9)

일정한 주기를 가진 클럭 신호를 카운트하여 다수의 카운트 신호로 출력하는 카운터부;A counter unit for counting clock signals having a predetermined period and outputting the plurality of count signals; 일정 시간마다 온도에 따른 셀프 리프레쉬의 주기의 변화를 감지하여 상기 주기 변화에 대응하는 제어 신호를 출력하며, 상기 제어 신호에 의해 현재 온도에 대응되는 카운트 신호를 전달하는 감지부; 및A sensing unit which detects a change in a cycle of self refresh according to a temperature at a predetermined time and outputs a control signal corresponding to the cycle change, and transmits a count signal corresponding to a current temperature by the control signal; And 상기 감지부에서 전달된 카운트 신호를 이용하여 셀프 리프레쉬 주기마다 펄스를 발생하는 셀프 리프레쉬 펄스 신호를 출력하는 출력부;를 포함함을 특징으로 하는 셀프 리프레쉬 주기 제어 회로.And an output unit for outputting a self refresh pulse signal for generating a pulse for each self refresh cycle by using the count signal transferred from the sensing unit. 제 1 항에 있어서,The method of claim 1, 상기 카운터부는 일련의 다수의 카운트를 구비하며, 상기 카운트들은 순차적으로 2배 분주된 주기를 갖는 카운트 신호를 출력함을 특징으로 하는 셀프 리프레쉬 주기 제어 회로.And the counter unit includes a series of a plurality of counts, and the counts sequentially output a count signal having a period divided twice. 제 1 항에 있어서,The method of claim 1, 상기 감지부는,The detection unit, 일정 시간마다 셀프 리프레쉬 주기를 감지하기 위한 감지 신호를 출력하는 타이머부;A timer unit for outputting a detection signal for detecting a self refresh cycle every predetermined time; 온도에 따라 상기 감지 신호의 지연량을 조절하여 지연 감지 신호로 출력하는 온도 감응형 지연부;A temperature sensitive delay unit configured to adjust a delay amount of the detection signal according to a temperature and output a delay detection signal; 상기 감지 신호가 디스에이블되는 시점에서 소정 시간 지연된 시점에 펄스 를 발생하는 펄스 발생부;A pulse generator for generating a pulse at a time delayed by a predetermined time from when the detection signal is disabled; 상기 펄스 발생부에서 펄스를 발생할 때 상기 감지 신호와 상기 지연 감지 신호를 비교하여 상기 다수의 카운트 신호의 전달을 제어하는 제어 신호를 출력하는 제어부;A control unit for outputting a control signal for controlling the transfer of the plurality of count signals by comparing the detection signal with the delay detection signal when the pulse generator generates a pulse; 상기 제어부에서 출력된 제어 신호에 의해 상기 다수의 카운트 신호 중 어느 하나를 선택하여 전달하는 전달부;를 포함함을 특징으로 하는 셀프 리프레쉬 주기 제어 회로.And a transfer unit which selects and transfers any one of the plurality of count signals according to the control signal output from the controller. 제 3 항에 있어서,The method of claim 3, wherein 상기 온도 감응형 지연부는 고온일 때 상기 감지 신호의 지연량을 크게 하고, 저온일 때 상기 감지 신호의 지연량을 적게 하여 지연 감지 신호로 출력함을 특징으로 하는 셀프 리프레쉬 주기 제어 회로.And the temperature sensitive delay unit outputs a delay detection signal by increasing the delay amount of the detection signal when the temperature is high and reducing the delay amount of the detection signal when the temperature is low. 제 5 항에 있어서,The method of claim 5, 상기 제어부는 상기 펄스 발생부에서 펄스를 발생할 동안, 상기 감지 신호와 상기 지연 감지 신호의 논리 레벨이 동일할 때 상기 제어 신호를 디스에이블 상태로 출력하고, 상기 감지 신호와 상기 지연 감지 신호의 논리 레벨이 다를 때 상기 제어 신호를 인에이블 상태로 출력함을 특징으로 하는 셀프 리프레쉬 주기 제어 회로.The control unit outputs the control signal to the disabled state when the logic level of the detection signal and the delay detection signal are the same while generating a pulse in the pulse generator, and generates a logic level of the detection signal and the delay detection signal. And outputting the control signal in an enabled state when it is different. 제 5 항에 있어서,The method of claim 5, 상기 제어부는,The control unit, 상기 감지 신호의 위상을 반전하는 인버터 수단;Inverter means for inverting the phase of the sense signal; 상기 인버터 수단에 의해 위상이 반전된 신호와 상기 지연 감지 신호를 낸드 조합하는 조합 수단;Combining means for NAND combining the signal whose phase is inverted by the inverter means and the delay detection signal; 상기 펄스 발생부에서 펄스를 발생할 때 상기 조합 수단에 의해 낸드 조합된 신호를 전달하는 전달 수단;Transfer means for transferring a NAND combined signal by the combining means when generating a pulse in the pulse generator; 상기 전달 수단에서 전달된 신호를 래치하여 상기 제어 신호로 출력하는 래치 수단;을 포함함을 특징으로 하는 셀프 리프레쉬 주기 제어 회로.And a latch means for latching the signal transmitted from the transfer means and outputting the signal as the control signal. 제 6 항에 있어서,The method of claim 6, 상기 전달 수단은 패스 게이트로 구성됨을 특징으로 하는 셀프 리프레쉬 주기 제어 회로.And the transfer means comprises a pass gate. 제 3 항에 있어서,The method of claim 3, wherein 상기 전달부는 상기 제어 신호가 디스에이블 상태일 때 상기 다수의 카운트 신호 중 주기가 긴 카운트 신호를 전달하는 제 1 패스 게이트와, 상기 제어 신호가 인에이블 상태일 때 상기 다수의 카운트 신호 중 주기가 짧은 카운트 신호를 전달하는 제 2 패스 게이트로 이루어짐을 특징으로 하는 셀프 리프레쉬 주기 제어 회로.The transfer unit may include a first pass gate configured to transmit a long period count signal among the plurality of count signals when the control signal is in a disabled state, and a short period among the plurality of count signals when the control signal is in an enabled state. And a second pass gate for transmitting a count signal. 제 1 항에 있어서,The method of claim 1, 상기 셀프 리프레쉬 펄스 신호는 상기 감지부에서 전달된 카운트 신호가 인에이블되는 시점에서 펄스를 발생함을 특징으로 하는 셀프 리프레쉬 주기 제어 회로.And the self-refresh pulse signal generates a pulse when a count signal transferred from the sensing unit is enabled.
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