KR20070069753A - Semiconductor chip stack package and packaging method thereof - Google Patents

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KR20070069753A
KR20070069753A KR1020050132208A KR20050132208A KR20070069753A KR 20070069753 A KR20070069753 A KR 20070069753A KR 1020050132208 A KR1020050132208 A KR 1020050132208A KR 20050132208 A KR20050132208 A KR 20050132208A KR 20070069753 A KR20070069753 A KR 20070069753A
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박환필
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Abstract

A semiconductor chip stack package and its packaging method are provided to prevent an unwanted contact between a chip and a wire by stacking at least two semiconductor chips with stud pumps using a tape having wiring. First and second stud pumps(102,202) are formed on first and second semiconductor chips(100,200). The first semiconductor chip is attached on a substrate(300), before the first stud chip is inserted into a window of the substrate. A tape(400) is adhered on a surface of the substrate opposite to the first semiconductor chip to stack the second semiconductor chip. The second semiconductor chip is adhered on an upper surface of the tape.

Description

반도체 칩 스택 패키지 및 그것의 패키징 방법{Semiconductor Chip Stack Package And Packaging Method Thereof}Semiconductor Chip Stack Package And Packaging Method Thereof

도 1은 종래의 반도체 칩을 적층 하는 방법을 도시한 도면,1 is a view showing a method of stacking a conventional semiconductor chip,

도 2는 종래의 반도체 칩을 적층 하는 다른 방법을 도시한 도면,2 is a view showing another method of stacking a conventional semiconductor chip,

도 3은 본 발명의 일실시예에 따라 적층된 반도체 칩 패키지의 단면을 도시한 도면,3 is a cross-sectional view of a semiconductor chip package stacked according to an embodiment of the present invention;

도 4a는 도 3의 반도체 칩 패키지를 제작하기 위한 스터드 범프 형성 단계를 도시한 도면,4A illustrates a stud bump forming step for fabricating the semiconductor chip package of FIG. 3;

도 4b는 도 3의 반도체 칩 패키지를 제작하기 위한 제1 칩 부착 단계를 도시한 도면,4B is a view illustrating a first chip attaching step for manufacturing the semiconductor chip package of FIG. 3;

도 4c는 도 3의 반도체 칩 패키지를 제작하기 위한 필러 도포 단계를 도시한 도면,4C is a view illustrating a filler applying step for fabricating the semiconductor chip package of FIG. 3;

도 4d는 도 3의 반도체 칩 패키지를 제작하기 위한 테이프 부착 단계를 도시한 도면,4D is a diagram illustrating a tape attaching step for fabricating the semiconductor chip package of FIG. 3;

도 4e는 도 3의 반도체 칩 패키지를 제작하기 위한 제2 칩 부착 단계를 도시한 도면,4E is a view illustrating a second chip attaching step for manufacturing the semiconductor chip package of FIG. 3;

도 4f는 도 3의 반도체 칩 패키지를 제작하기 위한 몰딩 단계를 도시한 도면,4F illustrates a molding step for fabricating the semiconductor chip package of FIG. 3;

도 4g는 도 3의 반도체 칩 패키지를 제작하기 위한 솔더 볼 마운트 단계를 도시한 도면이다.4G is a view illustrating a solder ball mount step for fabricating the semiconductor chip package of FIG. 3.

본 발명은 반도체 스택 패키지에 관한 것으로서, 스터드 범프가 형성된 두개 이상의 반도체 칩을 재배선용 도선이 형성된 테이프를 이용하여 적층 하는 반도체 칩 스택에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor stack package, and more particularly, to a semiconductor chip stack in which two or more semiconductor chips having stud bumps are stacked using a tape on which redistribution leads are formed.

일반적으로 스택 패키지란 칩 또는 칩이 마운트된 기판을 적층 하여 전기적으로 연결하고 외부의 충격으로부터 보호되도록 밀봉하는 것을 말한다. 모바일 제품 등 소형화된 전자 제품은 용량이 크고 집적도는 높지만 크기가 작은 반도체 메모리를 요구하고 있으므로 반도체 메모리를 소형화하면서 용량을 키우기 위해 칩을 적층하여 패키징하는 스택 패키지가 많이 개발되고 있다.In general, a stack package refers to a stack of chips or substrates on which the chips are mounted, electrically connected, and sealed to protect against external shock. As miniaturized electronic products such as mobile products require large-capacity, high-density, but small-size semiconductor memories, many stack packages have been developed for stacking and packaging chips in order to increase capacity while miniaturizing semiconductor memories.

도 1은 종래의 반도체 칩을 적층 하는 방법을 도시한 도면이다. 도 1을 참조하면, 크기가 점점 작아지는 칩을 피라미드 형태로 적층 하기 때문에 본딩 공정에서 와이어 루프를 관리하기 용이한 점이 있으나 동일한 크기의 칩을 적층하기에는 부적절한 문제점이 있다.1 is a diagram illustrating a method of stacking a conventional semiconductor chip. Referring to FIG. 1, since a chip having a smaller size is stacked in a pyramid shape, it is easy to manage a wire loop in a bonding process, but there is an inadequate problem in stacking chips of the same size.

도 2는 종래의 반도체 칩을 적층 하는 다른 방법을 도시한 도면이다. 도 2를 참조하면, 동일한 크기를 가지고 에지부에 본딩 패드가 형성된 칩을 적층 하는 경우 와이어 본딩 공정에서 최적의 루프 높이 마진(Optimal Loop Heigth Margin)을 두는 것이 중요하다.2 is a view showing another method of stacking a conventional semiconductor chip. Referring to FIG. 2, when stacking chips having the same size and the bonding pads are formed at the edges, it is important to have an optimal loop height margin in the wire bonding process.

그러나 도 2에 도시된 반도체 칩을 적층 하는 방법은 반도체 칩이 경박단소화되며 고집적화되어 칩의 두께가 점점 얇아지고 적층 하는 칩의 개수가 증가하면서 여러 가지 문제점을 가진다. 예를 들면, 와이어 본딩 공정시 와이어 루프 높이를 관리해야 하는 문제점이 있으며, 또한 칩이 얇아지면서 칩 자체의 휨(Warpage) 및 몰딩 공정에서 몰드 플로(Mold Flow) 또는 몰딩 컴파운드(Molding Compound)에 의해 칩과 와이어간 원하지 않는 접촉 불량이 발생하게 된다.However, the method of stacking the semiconductor chip illustrated in FIG. 2 has various problems as the semiconductor chip is light and thin and highly integrated, and the thickness of the chip becomes thinner and the number of chips to be stacked increases. For example, there is a problem of managing the height of the wire loop during the wire bonding process, and also, as the chip becomes thin, the chip itself is warped and the mold flow or the molding compound is used in the molding process. Undesirable contact failures between chips and wires occur.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 스터드 범프가 형성된 두 개 이상의 반도체 칩을 재배선용 도선이 형성된 테이프를 이용하여 적층 할 수 있도록 하는 것을 목적으로 한다.The present invention has been made to solve the above problems, and an object of the present invention is to allow two or more semiconductor chips having stud bumps to be stacked by using a tape on which redistribution wires are formed.

상기 목적을 달성하기 위하여, 본 발명은 a) 제1 및 제2 반도체 칩의 패드에 제1 및 제2 스터드 범프를 형성하는 단계, b) 상기 제1 반도체 칩이 상기 제 1 스터드 범프가 기판에 형성된 윈도우에 삽입되어 상기 기판에 부착되는 단계, c) 상 기 제1 반도체 칩이 부착된 반대 면에 상기 제2 반도체 칩을 적층 하기 위해 테이프를 부착하는 단계 및 d) 상기 테이프의 상면에 상기 제2 반도체 기판을 부착하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor device, the method comprising: a) forming first and second stud bumps on pads of a first and second semiconductor chip; b) the first semiconductor chip is formed on a substrate. (C) attaching a tape to stack the second semiconductor chip on the opposite side to which the first semiconductor chip is attached, and d) inserting the tape to the substrate. 2 attaching the semiconductor substrate.

여기서, 상기 b) 단계는 상기 윈도우에 언더 필 물질을 도포하는 단계를 포함한다.Here, step b) includes applying an underfill material to the window.

또한 상기 b) 단계는 제1 및 제2 접촉 패드가 일면에 형성되고, 솔더볼용 패드가 형성된 타면에 윈도우가 형성되며, 내부에 상기 솔더볼용 패드와 상기 제1 및 제2 접촉 패드를 전기적으로 연결하는 내부 도선이 형성된 기판을 제작하는 단계를 포함한다.In the step b), the first and second contact pads are formed on one surface, the window is formed on the other surface on which the solder ball pad is formed, and the solder ball pad and the first and second contact pads are electrically connected therein. And manufacturing a substrate on which internal conductive wires are formed.

또한 상기 c) 단계는 상기 제1 접촉 패드와 상기 제1 스터드 범프를 전기적으로 연결하는 제1 재배선용 도선과 상기 제2 접촉 패드와 상기 제2 스터드 범프롤 전기적으로 연결하는 제2 재배선용 도선이 형성된 테이프를 제작하는 단계를 포함한다.In the step c), the first redistribution lead electrically connecting the first contact pad and the first stud bump and the second redistribution lead electrically connecting the second contact pad and the second stud bump roll are provided. Manufacturing the formed tape.

또한 상기 c) 단계는 상기 제1 재배선용 도선이 상기 제1 접촉 패드에 접촉되고, 상기 제2 재배선용 도선이 상기 제2 접촉 패드 접촉되도록 상기 기판에 상기 테이프를 부착되는 단계를 포함한다.Also, the step c) includes attaching the tape to the substrate such that the first redistribution lead contacts the first contact pad and the second redistribution lead contacts the second contact pad.

또한 상기 d) 단계는 상기 제2 스터드 범프가 상기 제2 재배선용 도선에 접촉되도록 상기 제2 반도체 칩을 상기 테이프에 부착하는 단계를 포함한다.In addition, step d) includes attaching the second semiconductor chip to the tape such that the second stud bump is in contact with the second redistribution lead.

또한 본 발명은 제1 패드에 제1 스터드 범프가 형성되는 제1 반도체 칩, 제2 패드에 제2 스터드 범프가 형성되는 제2 반도체 칩, 일면에 제1 및 제2 접촉 패드 가 형성되고, 타면에 솔더볼용 패드가 형성며, 중앙부에 윈도우가 형성되며, 내부에 상기 솔더볼용 패드와 상기 제1 및 제2 접촉 패드를 전기적으로 연결하는 내부 도선이 형성되며, 상기 제1 스터드 범프가 상기 윈도우에 삽입된 상태로 상기 제1 반도체 칩이 타면에 부착되는 기판 및 일면에 상기 제1 접촉 패드와 상기 제1 스터드 범프를 전기적으로 연결하는 제1 재배선용 도선이 형성되고, 내부에 상기 제2 접촉 패드와 상기 제2 스터드 범프롤 전기적으로 연결하는 제2 재배선용 도선이 형성되며, 일면은 상기 제1 접촉 패드와 상기 제1 재배선용 도선이 접촉되고, 상기 제2 접촉 패드와 상기 제2 재배선용 도선이 접촉되도록 상기 기판에 부착되고, 타면은 상기 제2 스터드 범프가 상기 제2 재배선용 도선에 접촉되도록 상기 제2 반도체 칩이 부착되는 테이프를 포함한다.In addition, the present invention is the first semiconductor chip is formed with the first stud bump on the first pad, the second semiconductor chip is formed with the second stud bump on the second pad, the first and second contact pads are formed on one surface, the other surface A solder ball pad is formed at the center, and a window is formed at the center thereof, and an inner lead is formed therein to electrically connect the pad for solder ball and the first and second contact pads to form the first stud bump at the window. In the inserted state, a first redistribution lead for electrically connecting the first contact pad and the first stud bump is formed on a substrate to which the first semiconductor chip is attached to the other surface, and the second contact pad therein. And a second redistribution lead electrically connected to the second stud bump roll, wherein one surface of the first redistribution wire is in contact with the first redistribution wire and the second redistribution lead is connected to the second redistribution lead. It is attached to the substrate such that the conductors for the contact, the other surface comprises a tape and the second stud bump on which the second semiconductor chip attached to be in contact with the second insulating wire cultivation.

이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일실시예에 따라 적층된 반도체 칩 패키지의 단면을 도시한 도면이다. 도 3에 도시된 바와 같이, 제1 및 제2 반도체 칩, 기판 및 테이프를 포함한다.3 is a cross-sectional view of a semiconductor chip package stacked according to an embodiment of the present invention. As shown in FIG. 3, first and second semiconductor chips, a substrate, and a tape are included.

상기 제1 및 제2 반도체 칩(100,200)은 가운데 부분에 형성된 센터 패드(104,204)에 스터드 범프(102,202)가 형성된다. 제1 및 제2 반도체 칩(100,200)은 메인 메모리로 사용되는 반도체 소자인 것이 바람직하지만 이에 한정되는 것은 아니다.Stud bumps 102 and 202 are formed in the center pads 104 and 204 formed at the center of the first and second semiconductor chips 100 and 200. The first and second semiconductor chips 100 and 200 are preferably semiconductor devices used as main memories, but are not limited thereto.

상기 기판(300)은 가운데 부분에 제1 반도체 칩(100)의 스터드 범프(102)가 삽입될 수 있는 직사각형의 윈도우(301)가 형성되고, 제1 반도체 칩(100)이 부착되는 표면 양측에 솔더볼용 패드(306)가 형성되며, 제1 반도체 칩(100)이 부착되는 반대편 표면 양측에 제1 및 제2 접촉 패드(302,304)가 형성되는 것이 바람직하다. 그리고 기판(300)은 내부에 제1 및 제2 접촉 패드(302,304)와 솔더볼용 패드(306)를 전기적으로 연결하는 내부 도선(308)이 형성된다.The substrate 300 has a rectangular window 301 into which a stud bump 102 of the first semiconductor chip 100 can be inserted, and on both sides of the surface to which the first semiconductor chip 100 is attached. The solder ball pads 306 may be formed, and the first and second contact pads 302 and 304 may be formed on both sides of the opposite surface to which the first semiconductor chip 100 is attached. In addition, the substrate 300 has an internal conductive line 308 that electrically connects the first and second contact pads 302 and 304 and the pad 306 for solder balls therein.

상기 테이프(400)는 가운데에 윈도우(408)가 형성되고, 하면(기판과 접촉되는 면)에 제1 반도체 칩(100)의 스터드 범프(102)와 기판(300)의 제1 접촉 패드(302)를 전기적으로 연결하는 제1 재배선용 도선(402)이 형성되며, 제1 재배선용(402) 상방 내부에 제2 반도체 칩(200)의 스터드 범프(202)와 기판(300)의 제2 접촉 패드(304)를 전기적으로 연결하는 제2 배선용 도선(404)가 형성된다.The tape 400 has a window 408 formed in the center thereof, and a stud bump 102 of the first semiconductor chip 100 and a first contact pad 302 of the substrate 300 on a bottom surface (a surface in contact with the substrate). A first redistribution lead 402 electrically connecting the second redistribution wire 402 and a second contact between the stud bump 202 of the second semiconductor chip 200 and the substrate 300. A second wiring lead 404 is formed to electrically connect the pad 304.

테이프(400)에 형성된 윈도우(408)는 제1 반도체 칩(100)의 스터드 범프(102) 간격의 폭을 가지며, 제2 재배선용 도선(404)이 노출되도록 에지부(409)가 제거되는 것이 바람직하다.The window 408 formed on the tape 400 has a width between the stud bumps 102 of the first semiconductor chip 100, and the edge portion 409 is removed to expose the second redistribution lead 404. desirable.

본 발명의 일실시예에 따른 반도체 칩 패키지를 제작하기 위한 과정은 스터드 범프 형성 단계, 제1 칩 부착 단계, 필러 도포 단계, 테이프 부착 단계, 제2 칩 부착 단계, 몰딩 단계 및 솔더 볼 마운트 단계를 포함한다.A process for fabricating a semiconductor chip package according to an embodiment of the present invention includes a stud bump forming step, a first chip attaching step, a filler applying step, a tape attaching step, a second chip attaching step, a molding step, and a solder ball mounting step. Include.

도 4a는 도 3의 반도체 칩 패키지를 제작하기 위한 스터드 범프 형성 단계를 도시한 도면이다. 도 4a에 도시된 바와 같이, 스터드 범프 형성 단계는 반도체 칩 (100,200)에 형성된 패드(104,204)에 스터드 범프(102,202)를 형성하는 단계이다. 스터드 범프(102,204)를 통해 반도체 칩(100,200)의 중심에 형성된 센터 패드(104,204)는 기판 하면의 솔더볼용 패드로 재배열될 수 있다. FIG. 4A illustrates a stud bump forming step for fabricating the semiconductor chip package of FIG. 3. As shown in FIG. 4A, the stud bump forming step is to form the stud bumps 102 and 202 on the pads 104 and 204 formed on the semiconductor chip 100 and 200. The center pads 104 and 204 formed at the center of the semiconductor chips 100 and 200 through the stud bumps 102 and 204 may be rearranged into the pads for solder balls on the bottom surface of the substrate.

스터드 범프 형성 단계는 스터드 범프가 형성된 2 개 이상의 반도체 칩을 생성하는 것이 바람직지만, 본 실시예에서는 스터드 범프가 형성된 반도체 칩은 제1 반도체 칩과 제 2 반도체 칩인 경우를 예시하여 설명한다.In the stud bump forming step, it is preferable to generate two or more semiconductor chips having stud bumps. However, in the present embodiment, a case in which the semiconductor chips having the stud bumps are formed will be described with an example of a first semiconductor chip and a second semiconductor chip.

도 4b는 도 3의 반도체 칩 패키지를 제작하기 위한 제1 칩 부착 단계를 도시한 도면이다. 도 4b에 도시된 바와 같이, 제1 칩 부착 단계는 제1 반도체 칩(100)의 스터드 범프(102)가 기판(300)에 형성된 윈도우(301)에 삽입된 상태로 제1 반도체 칩(100)을 접착제를 이용하여 기판(300)에 부착하는 단계이다. 여기서 접착제는 에폭시(Epoxy)계 접착제일 수 있다.4B is a diagram illustrating a first chip attaching step for manufacturing the semiconductor chip package of FIG. 3. As shown in FIG. 4B, in the attaching of the first chip, the first semiconductor chip 100 may be inserted with the stud bumps 102 of the first semiconductor chip 100 inserted into the window 301 formed on the substrate 300. To the substrate 300 using an adhesive. The adhesive may be an epoxy adhesive.

제1 칩 부착 단계는 기판(300)의 일면에 제1 및 제2 접촉 패드(302,304)를 형성하고, 타면에 솔더볼용 패드(306)와 타면에 윈도우(301)를 형성하며, 내부에 솔더볼용 패드(306)와 제1 및 제2 접촉 패드(302,304)를 전기적으로 연결하는 내부 도선(308)을 형성하는 단계를 더 포함하는 것이 바람직하다.In the first chip attaching step, the first and second contact pads 302 and 304 are formed on one surface of the substrate 300, the solder ball pads 306 are formed on the other surface, and the window 301 is formed on the other surface. Preferably, the method further includes forming an inner lead 308 electrically connecting the pad 306 and the first and second contact pads 302 and 304.

도 4c는 도 3의 반도체 칩 패키지를 제작하기 위한 필러 도포 단계를 도시한 도면이다. 도 4c에 도시된 바와 같이, 필러 도포 단계는 제1 반도체 칩(100)의 스터드 범프(102)가 삽입된 기판(300)의 윈도우(301)를 언더 필 물질(Under Fill Material)(504)로 도포하는 단계이다. 4C is a diagram illustrating a filler coating step for manufacturing the semiconductor chip package of FIG. 3. As shown in FIG. 4C, the filler applying step may include a window 301 of the substrate 300 in which the stud bumps 102 of the first semiconductor chip 100 are inserted into an under fill material 504. It is a step of applying.

윈도우(301)에 언더 필 물질이 도포 되어 경화되면, 윈도우(301)를 통해 노 출된 기판(100) 상의 회로가 외부로부터 보호되며, 기판에 형성된 스터드 범프(102)가 지지 되게 된다.When the underfill material is applied to the window 301 and cured, the circuit on the substrate 100 exposed through the window 301 is protected from the outside, and the stud bumps 102 formed on the substrate are supported.

도 4d는 도 3의 반도체 칩 패키지를 제작하기 위한 테이프 부착 단계를 도시한 도면이다. 도 4d에 도시된 바와 같이, 테이프 부착 단계는 기판(300)의 제1 및 제2 접촉 패드(302,304)가 형성된 면에 제2 반도체 칩(도시되지 않음)을 적층 하기 위하여 테이프(400)를 부착하는 단계이다.4D is a diagram illustrating a tape attaching step for manufacturing the semiconductor chip package of FIG. 3. As shown in FIG. 4D, the tape attaching step attaches the tape 400 to stack the second semiconductor chip (not shown) on the surface where the first and second contact pads 302 and 304 are formed. It's a step.

테이프 부착 단계는 테이프(400)에 제1 접촉 패드(302)와 제1 스터드 범프(102)를 전기적으로 연결하는 제1 재배선용 도선(402)을 형성하고, 테이프(400)의 내면에 제2 접촉 패드(304)와 제2 스터드 범프(도시되지 않음)롤 전기적으로 연결하는 제2 재배선용 도선(404)을 형성하는 단계를 더 포함하는 것이 바람직하다.The tape attaching step forms a first redistribution lead 402 that electrically connects the first contact pads 302 and the first stud bumps 102 to the tape 400, and a second surface on the inner surface of the tape 400. Preferably, the method further includes forming a second redistribution lead 404 electrically connecting the contact pad 304 to the second stud bump (not shown).

도 4e는 도 3의 반도체 칩 패키지를 제작하기 위한 제2 칩 부착 단계를 도시한 도면이다. 도 4e에 도시된 바와 같이, 제2 칩 부착 단계는 테이프(400)의 상면에 제2 반도체 칩(200)이 부착되는 단계이다.4E is a view illustrating a second chip attaching step for manufacturing the semiconductor chip package of FIG. 3. As shown in FIG. 4E, the second chip attaching step is a step in which the second semiconductor chip 200 is attached to the top surface of the tape 400.

이 단계에서 제2 반도체 칩(200)의 스터드 범프(202)는 테이프(400)의 윈도우(408)에서 에지부(409)가 제거된 지점에 안착 된다. 따라서, 제2 반도체 칩(200)의 스터드 범프(202)는 제2 재배선용 도선(404)에 접촉되게 된다.In this step, the stud bump 202 of the second semiconductor chip 200 is seated at a point where the edge portion 409 is removed from the window 408 of the tape 400. Therefore, the stud bump 202 of the second semiconductor chip 200 is in contact with the second redistribution lead 404.

도 4f는 도 3의 반도체 칩 패키지를 제작하기 위한 몰딩 단계를 도시한 도면이다. 도 4f에 도시된 바와 같이, 몰딩 단계는 제2 칩 부착 단계를 거친 적층된 칩의 외부를 에폭시계 수지 및 실리카계 필러 등 컴파운드(500)로 몰딩하는 단계이다.FIG. 4F is a view illustrating a molding step for manufacturing the semiconductor chip package of FIG. 3. As shown in FIG. 4F, the molding step is a step of molding the outside of the stacked chips that have undergone the second chip attaching step into the compound 500 such as an epoxy resin and a silica filler.

도 4g는 도 3의 반도체 칩 패키지를 제작하기 위한 솔더 볼 마운트 단계를 도시한 도면이다. 도 4g에 도시된 바와 같이, 솔더 볼 마운트 단계는 기판(300)의 솔더볼용 패드(306)에 솔더볼(502)을 접합하는 단계이다. 여기서 솔더볼은 주석(Sn)과 납(Pb)의 화합물로서 주석 대 납의 비율이 약 6대 3으로 화합되는 것이 바람직하다.4G is a view illustrating a solder ball mount step for fabricating the semiconductor chip package of FIG. 3. As shown in FIG. 4G, the solder ball mounting step is a step of bonding the solder ball 502 to the pad for solder ball 306 of the substrate 300. Here, the solder ball is a compound of tin (Sn) and lead (Pb), and the ratio of tin to lead is preferably about 6 to 3.

이로써, 제1 반도체 칩(100)의 스터드 범프(102)는 테이프(400)의 제1 재배선용 도선(402), 제1 접촉 패드(302), 내부 도선(308) 및 솔더용 패드(306)를 통하여 솔더볼(502)과 전기적으로 연결되게 되며, 제2 반도체 칩(200)의 스터드 범프(202)는 테이프(400)의 제2 재배선용 도선(404), 제2 접촉 패드(304), 내부 도선(308) 및 솔더용 패드(306)를 통하여 솔더볼(502)과 전기적으로 연결되게 된다.As a result, the stud bump 102 of the first semiconductor chip 100 may include the first redistribution lead 402, the first contact pad 302, the inner lead 308, and the solder pad 306 of the tape 400. The stud bumps 202 of the second semiconductor chip 200 are electrically connected to the solder balls 502 through the second redistribution lead 404 and the second contact pads 304 of the tape 400. The conductive wire 308 and the solder pad 306 are electrically connected to the solder ball 502.

이상에서 설명한 바와 같이, 본 발명의 반도체 칩 스택 패키징 방법은 스터드 범프가 형성된 두 개 이상의 반도체 칩을 재배선용 도선이 형성된 테이프를 이용하여 적층 할 수 있기 때문에, 종래의 동일 크기의 칩 스택에서 발생하는 칩과 와이어 상하 간에 발생하는 원하지 않는 접촉을 방지할 수 있는 효과가 있다.As described above, in the semiconductor chip stack packaging method of the present invention, since two or more semiconductor chips having stud bumps can be stacked using a tape having a redistribution lead, the chip stack having the same size may be generated. There is an effect that can prevent unwanted contact between the chip and the wire up and down.

또한 종래 센터 패드를 가지는 칩의 경우 롱 와이어 본딩(Long Wire Bonding)으로 인해 와어어가 스위핑(Sweeping) 되지 않도록 와이어간에 실리콘 코팅을 하여야 하는 공정을 생략할 수 있는 효과가 있다.In addition, in the case of a chip having a center pad in the related art, a process of applying a silicon coating between wires may be omitted so that wires are not swept due to long wire bonding.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (7)

a) 제1 및 제2 반도체 칩의 패드에 제1 및 제2 스터드 범프를 형성하는 단계a) forming first and second stud bumps on pads of the first and second semiconductor chips b) 상기 제1 반도체 칩이 상기 제 1 스터드 범프가 기판에 형성된 윈도우에 삽입되어 상기 기판에 부착되는 단계;b) attaching the first semiconductor chip to the substrate by inserting the first stud bump into a window formed on the substrate; c) 상기 제1 반도체 칩이 부착된 반대 면에 상기 제2 반도체 칩을 적층 하기 위해 테이프를 부착하는 단계;c) attaching a tape to stack the second semiconductor chip on the opposite side to which the first semiconductor chip is attached; d) 상기 테이프의 상면에 상기 제2 반도체 기판을 부착하는 단계d) attaching the second semiconductor substrate to an upper surface of the tape 반도체 칩 스택 패키징 방법.Semiconductor chip stack packaging method. 제 1 항에 있어서, 상기 b) 단계는 상기 윈도우에 언더 필 물질을 도포하는 단계를 포함하는The method of claim 1, wherein b) comprises applying an underfill material to the window. 반도체 칩 스택 패키징 방법.Semiconductor chip stack packaging method. 제 1항에 있어서, 상기 b) 단계는The method of claim 1, wherein b) 제1 및 제2 접촉 패드가 일면에 형성되고, 솔더볼용 패드가 형성된 타면에 윈도우가 형성되며, 내부에 상기 솔더볼용 패드와 상기 제1 및 제2 접촉 패드를 전기적으로 연결하는 내부 도선이 형성된 기판을 제작하는 단계를 포함하는A substrate having first and second contact pads formed on one surface, a window formed on the other surface on which a solder ball pad is formed, and an internal conductive line formed therein to electrically connect the solder ball pad and the first and second contact pads therein. Comprising the steps of producing 반도체 칩 스택 패키징 방법.Semiconductor chip stack packaging method. 제 3 항에 있어서, 상기 c) 단계는The method of claim 3, wherein c) 상기 제1 접촉 패드와 상기 제1 스터드 범프를 전기적으로 연결하는 제1 재배선용 도선과 상기 제2 접촉 패드와 상기 제2 스터드 범프롤 전기적으로 연결하는 제2 재배선용 도선이 형성된 테이프를 제작하는 단계를 포함하는Manufacturing a tape having a first redistribution lead electrically connecting the first contact pad and the first stud bump and a second redistribution lead electrically connecting the second contact pad and the second stud bump roll to form a tape; Containing 반도체 칩 스택 패키징 방법.Semiconductor chip stack packaging method. 제 4 항에 있어서, 상기 c) 단계는The method of claim 4, wherein step c) 상기 제1 재배선용 도선이 상기 제1 접촉 패드에 접촉되고, 상기 제2 재배선용 도선이 상기 제2 접촉 패드 접촉되도록 상기 기판에 상기 테이프를 부착되는 단계를 포함하는Attaching the tape to the substrate such that the first redistribution lead contacts the first contact pad and the second redistribution lead contacts the second contact pad. 반도체 칩 스택 패키징 방법. Semiconductor chip stack packaging method. 제 5 항에 있어서, 상기 d) 단계는The method of claim 5, wherein d) 상기 제2 스터드 범프가 상기 제2 재배선용 도선에 접촉되도록 상기 제2 반도체 칩을 상기 테이프에 부착하는 단계를 포함하는Attaching the second semiconductor chip to the tape such that the second stud bump contacts the second redistribution lead. 반도체 칩 스택 패키지 방법.Semiconductor chip stack package method. 제1 패드에 제1 스터드 범프가 형성되는 제1 반도체 칩;A first semiconductor chip having a first stud bump formed on the first pad; 제2 패드에 제2 스터드 범프가 형성되는 제2 반도체 칩;A second semiconductor chip having a second stud bump formed on the second pad; 일면에 제1 및 제2 접촉 패드가 형성되고, 타면에 솔더볼용 패드가 형성며, 중앙부에 윈도우가 형성되며, 내부에 상기 솔더볼용 패드와 상기 제1 및 제2 접촉 패드를 전기적으로 연결하는 내부 도선이 형성되며, 상기 제1 스터드 범프가 상기 윈도우에 삽입된 상태로 상기 제1 반도체 칩이 타면에 부착되는 기판;First and second contact pads are formed on one surface, solder ball pads are formed on the other surface, and a window is formed in the center, and an interior for electrically connecting the pads for solder ball and the first and second contact pads therein. A substrate having a conductive line formed thereon, wherein the first semiconductor chip is attached to the other surface with the first stud bump inserted into the window; 일면에 상기 제1 접촉 패드와 상기 제1 스터드 범프를 전기적으로 연결하는 제1 재배선용 도선이 형성되고, 내부에 상기 제2 접촉 패드와 상기 제2 스터드 범프롤 전기적으로 연결하는 제2 재배선용 도선이 형성되며, 일면은 상기 제1 접촉 패드와 상기 제1 재배선용 도선이 접촉되고, 상기 제2 접촉 패드와 상기 제2 재배선용 도선이 접촉되도록 상기 기판에 부착되고, 타면은 상기 제2 스터드 범프가 상기 제2 재배선용 도선에 접촉되도록 상기 제2 반도체 칩이 부착되는 테이프;A first redistribution lead for electrically connecting the first contact pad and the first stud bump is formed on one surface, and a second redistribution lead for electrically connecting the second contact pad and the second stud bump roll therein. Is formed, one surface is attached to the substrate such that the first contact pad and the first redistribution lead contact, the second contact pad and the second redistribution lead contact, the other surface is the second stud bump A tape to which the second semiconductor chip is attached so that the second semiconductor chip contacts the second redistribution lead; 를 포함하는 반도체 칩 스택 패키지. Semiconductor chip stack package comprising a.
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