KR20070068649A - Data path scheme in semiconductor memory device - Google Patents

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Abstract

A data path structure in a semiconductor memory device is provided to improve operation speed of the semiconductor memory device by reducing the interval between read operations of memory cell banks. Plural memory cell banks(110) include plural memory cells. Plural sense amplifiers(120) are connected to the respective memory cell banks and amplify the cell data. Global I/O line drivers(131,132) are connected to the sense amplifiers and sequentially supply the amplified cell data to first and second global I/O lines. Plural global I/O lines(141,142) receive the cell data from the global I/O line drivers and output the cell data to a pipe line. Plural pipe latches(150) latch the cell data output to the pipe line, temporarily store the cell data, and output the stored cell data to local data bus lines.

Description

반도체 메모리 소자의 데이터 패스 구조{Data path scheme in semiconductor memory device}Data path scheme in semiconductor memory device

도 1은 종래 기술에 따른 반도체 메모리 소자의 데이터 패스 구조를 나타내는 블록도이다.1 is a block diagram illustrating a data path structure of a semiconductor memory device according to the related art.

도 2는 종래 기술에 따른 반도체 메모리 소자의 독출 동작 시의 신호들의 파형이다.2 is a waveform of signals during a read operation of a semiconductor memory device according to the related art.

도 3은 본 발명에 따른 반도체 메모리 소자의 데이터 패스 구조를 나타내는 블록도이다.3 is a block diagram illustrating a data path structure of a semiconductor memory device according to the present invention.

도 4는 도 3의 글로벌 입출력 라인 드라이버의 상세 회로도이다.4 is a detailed circuit diagram of the global input / output line driver of FIG. 3.

도 5는 본 발명에 따른 반도체 메모리 소자의 독출 동작 시의 신호들의 파형이다.5 is a waveform of signals during a read operation of the semiconductor memory device according to the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

11. 110 : 메모리 셀 뱅크부 12, 120 : 감지 증폭부11.110: memory cell bank section 12, 120: sense amplifier section

13 : 글로벌 입출력 라인 131 : 제 1 글로벌 라인 드라이버13: global input / output line 131: first global line driver

132 : 제 2 글로벌 라인 드라이버 141 : 제 1 글로벌 입출력 라인132: second global line driver 141: first global input / output line

142 : 제 2 글로벌 입출력 라인 14, 150 : 파이프 래치부142: second global input and output lines 14, 150: pipe latch

본 발명은 반도체 메모리 소자의 데이터 패스 구조에 관한 것으로, 특히 메모리 셀 뱅크의 셀 데이터 읽기 동작의 속도를 증가시킨 반도체 메모리 소자의 데이터 패스 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data path structure of a semiconductor memory device, and more particularly to a data path structure of a semiconductor memory device in which the speed of cell data read operation of a memory cell bank is increased.

디램(DRAM, Dynamic Random Access Memory)은 하나의 트랜지스터와 하나의 커패시터의 구조를 가지는 각각의 셀(Cell)에 데이터를 저장하는 휘발성 메모리 소자로서, 디램 셀의 기본적인 기능인 데이터의 입력/출력 동작은 셀 내 트랜지스터의 게이트 입력이 되는 워드라인의 온/오프에 의해서 이루어진다.Dynamic Random Access Memory (DRAM) is a volatile memory device that stores data in each cell having a structure of one transistor and one capacitor. The input / output operation of data, which is a basic function of a DRAM cell, is a cell. This is done by turning on / off a word line that is the gate input of the transistor in the transistor.

데이터의 입출력과 관련된 장치의 내부 구성은 도 1에 도시된 바와 같다.The internal configuration of the device related to the input and output of data is as shown in FIG.

도 1에 도시된 바와 같이, 일반적인 디램 메모리 장치에서 메모리 셀 영역은 다수의 메모리 셀 뱅크부(메모리 셀 뱅크0 내지 메모리 셀 뱅크n:11)로 구성되어 있다. 그리고, 각 메모리 셀 뱅크에 저장되어 있는 데이터에 대한 리드(read) 동작은 감지 증폭기부(감지 증폭기0 내지 감지 증폭기n:12)에 의하여 증폭된 셀 데이터가 글로벌 입출력 라인(Global Input Output line; GIO :13)으로 전달된다. 글로벌 입출력 라인(13)에 전달된 셀 데이터는 파이프 래치부(파이프 래치0 내지 파이프 래치k:14)에 임시 저장된 후 로컬 데이터 버스 라인(LIO)으로 출력된다.As shown in FIG. 1, in a typical DRAM memory device, a memory cell area is configured by a plurality of memory cell bank units (memory cell banks 0 to memory cell banks n: 11). In addition, a read operation on data stored in each memory cell bank is performed by the cell data amplified by the sense amplifier unit (sense amplifiers 0 through n: 12). : 13). The cell data transferred to the global input / output line 13 is temporarily stored in the pipe latch unit (pipe latch 0 to pipe latch k: 14) and then output to the local data bus line LIO.

도 2는 상술한 바와 같이 구성된 종래 기술에 따른 반도체 메모리 소자의 동 작을 설명하기 위한 신호들의 파형도이다.FIG. 2 is a waveform diagram of signals for explaining the operation of the semiconductor memory device according to the related art configured as described above.

도 1과 도 2를 참조하면, 반도체 메모리 소자의 읽기 동작은 다수의 메모리 셀 뱅크(메모리 셀 뱅크0 내지 메모리 셀 뱅크n:11)들을 순차적으로 독출하게 된다. 예를 들어 n 개의 메모리 셀 뱅크로 이루어진 반도체 메모리 소자는 제 1 메모리 셀 뱅크, 제 2 메모리 셀 뱅크,…,제 n-1 메모리 셀 뱅크, 제 n 메모리 셀 뱅크의 순으로 읽기 동작을 진행한다.1 and 2, a read operation of a semiconductor memory device sequentially reads a plurality of memory cell banks (memory cell banks 0 to memory cell banks n: 11). For example, a semiconductor memory device including n memory cell banks may include a first memory cell bank, a second memory cell bank,. The read operation is performed in order of the n-th memory cell bank and the n-th memory cell bank.

제 1 메모리 셀 뱅크(메모리 셀 뱅크0)의 비트 라인(bit line)에 연결된 제 1 감지 증폭기(감지 증폭기0)는 감지 증폭기 인에이블 신호(MA_E<0>)에 응답하여 제 1 메모리 셀 뱅크(메모리 셀 뱅크0)의 셀 데이터를 증폭하여 글로벌 입출력 라인(13)에 전달한다.A first sense amplifier (sense amplifier 0) connected to a bit line of the first memory cell bank (memory cell bank 0) may receive a first memory cell bank in response to a sense amplifier enable signal MA_E <0>. The cell data of the memory cell bank 0 is amplified and transferred to the global input / output line 13.

글로벌 입출력 라인(13)에 전달된 제 1 메모리 셀 뱅크(메모리 셀 뱅크0)의 데이터는 제 1 파이프 래치(파이프 래치0)에 래치된다.Data of the first memory cell bank (memory cell bank 0) transferred to the global input / output line 13 is latched to the first pipe latch (pipe latch 0).

그 후, 제 2 메모리 셀 뱅크(메모리 셀 뱅크1)의 비트 라인(bit line)에 연결된 제 2 감지 증폭기(감지증폭기1)는 감지 증폭기 인에이블 신호(MA_E<1>)에 응답하여 제 2 메모리 셀 뱅크(메모리 셀 뱅크1)의 셀 데이터를 증폭하여 글로벌 입출력 라인(13)에 전달하고, 제 2 메모리 셀 뱅크(메모리 셀 뱅크1)의 데이터는 제 2 파이프 래치(파이프 래치1)에 래치된다. 상술한 읽기 동작은 순차적으로 진행되어 제 n 메모리 셀 뱅크(메모리 셀 뱅크n)의 데이터가 제 k 파이프 래치(파이프 래치k)에 래치된다.Thereafter, the second sense amplifier (sense amplifier 1) connected to the bit line of the second memory cell bank (memory cell bank 1) may receive the second memory in response to the sense amplifier enable signal MA_E <1>. Cell data of the cell bank (memory cell bank 1) is amplified and transferred to the global input / output line 13, and data of the second memory cell bank (memory cell bank 1) is latched to the second pipe latch (pipe latch 1). . The above-described read operation proceeds sequentially so that data of the nth memory cell bank (memory cell bank n) is latched in the kth pipe latch (pipe latch k).

종래 기술에 따른 반도체 메모리 소자의 데이터 패스 구조는 다수의 메모리 셀 뱅크가 하나의 글로벌 입출력 라인을 공유하고, 하나의 글로벌 입출력 라인을 다수의 파이프 래치가 공유함으로써, 글로벌 입출력 라인의 로딩(Loading)과 시간의 마진(margin)으로 인하여 메모리 셀 뱅크와 셀 뱅크 간의 읽기 동작 시간(tCCD_btb)을 빠르게 가져갈 수 없어 소자의 동작 속도를 저하시킨다.In the data path structure of a semiconductor memory device according to the related art, a plurality of memory cell banks share one global input / output line, and a plurality of pipe latches share a global input / output line, thereby loading and loading global input / output lines. Due to the margin of time, the read operation time tCCD_btb between the memory cell bank and the cell bank cannot be quickly obtained, thereby reducing the operation speed of the device.

본 발명은 반도체 메모리 소자의 연속적인 다수개의 메모리 셀 뱅크의 읽기 동작시 각 메모리 셀 뱅크의 셀 데이터를 감지 증폭기를 이용하여 증폭시킨 후, 각 메모리 셀 뱅크마다 구비된 제 1 글로벌 입출력 라인 드라이버와 제 2 글로벌 입출력 라인 드라이버를 이용하여 다수개의 글로벌 입출력 라인에 셀 데이터를 전송함으로써, 메모리 셀 뱅크와 셀 뱅크간의 읽기 동작 시간을 감소시켜 반도체 메모리 소자의 동작속도를 향상시킨 반도체 메모리 소자의 데이터 패스 구조를 개시하는 데 있다.According to the present invention, a first global input / output line driver and a first global input / output line driver provided for each memory cell bank after amplifying the cell data of each memory cell bank using a sense amplifier during a read operation of a plurality of consecutive memory cell banks of a semiconductor memory device. 2 By transferring cell data to a plurality of global I / O lines using a global I / O line driver, the data path structure of a semiconductor memory device is improved by reducing the read operation time between the memory cell bank and the cell bank, thereby improving the operation speed of the semiconductor memory device. It is to start.

본 발명에 따른 반도체 메모리 소자의 데이터 패스 구조는 다수의 메모리 셀을 포함하는 다수개의 메모리 셀 뱅크와, 상기 다수개의 메모리 셀 뱅크 각각에 연결되어 셀 데이터를 감지 증폭하는 다수개의 감지 증폭기와, 상기 다수개의 감지 증폭기에 각각 연결되어 감지 증폭된 상기 셀 데이터를 제 1 및 제 2 글로벌 입출력 라인 중 어느 하나에 전달하는 제 1 및 제 2 글로벌 입출력 라인 드라이버와, 상기 제 1 및 제 2 글로벌 입출력 라인 드라이버에서 출력된 상기 셀 데이터를 전송 받아 파이프 라인으로 출력하는 글로벌 입출력 라인, 및 상기 파이프 라인으로 출력된 셀 데이터를 래치하여 임시 저장한 후 로컬 데이터 버스 라인으로 출력하는 다수개의 파이프 래치를 포함한다.The data path structure of a semiconductor memory device according to the present invention includes a plurality of memory cell banks including a plurality of memory cells, a plurality of sense amplifiers connected to each of the plurality of memory cell banks to sense and amplify cell data, and the plurality of memory cell banks. First and second global I / O line drivers connected to the two sense amplifiers to transfer the sensed amplified cell data to one of the first and second global I / O lines, and the first and second global I / O line drivers A global I / O line for receiving the outputted cell data and outputting it to a pipeline, and a plurality of pipe latches for latching and temporarily storing the cell data outputted to the pipeline and outputting the temporary data to a local data bus line.

상기 다수개의 메모리 셀 뱅크 중 제 1 메모리 셀 뱅크의 독출 동작은 상기 제 1 글로벌 입출력 라인 드라이버와 상기 제 1 글로벌 입출력 라인을 통하여 진행되고, 상기 다수개의 메모리 셀 뱅크 중 제 1 메모리 셀 뱅크의 독출 동작은 상기 제 2 글로벌 입출력 라인 드라이버와 상기 제 2 글로벌 입출력 라인을 통하여 진행되며, 상기 제 1 메모리 셀 뱅크의 독출 동작시 상기 제 1 글로벌 입출력 라인은 프리차지 또는 안정화되어 다음 독출 동작을 준비한다.A read operation of the first memory cell bank among the plurality of memory cell banks is performed through the first global input / output line driver and the first global input / output line, and a read operation of the first memory cell bank among the plurality of memory cell banks is performed. The second global input / output line driver and the second global input / output line proceed through the second global input / output line. During the read operation of the first memory cell bank, the first global input / output line is precharged or stabilized to prepare for the next read operation.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 3은 본 발명에 따른 반도체 메모리 소자의 데이터 패스 구조를 나타내는 블록도이다.3 is a block diagram illustrating a data path structure of a semiconductor memory device according to the present invention.

도 3을 참조하면, 본 발명에 따른 반도체 메모리 소자의 데이터 패스 구조는 다수개의 메모리 셀들로 구성된 뱅크0 내지 뱅크m으로 구성된 메모리 셀 뱅크부(110)와, 뱅크0 내지 뱅크m에 각각 연결된 감지 증폭기0 내지 감지 증폭기m으로 구 성된 감지 증폭부(120)와, 감지 증폭기0 내지 감지 증폭기m에 각각 연결된 제 1 글로벌 입출력 라인 드라이버(131)와 제 2 글로벌 입출력 라인 드라이버(132)와, 다수개의 제 1 및 제 2 글로벌 입출력 라인 드라이버(131 및 132)의 출력 신호를 전송받는 다수개의 글로벌 입출력 라인(141 및 142)과, 다수개의 글로벌 입출력 라인(141 및 142)의 전송 데이터를 인가받아 임시 저장한 후 로컬 데이터 버스 라인으로 출력하는 파이프 래치0 내지 파이프 래치k로 구성된 파이프 래치부(150)를 포함한다. 또한 다수개의 글로벌 입출력 라인(141 및 142)과 파이프 래치부(150)는 다수개의 파이프 라인으로 연결되어 있다.Referring to FIG. 3, a data path structure of a semiconductor memory device according to the present invention includes a memory cell bank unit 110 including banks 0 to m and a sense amplifier connected to banks 0 to m, respectively. A sense amplifying unit 120 composed of 0 to sense amplifiers m, a first global input / output line driver 131 and a second global input / output line driver 132 connected to the sense amplifiers 0 to sense amplifiers m, respectively, and a plurality of A plurality of global I / O lines 141 and 142 that receive output signals of the first and second global I / O line drivers 131 and 132 and transmission data of the plurality of global I / O lines 141 and 142 are temporarily stored. And a pipe latch unit 150 configured of pipe latch 0 to pipe latch k that are output to the local data bus line. In addition, the plurality of global input / output lines 141 and 142 and the pipe latch unit 150 are connected by a plurality of pipelines.

도 4는 도 3의 글로벌 입출력 라인 드라이버(131 및 132)의 상세 회로도이다.4 is a detailed circuit diagram of the global input / output line drivers 131 and 132 of FIG. 3.

도 4를 참조하면, 글로벌 입출력 라인 드라이버는 감지 증폭기의 출력 신호(GIO_BK)와 드라이버 선택 신호(GIO_SEL)를 조합하여 조합신호를 생성하는 낸드 게이트(ND)와 드라이버 선택 신호(GIO_SEL)를 반전시키는 인버터(IV)와 감지 증폭기의 출력 신호(GIO_BK)와 인버터(IV)의 출력 신호를 조합하여 조합신호를 생성하는 노어 게이트(NR)와 전원 전압(VDD)과 접지 전원(VSS) 사이에 직렬 연결된 PMOS 트랜지스터(PMOS) 및 NMOS 트랜지스터(NMOS)를 포함한다. 낸드 게이트(ND)의 출력 신호는 PMOS 트랜지스터(PMOS)의 게이트에 연결되고, 노어 게이트(NR)의 출력 신호는 NMOS 트랜지스터(NMOS)의 게이트에 연결된다. PMOS 트랜지스터(PMOS)와 NMOS 트랜지스터(NMOS) 사이의 노드는 글로벌 입출력 라인(GIO)과 연결된다. Referring to FIG. 4, the global input / output line driver inverts the NAND gate ND and the driver selection signal GIO_SEL, which generate a combination signal by combining the output signal GIO_BK and the driver select signal GIO_SEL of the sense amplifier. PMOS connected in series between NOR gate (NR) and power supply voltage (VDD) and ground power supply (VSS) which combine the output signal (GIO_BK) of the sense amplifier and the output signal of the inverter (IV) with the output signal of the inverter amplifier (IV). Transistors (PMOS) and NMOS transistors (NMOS). The output signal of the NAND gate ND is connected to the gate of the PMOS transistor PMOS, and the output signal of the NOR gate NR is connected to the gate of the NMOS transistor NMOS. The node between the PMOS transistor PMOS and the NMOS transistor NMOS is connected to the global input / output line GIO.

도 5는 도 3과 같이 구성된 반도체 메모리 소자의 독출 동작을 설명하기 위 한 신호들의 파형도이다.FIG. 5 is a waveform diagram illustrating signals for explaining a read operation of the semiconductor memory device configured as shown in FIG. 3.

도 3 및 도 5를 참조하여 본 발명에 따른 반도체 메모리 소자의 독출 동작을 설명하면 다음과 같다.A read operation of the semiconductor memory device according to the present invention will be described with reference to FIGS. 3 and 5 as follows.

먼저 메모리 셀 뱅크부(110) 중 제 1 메모리 셀 뱅크(뱅크0)의 독출 독작이 진행된다. 제 1 메모리 셀 뱅크(뱅크0)의 비트 라인에 연결된 제 1 감지 증폭기(감지 증폭기0)에 인에이블 신호(MA_E0)가 인가되어 제 1 감지 증폭기(감지 증폭기0)가 활성화된다. 제 1 감지 증폭기(감지 증폭기0)는 비트 라인에 실린 제 1 메모리 셀 뱅크(뱅크0)의 셀 데이터를 감지 증폭하여 셀 데이터(GIO_BK0)를 출력한다.   First, a read read operation of the first memory cell bank Bank 0 of the memory cell bank unit 110 is performed. The enable signal MA_E0 is applied to the first sense amplifier (sense amplifier 0) connected to the bit line of the first memory cell bank (bank 0) to activate the first sense amplifier (sense amplifier 0). The first sense amplifier (sense amplifier 0) senses and amplifies the cell data of the first memory cell bank (bank 0) loaded on the bit line and outputs the cell data GIO_BK0.

출력된 셀 데이터(GIO_BK0)는 제 1 및 제 2 글로벌 입출력 라인 드라이버(131 및 132)에 인가된다. 이때, 제 1 드라이버 선택 신호(GIO_SELA)가 제 1 글로벌 입출력 라인 드라이버(131)에 인가되어 제 1 글로벌 입출력 라인 드라이버(131)가 구동된다.The output cell data GIO_BK0 is applied to the first and second global input / output line drivers 131 and 132. In this case, the first driver selection signal GIO_SELA is applied to the first global input / output line driver 131 to drive the first global input / output line driver 131.

하이 레벨의 제 1 드라이버 선택 신호(GIO_SELA)와 하이 레벨의 셀 데이터 신호(GIO_BK0)에 낸드 게이트의 출력 신호는 로우 레벨이 되고, 따라서 PMOS 트랜지스터(PMOS)가 턴온되어 제 1 글로벌 입출력 라인(141)에 하이 레벨의 전원 전압(VDD)가 인가된다. 하이 레벨의 셀 데이터 신호(GIO_BK0)와 인버터에 의해 반전된 로우 레벨의 레벨의 제 1 드라이버 선택 신호(GIO_SELA)에 의해 The high-level first driver selection signal GIO_SELA and the high-level cell data signal GIO_BK0 output signals of the NAND gate to a low level, so that the PMOS transistor PMOS is turned on so that the first global input / output line 141 is turned on. A high level power supply voltage VDD is applied to the. By the high level cell data signal GIO_BK0 and the low level level first driver selection signal GIO_SELA inverted by the inverter.

제 1 글로벌 입출력 라인 드라이버(131)는 인가된 셀 데이터를 제 1 글로벌 입출력 라인(141)으로 전송한다. 제 1 글로벌 입출력 라인(141)이 하이 레벨로 프리차지 되어 있고 전송된 셀 데이터가 로우 레벨이라고 가정하면 제 1 글로벌 입출 력 라인(141)의 전위가 점차 내려간다. The first global input / output line driver 131 transmits the applied cell data to the first global input / output line 141. Assuming that the first global input / output line 141 is precharged to a high level and the transmitted cell data is at a low level, the potential of the first global input / output line 141 is gradually lowered.

제 1 글로벌 입출력 라인(141)에 실린 셀 데이터는 파이프 라인을 통하여 파이프 래치부(150)으로 전송된다. 이때, 제 1 파이프 래치 인에이블 신호(PIN0)가 하이 레벨로 제 1 파이프 래치(파이프 래치0)에 인가된다. 제 1 파이프 래치(파이프 래치0)는 활성화 되어 파이프 라인을 통해 인가된 셀 데이터를 래치하여 임시 저장한다.The cell data loaded on the first global input / output line 141 is transmitted to the pipe latch unit 150 through the pipeline. At this time, the first pipe latch enable signal PIN0 is applied to the first pipe latch (pipe latch 0) at a high level. The first pipe latch (pipe latch 0) is activated to latch and temporarily store cell data applied through the pipeline.

제 1 메모리 뱅크(뱅크0)의 독출 동작이 끝난 후 제 1 글로벌 입출력 라인(141)의 초기 프리차지 동작 또는 안정화 동작 없이 제 2 글로벌 입출력 라인(142)를 이용한 제 2 메모리 뱅크(뱅크1)의 독출 동작이 시작된다. 제 2 메모리 셀 뱅크(뱅크1)의 비트 라인에 연결된 제 2 감지 증폭기(감지 증폭기1)에 인에이블 신호(MA_E1)가 인가되어 제 2 감지 증폭기(감지 증폭기1)가 활성화된다. 제 2 감지 증폭기(감지 증폭기1)는 비트 라인에 실린 제 2 메모리 셀 뱅크(뱅크1)의 셀 데이터를 감지 증폭하여 셀 데이터(GIO_BK1)를 출력한다.After the read operation of the first memory bank (bank 0) is finished, the second memory bank (bank 1) of the second memory I / O line 142 using the second global I / O line 142 without the initial precharge operation or the stabilization operation of the first global I / O line 141 is completed. The read operation is started. The enable signal MA_E1 is applied to the second sense amplifier (sense amplifier 1) connected to the bit line of the second memory cell bank (bank 1) to activate the second sense amplifier (sense amplifier 1). The second sense amplifier (sense amplifier 1) senses and amplifies the cell data of the second memory cell bank (bank 1) loaded on the bit line and outputs the cell data GIO_BK1.

출력된 셀 데이터(GIO_BK1)는 제 1 및 제 2 글로벌 입출력 라인 드라이버에 인가된다. 이때, 제 2 드라이버 선택 신호(GIO_SELB)가 제 2 글로벌 입출력 라인 드라이버에 인가되어 제 2 글로벌 입출력 라인 드라이버가 구동된다. 제 2 글로벌 입출력 라인 드라이버는 인가된 셀 데이터를 제 2 글로벌 입출력 라인(142)으로 전송한다. 제 2 글로벌 입출력 라인(141)의 초기 상태가 로우 레벨이고 전송된 셀 데이터가 하이 레벨이라고 가정하면 제 1 글로벌 입출력 라인(141)의 전위가 점차 상승한다.The output cell data GIO_BK1 is applied to the first and second global input / output line drivers. At this time, the second driver selection signal GIO_SELB is applied to the second global input / output line driver to drive the second global input / output line driver. The second global input / output line driver transmits the applied cell data to the second global input / output line 142. Assuming that the initial state of the second global I / O line 141 is low level and the transmitted cell data is high level, the potential of the first global I / O line 141 gradually increases.

제 2 글로벌 입출력 라인(142)에 실린 셀 데이터는 파이프 라인을 통하여 파이프 래치부(150)으로 전송된다. 이때, 제 2 파이프 래치 인에이블 신호(PIN1)가 하이 레벨로 제 2 파이프 래치(파이프 래치1)에 인가된다. 제 2 파이프 래치(파이프 래치1)는 활성화 되어 파이프 라인을 통해 인가된 셀 데이터를 래치하여 임시 저장한다.Cell data loaded on the second global I / O line 142 is transmitted to the pipe latch unit 150 through the pipeline. At this time, the second pipe latch enable signal PIN1 is applied to the second pipe latch (pipe latch 1) at a high level. The second pipe latch (pipe latch 1) is activated to latch and temporarily store cell data applied through the pipeline.

제 2 메모리 뱅크(뱅크1)의 독출 동작시 제 1 글로벌 입출력 라인(141)은 프리차지 동작 및 안정화 동작을 수행하여 다른 메모리 셀 뱅크의 데이터를 독출하기 위한 동작을 준비한다.In a read operation of the second memory bank (bank 1), the first global input / output line 141 may perform a precharge operation and a stabilization operation to prepare an operation for reading data of another memory cell bank.

그 후, 상술한 방법을 통하여 제 2 메모리 뱅크(뱅크1)의 독출 동작이 끝난 후 제 2 글로벌 입출력 라인(142)의 초기 프리차지 동작 또는 안정화 동작 없이 제 1 글로벌 입출력 라인(141)를 이용한 제 3 메모리 뱅크(뱅크2)의 독출 동작이 시작된다.Thereafter, after the read operation of the second memory bank (bank 1) is finished through the above-described method, the first global input / output line 141 may be used without the initial precharge operation or the stabilization operation of the second global input / output line 142. 3 The read operation of the memory bank (bank 2) starts.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

따라서, 본 발명은 반도체 메모리 소자의 연속적인 다수개의 메모리 셀 뱅크 의 읽기 동작시 각 메모리 셀 뱅크의 셀 데이터를 감지 증폭기를 이용하여 증폭시킨 후, 각 메모리 셀 뱅크마다 구비된 제 1 글로벌 입출력 라인 드라이버와 제 2 글로벌 입출력 라인 드라이버를 이용하여 다수개의 글로벌 입출력 라인에 셀 데이터를 전송함으로써, 메모리 셀 뱅크와 셀 뱅크간의 읽기 동작 시간을 감소시켜 반도체 메모리 소자의 동작속도를 향상시킬 수 있다.Accordingly, according to the present invention, a first global input / output line driver provided for each memory cell bank after amplifying the cell data of each memory cell bank using a sense amplifier during a read operation of a plurality of consecutive memory cell banks of a semiconductor memory device. By using the second global I / O line driver, cell data is transferred to the plurality of global I / O lines, thereby reducing the read operation time between the memory cell bank and the cell bank, thereby improving the operation speed of the semiconductor memory device.

Claims (5)

다수의 메모리 셀을 포함하는 다수개의 메모리 셀 뱅크;A plurality of memory cell banks including a plurality of memory cells; 상기 다수개의 메모리 셀 뱅크 각각에 연결되어 셀 데이터를 감지 증폭하는 다수개의 감지 증폭기;A plurality of sense amplifiers connected to each of the plurality of memory cell banks to sense and amplify cell data; 상기 다수개의 감지 증폭기에 각각 연결되어 감지 증폭된 상기 셀 데이터를 제 1 및 제 2 글로벌 입출력 라인에 순차적으로 전달하는 글로벌 입출력 라인 드라이버;A global input / output line driver connected to the plurality of sense amplifiers to sequentially transfer the sensed and amplified cell data to first and second global input / output lines; 상기 글로벌 입출력 라인 드라이버에서 출력된 상기 셀 데이터를 전송 받아 파이프 라인으로 출력하는 다수개의 글로벌 입출력 라인; 및A plurality of global I / O lines for receiving the cell data output from the global I / O line driver and outputting the cell data; And 상기 파이프 라인으로 출력된 셀 데이터를 래치하여 임시 저장한 후 로컬 데이터 버스 라인으로 출력하는 다수개의 파이프 래치를 포함하는 반도체 메모리 소자의 데이터 패스 구조.And a plurality of pipe latches for latching and temporarily storing cell data output to the pipeline and outputting the temporary data to a local data bus line. 제 1 항에 있어서,The method of claim 1, 상기 글로벌 입출력 라인 드라이버는 상기 제 1 글로벌 입출력 라인에 연결된 제 1 글로벌 입출력 라인 드라이버와 상기 제 2 글로벌 입출력 라인에 연결된 제 2 글로벌 입출력 라인 드라이버를 포함하며, 상기 제 1 및 제 2 글로벌 입출력 드라이버 각각은 선택 신호에 응답하여 상기 감지 증폭된 셀 데이터를 상기 제 1 및 제 2 글로벌 입출력 라인 중 어느 하나에 전송하되, 상기 제 1 글로벌 입출력 라인 드라이버와 상기 제 2 글로벌 입출력 라인 드라이버는 각각 순차적으로 구동되는 반도체 메모리 소자의 데이터 패스 구조.The global input / output line driver may include a first global input / output line driver connected to the first global input / output line and a second global input / output line driver connected to the second global input / output line, and each of the first and second global input / output drivers may include: The semiconductor device may transmit the sensed amplified cell data to any one of the first and second global input / output lines in response to a selection signal, wherein the first global input / output line driver and the second global input / output line driver are sequentially driven. Data path structure of a memory device. 제 1 항에 있어서,The method of claim 1, 상기 다수개의 메모리 셀 뱅크 중 제 1 메모리 셀 뱅크의 독출 동작은 상기 제 1 글로벌 입출력 라인 드라이버와 상기 제 1 글로벌 입출력 라인을 통하여 진행되고, 상기 다수개의 메모리 셀 뱅크 중 제 1 메모리 셀 뱅크의 독출 동작은 상기 제 2 글로벌 입출력 라인 드라이버와 상기 제 2 글로벌 입출력 라인을 통하여 진행되며,A read operation of the first memory cell bank among the plurality of memory cell banks is performed through the first global input / output line driver and the first global input / output line, and a read operation of the first memory cell bank among the plurality of memory cell banks is performed. Is performed through the second global I / O line driver and the second global I / O line, 상기 제 1 메모리 셀 뱅크의 독출 동작시 상기 제 1 글로벌 입출력 라인은 프리차지 또는 안정화되어 다음 독출 동작을 준비하는 반도체 메모리 소자의 데이터 패스 구조. And the first global input / output line is precharged or stabilized during a read operation of the first memory cell bank to prepare for a next read operation. 제 1 항에 있어서,The method of claim 1, 상기 제 1 글로벌 입출력 라인 드라이버는 상기 셀 데이터와 상기 제 1 선택 신호를 논리 조합하여 출력하는 제 1 논리 소자;The first global input / output line driver may include a first logic element configured to logically output the cell data and the first selection signal; 전원 전압과 상기 제 1 글로벌 입출력 라인 사이에 연결되고, 상기 제 1 논 리 소자의 출력 신호에 응답하여 턴온되는 제 1 트랜지스터;A first transistor connected between a power supply voltage and the first global input / output line and turned on in response to an output signal of the first logical element; 상기 제 1 선택 신호를 반전시켜 출력하는 인버터;An inverter for inverting and outputting the first selection signal; 상기 셀 데이터와 상기 인버터의 출력 신호를 논리 조합하여 출력하는 제 2 논리 소자; 및A second logic element configured to logically output the cell data and an output signal of the inverter; And 접지 전원과 상기 제 1 글로벌 입출력 라인 사이에 연결되고, 상기 제 2 논리 소자의 출력 신호에 응답하여 턴온되는 제 2 트랜지스터를 포함하는 반도체 메모리 소자의 데이터 패스 구조.And a second transistor coupled between a ground power supply and the first global input / output line, the second transistor being turned on in response to an output signal of the second logic element. 제 1 항에 있어서, 상기 제 1 글로벌 입출력 라인 드라이버와 상기 제 2 글로벌 입출력 라인 드라이버는 같은 구조인 반도체 메모리 소자의 데이터 패스 구조.The data path structure of claim 1, wherein the first global input / output line driver and the second global input / output line driver have the same structure.
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* Cited by examiner, † Cited by third party
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KR20160092206A (en) * 2015-01-27 2016-08-04 에스케이하이닉스 주식회사 Semiconductor device

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