KR20070068053A - Circuit and method for outputting data in semiconductor memory apparatus - Google Patents

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Abstract

A data output circuit of a semiconductor memory device and a method thereof are provided to perform high speed impedance matching by extracting only an assembly of a control signal optimizing impedance of external environment of the semiconductor memory device among a number of assemblies of the control signal inputted to an off chip driver during a data output operation of the semiconductor memory device. A test unit(105) generates a plurality of control signals by receiving a plurality of test signals or a plurality of fuse signals transferred from a plurality of fuses. An off chip driver(110) assembles data to a plurality of control signals transferred from the test unit and then outputs the assembled data. The test unit comprises a plurality of NOR gates to which the test signals and the fuse signals are applied.

Description

반도체 메모리 장치의 데이터 출력 회로 및 방법{Circuit and Method for Outputting Data in Semiconductor Memory Apparatus}Circuit and Method for Outputting Data in Semiconductor Memory Apparatus

도 1은 일반적인 반도체 메모리 장치의 데이터 출력 회로 및 외부 환경의 데이터 전송 회로의 구성도,1 is a configuration diagram of a data output circuit of a general semiconductor memory device and a data transfer circuit of an external environment;

도 2는 도 1에 도시한 반도체 메모리 장치의 데이터 출력 회로 및 외부 환경의 데이터 전송 회로의 동작을 설명하기 위한 표,FIG. 2 is a table for explaining the operation of a data output circuit of the semiconductor memory device shown in FIG. 1 and a data transfer circuit of an external environment; FIG.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로 및 외부 환경의 데이터 전송 회로의 구성도,3 is a configuration diagram of a data output circuit and a data transfer circuit of an external environment of a semiconductor memory device according to an embodiment of the present invention;

도 4는 도 3에 도시한 테스트 수단의 상세 구성도,4 is a detailed configuration diagram of the test means shown in FIG. 3;

도 5는 도 3에 도시한 반도체 메모리 장치의 데이터 출력 회로 및 외부 환경의 데이터 전송 회로의 동작을 설명하기 위한 표,FIG. 5 is a table for explaining the operation of the data output circuit of the semiconductor memory device shown in FIG. 3 and the data transfer circuit of an external environment; FIG.

도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 방법을 설명하기 위한 흐름도이다.6 is a flowchart illustrating a data output method of a semiconductor memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

10/100 : 반도체 메모리 장치의 데이터 출력 회로10/100: data output circuit of semiconductor memory device

105 : 테스트 수단 110 : 오프 칩 드라이버105: test means 110: off-chip driver

120 : 데이터 출력 드라이버 130 : 데이터 출력 버퍼120: data output driver 130: data output buffer

20 : 외부 환경의 데이터 전송 회로20: data transmission circuit of the external environment

210 : 데이터 전송기 220 : 데이터 전송 임피던스 제어기210: data transmitter 220: data transmission impedance controller

본 발명은 반도체 메모리 장치의 데이터 출력 회로 및 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 데이터 출력시 외부 환경의 임피던스를 최적화하는 반도체 메모리 장치의 데이터 출력 회로 및 방법에 관한 것이다.The present invention relates to a data output circuit and a method of a semiconductor memory device, and more particularly, to a data output circuit and a method of a semiconductor memory device for optimizing the impedance of an external environment during data output of the semiconductor memory device.

일반적으로 반도체 메모리 장치의 오프 칩 드라이버는 데이터를 메모리 칩으로부터 외부 환경으로 전달하기 위해 구비되고, 칩 내부의 데이터 신호를 고속으로 외부 환경에 전달하는 기능을 수행한다.In general, an off chip driver of a semiconductor memory device is provided to transfer data from a memory chip to an external environment, and performs a function of transferring a data signal inside the chip to the external environment at a high speed.

이하, 종래의 기술에 따른 데이터 출력 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.Hereinafter, a data output circuit according to the related art will be described with reference to FIGS. 1 and 2.

도 1은 일반적인 반도체 메모리 장치의 데이터 출력 회로 및 외부 환경의 데이터 전송 회로의 구성도로서, 4개의 제어 신호(C<4:1>)가 존재하며 4개의 데이터 전송기(210)가 존재하는 것을 예로 들어 나타낸 것이다. 실제 반도체 메모리 장치의 데이터 출력 회로 및 외부 환경은 도면에 도시한 형태에 한정되지는 않는다.FIG. 1 is a configuration diagram of a data output circuit of a general semiconductor memory device and a data transfer circuit of an external environment, in which four control signals C <4: 1> exist and four data transmitters 210 exist. It is shown. The data output circuit and the external environment of the actual semiconductor memory device are not limited to those shown in the drawings.

도시한 반도체 메모리 장치의 데이터 출력 회로(10)는 4개의 제어 신호(C<4:1>)에 데이터를 조합하여 출력하는 오프 칩 드라이버(110), 상기 오프 칩 드 라이버(110)로부터 전달되는 데이터를 구동하여 출력하는 데이터 출력 드라이버(120) 및 상기 데이터 출력 드라이버(120)로부터 전달되는 데이터의 진폭을 변환하여 출력하는 데이터 출력 버퍼(130)로 구성된다.The data output circuit 10 of the illustrated semiconductor memory device is transmitted from the off chip driver 110 and the off chip driver 110 to combine and output data to four control signals C <4: 1>. It is composed of a data output driver 120 for driving and outputting data and a data output buffer 130 for converting and outputting an amplitude of data transmitted from the data output driver 120.

또한 도시한 외부 환경의 데이터 전송 회로(20)는 상기 데이터 출력 버퍼(130)로부터 전달되는 데이터를 외부 환경에 전송하기 위한 4개의 데이터 전송기(210) 및 상기 4개의 데이터 전송기(210)의 임피던스를 제어하기 위한 데이터 전송 임피던스 제어기(220)로 구성된다.In addition, the data transmission circuit 20 of the illustrated external environment may output impedances of the four data transmitters 210 and the four data transmitters 210 for transmitting data transmitted from the data output buffer 130 to the external environment. And a data transmission impedance controller 220 for controlling.

상기 4개의 데이터 전송기(210) 중 동시에 두 개 이상의 데이터 전송기(210)에서 데이터가 전송되지는 않는다. 즉 하나의 데이터 전송기(210)에서만 데이터가 전송되고 나머지 데이터 전송기(210)에서는 아무런 동작이 일어나지 않아야만 한다. 그러나 각각의 데이터 전송기(210)는 고유한 임피던스 값을 가지고 있고 외부 환경의 변화에 따라 상기 임피던스 값은 변화한다. 이러한 임피던스는 상기 데이터가 전송되는 데이터 전송기(210)의 동작에 노이즈로 작용하여 영향을 미칠 수 있다. 따라서 상기 임피던스 값을 제어하기 위한 수단이 필요하게 되며 그 역할은 상기 데이터 전송 임피던스 제어기(220)가 수행한다.Data is not transmitted from two or more data transmitters 210 simultaneously among the four data transmitters 210. That is, data is transmitted only from one data transmitter 210 and no operation should be performed in the other data transmitter 210. However, each data transmitter 210 has a unique impedance value and the impedance value changes as the external environment changes. This impedance may affect the operation of the data transmitter 210 to which the data is transmitted as noise. Therefore, a means for controlling the impedance value is needed, and the role of the data transmission impedance controller 220 is performed.

상기 데이터 전송 임피던스 제어기(220)는 상기 데이터 출력 버퍼(130)로부터 데이터 출력시 사용되지 않는 3개의 데이터 전송기(210)의 임피던스 값을 측정하여 기 설정된 임피던스의 디폴트 값과 비교하여 출력 드라이버 강도를 계산한다. 이후 상기 오프 칩 드라이버(110)에 피드백 신호(fb)를 전송하여 16가지의 상기 제어 신호(C<4:1>)의 다른 조합에 의한 데이터 출력을 요청한다.The data transmission impedance controller 220 calculates an output driver strength by measuring impedance values of three data transmitters 210 which are not used when outputting data from the data output buffer 130 and comparing them with default values of preset impedances. do. Thereafter, the feedback signal fb is transmitted to the off-chip driver 110 to request data output by another combination of the 16 control signals C <4: 1>.

도 2는 도 1에 도시한 반도체 메모리 장치의 데이터 출력 회로 및 외부 환경의 동작을 설명하기 위한 표이다.FIG. 2 is a table for describing operations of a data output circuit and an external environment of the semiconductor memory device shown in FIG. 1.

도시한 표에는 상기 제어 신호(C<4:1>)의 16가지 경우의 조합이 도시되어 있다. 출력 드라이버 강도는 상기 제어 신호(C<4:1>)에 대해 상기 데이터 전송기(210)의 임피던스 값을 측정하여 기 설정된 임피던스의 디폴트 값과 비교한 결과이다. 이 때 상기 제어 신호(C<4:1>)에 대한 임피던스의 디폴트 값이 출력 드라이버 강도 100%일 때라고 가정하면, 상기 제어 신호(C<4:1>)가 (0,1,1,1) 조합일 때 상기 데이터 전송기(210)의 임피던스가 노이즈 방지를 위한 가장 효과적인 값을 갖는 것이다.The illustrated table shows a combination of sixteen cases of the control signal C <4: 1>. The output driver strength is a result of measuring the impedance value of the data transmitter 210 with respect to the control signal C <4: 1> and comparing it with a default value of a preset impedance. At this time, assuming that the default value of the impedance for the control signal C <4: 1> is 100% of the output driver strength, the control signal C <4: 1> is (0,1,1,1). ), The impedance of the data transmitter 210 has the most effective value for noise prevention.

이와 같은 디폴트 값 설정 방식은 상기 데이터 전송 임피던스 제어기(220)와 상기 오프 칩 드라이버(110)의 피드백 루프에 의해 자동으로 설정된다. 그러나 이 때 어떠한 조합의 상기 제어 신호(C<4:1>)가 상기 데이터 전송기(210)의 임피던스의 디폴트 값을 형성하게 되는지를 파악할 테스트 방법이 존재하지 않는다.The default value setting method is automatically set by the feedback loop of the data transmission impedance controller 220 and the off chip driver 110. However, there is no test method for determining which combination of control signals C <4: 1> forms the default value of the impedance of the data transmitter 210 at this time.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 데이터 출력시 오프 칩 드라이버에 입력되는 제어 신호의 여러 조합 중 반도체 메모리 장치의 외부 환경의 임피던스를 최적화하는 제어 신호의 조합만을 추출하여 사용함으로써 고속으로 임피던스 매칭이 수행되도록 하는 반도체 메모리 장치의 데이터 출력 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and among the various combinations of control signals input to the off-chip driver during data output of the semiconductor memory device, only the combination of control signals for optimizing the impedance of the external environment of the semiconductor memory device is extracted There is a technical problem to provide a data output circuit and method of a semiconductor memory device to perform impedance matching at a high speed by using.

상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 복수 개의 테스트 신호 또는 복수 개의 퓨즈로부터 전달되는 복수 개의 퓨즈 신호를 입력 받아 복수 개의 제어 신호를 생성하는 테스트 수단; 및 상기 테스트 수단으로부터 전달되는 복수 개의 제어 신호에 데이터를 조합하여 출력하는 오프 칩 드라이버;를 포함하는 것을 특징으로 한다.The data output circuit of the semiconductor memory device of the present invention for achieving the above technical problem, the test means for receiving a plurality of test signals or a plurality of fuse signals transmitted from a plurality of fuses to generate a plurality of control signals; And an off chip driver for combining and outputting data to a plurality of control signals transmitted from the test means.

또한 상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력 방법은, 테스트 신호의 조합으로부터 제어 신호의 조합을 생성하는 단계; 상기 제어 신호의 조합과 데이터가 출력됨에 따라 외부 환경에서 발생한 임피던스 값과 기 설정된 외부 환경의 임피던스의 디폴트 값의 비교 결과를 확인하는 단계; 상기 외부 환경에서 발생한 임피던스 값과 기 설정된 외부 환경의 임피던스의 디폴트 값이 같으면 상기 테스트 신호의 조합과 같은 퓨즈 신호의 조합으로부터 상기 제어 신호의 조합을 생성하는 단계; 및 상기 퓨즈 신호의 조합으로부터 생성된 상기 제어 신호의 조합과 함께 데이터 출력을 지속적으로 수행하는 단계;를 포함하는 것을 특징으로 한다.In addition, the data output method of the semiconductor memory device of the present invention for achieving the above technical problem, generating a combination of the control signal from the combination of the test signal; Ascertaining a comparison result between an impedance value generated in an external environment and a default value of an impedance of a preset external environment as the combination of the control signals and data are output; Generating a combination of the control signal from a combination of a fuse signal such as a combination of the test signal when the impedance value generated in the external environment and the default value of the impedance of the preset external environment are the same; And continuously performing data output together with the combination of the control signals generated from the combination of the fuse signals.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로 및 외부 환경의 데이터 전송 회로의 구성도로서, 4개의 제어 신호(C<4:1>)가 존재하며 4개의 데이터 전송기(210)가 존재하는 것을 예로 들어 나타낸 것이다. 구현하 고자 하는 본 발명의 반도체 메모리 장치의 데이터 출력 회로 및 외부 환경의 데이터 전송 회로는 도면에 도시한 형태에 한정되지 않는다.3 is a configuration diagram of a data output circuit of a semiconductor memory device and a data transfer circuit of an external environment according to an embodiment of the present invention, in which four control signals C <4: 1> exist and four data transmitters ( 210 is present as an example. The data output circuit and the data transfer circuit of the external environment of the semiconductor memory device of the present invention to be implemented are not limited to the forms shown in the drawings.

또한 이하에서 다루게 되는 테스트 신호(T<4:1>)는 반도체 메모리 장치의 테스트 단계에서 인위적으로 제어 신호(C<4:1>)를 생성하기 위한 신호이며, 퓨즈 신호(F<4:1>)는 4개의 퓨즈의 연결 여부에 따라 발생하는 신호로서 상기 테스트 단계 종료 후 상기 제어 신호(C<4:1>)를 생성하기 위한 신호이다.In addition, the test signal T <4: 1>, which will be described below, is a signal for artificially generating the control signal C <4: 1> in the test step of the semiconductor memory device, and the fuse signal F <4: 1. >) Is a signal generated depending on whether four fuses are connected or not, and the signal for generating the control signal C <4: 1> after the test step ends.

도시한 반도체 메모리 장치의 데이터 출력 회로(100)는 상기 4개의 테스트 신호(T<4:1>) 또는 상기 4개의 퓨즈 신호(F<4:1>)를 입력 받아 4개의 제어 신호(C<4:1>)를 생성하는 테스트 수단(105), 상기 테스트 수단(105)으로부터 전달되는 4개의 제어 신호에 데이터를 조합하여 출력하는 오프 칩 드라이버(110), 상기 오프 칩 드라이버(110)로부터 전달되는 데이터를 구동하여 출력하는 데이터 출력 드라이버(120) 및 상기 데이터 출력 드라이버(120)로부터 전달되는 데이터의 진폭을 변환하여 출력하는 데이터 출력 버퍼(130)로 구성된다.The data output circuit 100 of the illustrated semiconductor memory device receives four test signals T <4: 1> or four fuse signals F <4: 1> and receives four control signals C < 4: 1 >), an off chip driver 110 that combines and outputs data to four control signals transmitted from the test means 105, and is transmitted from the off chip driver 110. And a data output buffer 130 for converting and outputting an amplitude of data transmitted from the data output driver 120.

또한 도시한 외부 환경의 데이터 전송 회로(20)는 상기 데이터 출력 버퍼(130)로부터 전달되는 데이터를 외부 환경에 전송하기 위한 4개의 데이터 전송기(210) 및 상기 4개의 데이터 전송기(210)의 임피던스를 제어하기 위한 데이터 전송 임피던스 제어기(220)로 구성된다.In addition, the data transmission circuit 20 of the illustrated external environment may output impedances of the four data transmitters 210 and the four data transmitters 210 for transmitting data transmitted from the data output buffer 130 to the external environment. And a data transmission impedance controller 220 for controlling.

반도체 메모리 장치의 테스트 단계에서는 상기 테스트 수단(105)에 입력되는 상기 테스트 신호(T<4:1>)가 상기 제어 신호(C<4:1>)로서 상기 오프 칩 드라이버(110)에 전달된다. 이후 데이터는 상기 오프 칩 드라이버(110)에서 상기 제어 신호 (C<4:1>)와 조합되고 상기 데이터 출력 드라이버(120) 및 상기 데이터 출력 버퍼(130)를 통해 상기 외부 환경의 데이터 전송 회로(20)로 출력된다.In the test step of the semiconductor memory device, the test signal T <4: 1> input to the test means 105 is transmitted to the off chip driver 110 as the control signal C <4: 1>. . The data is then combined with the control signal (C <4: 1>) in the off chip driver 110 and through the data output driver 120 and the data output buffer 130, a data transmission circuit of the external environment ( 20) is output.

상기 외부 환경의 데이터 전송 회로(20)의 데이터 전송 임피던스 제어기(220)는 사용되지 않는 데이터 전송기(210)의 임피던스 값을 측정하여 상기 임피던스 값이 기 설정된 디폴트 값인지 여부를 판단한다. 상기 데이터 전송 임피던스 제어기(220)는 상기 오프 칩 드라이버(110)에 피드백 신호(fb)를 전송하여 상기 제어 신호(C<4:1>)의 다른 조합에 의한 데이터 출력을 요청한다.The data transmission impedance controller 220 of the data transmission circuit 20 of the external environment measures the impedance value of the data transmitter 210 which is not used to determine whether the impedance value is a preset default value. The data transmission impedance controller 220 transmits a feedback signal fb to the off chip driver 110 to request data output by another combination of the control signals C <4: 1>.

이 때 테스트 단계에서 상기 테스트 수단(105)이 구비되어 인위적으로 인가한 상기 테스트 신호(T<4:1>)가 상기 제어 신호(C<4:1>)로 사용되므로 상기 제어 신호(C<4:1>)의 어떠한 조합에 의해서 상기 복수 개의 데이터 전송기(210)의 임피던스가 기 설정된 디폴트 값에 도달하는지 파악할 수 있게 된다. 따라서 테스트 단계의 종료 이후 최적화된 임피던스가 생성되도록 하는 상기 테스트 신호(T<4:1>)와 같은 조합의 퓨즈 신호(F<4:1>)를 인가하면 상기 복수 개의 데이터 전송기(210)의 임피던스는 항상 디폴트 값에 도달하게 되는 것이다.At this time, since the test means 105 is provided in the test step and the test signal T <4: 1> artificially applied is used as the control signal C <4: 1>, the control signal C < 4: 1>, it is possible to determine whether the impedance of the plurality of data transmitters 210 reaches a preset default value. Therefore, when the fuse signal F <4: 1> of the same combination as the test signal T <4: 1> is applied to generate the optimized impedance after the end of the test step, the plurality of data transmitters 210 Impedance always reaches the default value.

도 4는 도 3에 도시한 테스트 수단의 상세 구성도이다.4 is a detailed configuration diagram of the test means shown in FIG. 3.

상기 테스트 수단(105)은 4개의 테스트 신호(T<4:1>) 및 4개의 퓨즈 신호(F<4:1>)가 각각 인가되는 4개의 노어 게이트 및 상기 노어 게이트에서 출력되는 신호를 반전시키는 4개의 인버터로 구성된다.The test means 105 inverts four NOR gates to which four test signals T <4: 1> and four fuse signals F <4: 1> are applied, and signals output from the NOR gate, respectively. It consists of four inverters.

상기 반도체 메모리 장치가 테스트 단계일 때에는 상기 4개의 퓨즈 신호(F<4:1>)를 입력하지 않는다. 따라서 사용자가 인위적으로 인가하여 주는 테스트 신호(T<4:1>)만이 상기 제어 신호(C<4:1>)로 출력된다.The four fuse signals F <4: 1> are not input when the semiconductor memory device is in a test step. Therefore, only the test signal T <4: 1> artificially applied by the user is output as the control signal C <4: 1>.

반면에 상기 반도체 메모리 장치의 테스트 단계가 종료된 이후에는 테스트 단계에서 파악된 상기 데이터 전송기(210)가 최적화된 임피던스를 갖도록 하는 테스트 신호(T<4:1>) 대신에 상기 테스트 신호(T<4:1>)와 같은 조합을 갖는 상기 퓨즈 신호(F<4:1>)가 입력된다. 이 때 상기 테스트 신호(T<4:1>)는 입력되지 않는다. 따라서 상기 제어 신호(C<4:1>)는 상기 퓨즈 신호(F<4:1>)와 같은 하나의 조합만을 갖게 된다.On the other hand, after the test step of the semiconductor memory device is ended, the test signal T <instead of the test signal T <4: 1> for the data transmitter 210 identified in the test step to have an optimized impedance. 4: 1>), the fuse signal F <4: 1> having a combination as shown in FIG. At this time, the test signal T <4: 1> is not input. Therefore, the control signal C <4: 1> has only one combination as the fuse signal F <4: 1>.

도 5는 도 3에 도시한 반도체 메모리 장치의 데이터 출력 회로 및 외부 환경의 데이터 전송 회로의 동작을 설명하기 위한 표이다.FIG. 5 is a table for explaining operations of the data output circuit and the data transfer circuit of the external environment of the semiconductor memory device shown in FIG. 3.

도시한 표에는 상기 테스트 신호(T<4:1>), 상기 퓨즈 신호(F<4:1>) 및 상기 제어 신호(C<4:1>)의 16가지 경우의 조합이 각각 도시되어 있다. 출력 드라이버 강도는 상기 제어 신호(C<4:1>)에 대해 상기 데이터 전송기(210)의 임피던스 값을 측정하여 기 설정된 임피던스의 디폴트 값과 비교한 결과이다. 이 때 상기 제어 신호(C<4:1>)에 대한 임피던스의 디폴트 값이 출력 드라이버 강도 100%일 때라고 가정하면, 상기 제어 신호(C<4:1>)가 (0,1,1,1) 조합일 때 상기 데이터 전송기(210)의 임피던스가 노이즈 방지를 위한 가장 효과적인 값을 갖는 것이다.The illustrated table shows the combination of 16 cases of the test signal T <4: 1>, the fuse signal F <4: 1> and the control signal C <4: 1>, respectively. . The output driver strength is a result of measuring the impedance value of the data transmitter 210 with respect to the control signal C <4: 1> and comparing it with a default value of a preset impedance. At this time, assuming that the default value of the impedance for the control signal C <4: 1> is 100% of the output driver strength, the control signal C <4: 1> is (0,1,1,1). ), The impedance of the data transmitter 210 has the most effective value for noise prevention.

테스트 단계에서 상기 테스트 수단(105)에 입력된 상기 테스트 신호(T<4:1>)의 조합 (L, H, H, H)이 상기 데이터 전송기(210)의 임피던스를 최적화시킨다는 것이 파악되었으므로, 테스트 단계 이후 상기 제어 신호(C<4:1>)의 조합 (0,1,1,1)을 생성하기 위한 상기 퓨즈 신호(F<4:1>)의 조합 (L, H, H, H)을 인가하면 시행착오 없이 상기 임피던스의 디폴트 값을 찾게 되므로 고속의 임피던스 매칭을 수행하게 되고 전류 손실을 현저히 감소시키게 되는 것이다.Since it was found that the combination L, H, H, H of the test signals T <4: 1> input to the test means 105 in the test step optimizes the impedance of the data transmitter 210, Combination (L, H, H, H) of the fuse signal (F <4: 1>) for generating a combination (0, 1, 1, 1) of the control signal (C <4: 1>) after a test step In this case, since the default value of the impedance is found without trial and error, fast impedance matching is performed and current loss is significantly reduced.

도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 방법을 설명하기 위한 흐름도로서, 상술한 바와 마찬가지로 테스트 신호(T<4:1>), 퓨즈 신호(F<4:1>) 및 제어 신호(C<4:1>)는 4가지 경우의 조합이라는 점을 밝혀둔다.FIG. 6 is a flowchart illustrating a data output method of a semiconductor memory device according to an exemplary embodiment of the present invention. As described above, a test signal T <4: 1> and a fuse signal F <4: 1> are described. And the control signal C <4: 1> is a combination of four cases.

상기 반도체 메모리 장치의 테스트 단계에서는 상기 반도체 메모리 장치의 데이터 출력 회로는 상기 테스트 신호(T<4:1>)의 조합으로부터 상기 제어 신호(C<4:1>)의 조합을 생성한다(S101). 이후 상기 제어 신호(C<4:1>)의 조합과 더불어 데이터를 출력한다(S103). 다음 상기 제어 신호(C<4:1>)의 조합과 데이터가 출력됨에 따라 외부 환경에서 발생한 임피던스 값과 기 설정된 외부 환경의 임피던스의 디폴트 값의 비교 결과를 확인한다(S105). 이 때 상기 외부 환경에서 발생한 임피던스 값과 기 설정된 외부 환경의 임피던스의 디폴트 값이 같지 않으면 상기 테스트 신호(T<4:1>)의 다른 조합으로부터 상기 제어 신호(C<4:1>)의 다른 조합을 생성한다(S101). 그러나 상기 외부 환경에서 발생한 임피던스 값과 기 설정된 외부 환경의 임피던스의 디폴트 값이 같으면 상기 테스트 신호(T<4:1>)의 조합과 같은 상기 퓨즈 신호(F<4:1>)의 조합으로부터 상기 제어 신호(C<4:1>)를 생성한다(S107). 이후 상기 제어 신호(C<4:1>)의 조합과 함께 데이터의 출력을 지속적으로 수행한다(S109).In the test step of the semiconductor memory device, the data output circuit of the semiconductor memory device generates a combination of the control signals C <4: 1> from the combination of the test signals T <4: 1> (S101). . Thereafter, data is output together with the combination of the control signals C <4: 1> (S103). Next, as a result of the combination and data of the control signal C <4: 1>, the result of comparing the impedance value generated in the external environment with the default value of the impedance of the preset external environment is checked (S105). At this time, if the impedance value generated in the external environment and the default value of the impedance of the preset external environment are not equal to each other, the control signal C <4: 1> is different from the other combination of the test signal T <4: 1>. Create a combination (S101). However, if the impedance value generated in the external environment and the default value of the impedance of the preset external environment are the same, the combination of the fuse signal F <4: 1> such as the combination of the test signal T <4: 1> is determined. The control signal C <4: 1> is generated (S107). Thereafter, the data is continuously output along with the combination of the control signals C <4: 1> (S109).

이 때 상기 테스트 신호(T<4:1>)가 인에이블 되는 동안 상기 퓨즈 신호(F<4:1>)는 디스에이블 되고, 상기 퓨즈 신호(F<4:1>)가 인에이블 되는 동안 상기 테스트 신호(T<4:1>)는 디스에이블 된다는 점을 밝혀둔다.At this time, while the test signal T <4: 1> is enabled, the fuse signal F <4: 1> is disabled and while the fuse signal F <4: 1> is enabled. Note that the test signal T <4: 1> is disabled.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 출력 회로 및 방법은 반도체 메모리 장치의 데이터 출력시 오프 칩 드라이버에 입력되는 제어 신호의 여러 조합 중 반도체 메모리 장치의 외부 환경의 임피던스를 최적화하는 제어 신호의 조합만을 추출하여 사용함으로써 고속으로 임피던스 매칭이 수행되도록 하는 효과가 있다.The data output circuit and method of the semiconductor memory device of the present invention described above are a combination of control signals for optimizing the impedance of the external environment of the semiconductor memory device among the various combinations of control signals input to the off-chip driver during data output of the semiconductor memory device. By extracting and using only bay, impedance matching is performed at high speed.

Claims (7)

복수 개의 테스트 신호 또는 복수 개의 퓨즈로부터 전달되는 복수 개의 퓨즈 신호를 입력 받아 복수 개의 제어 신호를 생성하는 테스트 수단; 및Test means for receiving a plurality of test signals or a plurality of fuse signals transmitted from the plurality of fuses and generating a plurality of control signals; And 상기 테스트 수단으로부터 전달되는 복수 개의 제어 신호에 데이터를 조합하여 출력하는 오프 칩 드라이버;An off-chip driver that combines and outputs data to a plurality of control signals transmitted from the test means; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And a data output circuit of the semiconductor memory device. 제 1 항에 있어서,The method of claim 1, 상기 테스트 수단은,The test means, 복수 개의 테스트 신호 및 복수 개의 퓨즈 신호가 각각 인가되는 복수 개의 노어 게이트가 상기 제어 신호의 개수만큼 구비되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And a plurality of NOR gates to which a plurality of test signals and a plurality of fuse signals are applied, respectively, as many as the number of the control signals. 제 1 항에 있어서,The method of claim 1, 상기 오프 칩 드라이버로부터 전달되는 데이터를 구동하여 출력하는 데이터 출력 드라이버를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And a data output driver for driving and outputting data transmitted from the off chip driver. (a) 테스트 신호의 조합으로부터 제어 신호의 조합을 생성하는 단계;(a) generating a combination of control signals from the combination of test signals; (b) 상기 제어 신호의 조합과 데이터가 출력됨에 따라 외부 환경에서 발생한 임피던스 값과 기 설정된 외부 환경의 임피던스의 디폴트 값의 비교 결과를 확인하는 단계;(b) checking a result of comparing the impedance value generated in the external environment with the default value of the impedance of the preset external environment as the combination of the control signals and the data are output; (c) 상기 외부 환경에서 발생한 임피던스 값과 기 설정된 외부 환경의 임피던스의 디폴트 값이 같으면 상기 테스트 신호의 조합과 같은 퓨즈 신호의 조합으로부터 상기 제어 신호의 조합을 생성하는 단계; 및(c) generating a combination of the control signals from a combination of fuse signals such as a combination of the test signals if the impedance value generated in the external environment and the default value of the impedance of the preset external environment are the same; And (d) 상기 퓨즈 신호의 조합으로부터 생성된 상기 제어 신호의 조합과 함께 데이터 출력을 지속적으로 수행하는 단계;(d) continuously performing data output with the combination of the control signals generated from the combination of the fuse signals; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.A data output method of a semiconductor memory device comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 (b) 단계에서,In step (b), 상기 외부 환경에서 발생한 임피던스 값과 기 설정된 외부 환경의 임피던스의 디폴트 값이 다르면, 상기 (a) 단계로 귀환하고, 상기 (a) 단계는 테스트 신호의 다른 조합으로부터 제어 신호의 조합을 생성하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.If the impedance value generated in the external environment and the default value of the impedance of the preset external environment are different, the process returns to step (a), and step (a) is a step of generating a combination of control signals from another combination of test signals. A data output method of a semiconductor memory device, characterized in that. 제 4 항에 있어서,The method of claim 4, wherein 상기 테스트 신호가 인에이블 되는 동안 상기 퓨즈 신호는 디스에이블 되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.And the fuse signal is disabled while the test signal is enabled. 제 4 항에 있어서,The method of claim 4, wherein 상기 퓨즈 신호가 인에이블 되는 동안 상기 테스트 신호는 디스에이블 되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.And the test signal is disabled while the fuse signal is enabled.
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