KR20070063643A - Data transmission method and apparatus in liquid crystal display - Google Patents

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이광수
장익규
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Abstract

A data transmission method and apparatus for a liquid crystal display are provided to reduce EMI(Electro-Magnetic Interference) and to secure sufficient margin in data transmission time, by supplying clock signals appropriate for the number of divided data driving ICs(Integrated Circuits) and thus reducing transmission frequency of the data and the clock signals. A first data driving unit(32) includes a portion of plural data driving ICs for driving data lines of a liquid crystal panel. A second data driving unit(34) includes the remaining data driving ICs. A timing controller(20) generates first and second clocks in accordance with the number of channels in each of the first and second data driving units, and supplies the first and second data to the first and second data driving units in synchronization with the first and second clocks, respectively.

Description

액정 표시 장치의 데이터 전송 방법 및 장치{DATA TRANSMISSION METHOD AND APPARATUS IN LIQUID CRYSTAL DISPLAY}DATA TRANSMISSION METHOD AND APPARATUS IN LIQUID CRYSTAL DISPLAY}

도 1은 본 발명과 관련된 액정 표시 장치의 데이터 전송 장치를 도시한 회로 블록도.1 is a circuit block diagram showing a data transmission device of a liquid crystal display device according to the present invention.

도 2는 본 발명의 실시 예에 따른 액정 표시 장치의 데이터 전송 장치를 도시한 회로 블록도.2 is a circuit block diagram illustrating a data transmission device of a liquid crystal display according to an exemplary embodiment of the present invention.

<도면의 주요부분에 대한 설명><Description of main parts of drawing>

10, 20 : 타이밍 컨트롤러 12, 14, 32, 34 : 데이터 구동부10, 20: timing controller 12, 14, 32, 34: data driver

16, 36 : 데이터 구동 집적 회로(D-IC) 18, 38 : 액정 패널16, 36: data driving integrated circuit (D-IC) 18, 38: liquid crystal panel

22 : 데이터 정렬부 24 : 제어 신호 발생부22: data alignment unit 24: control signal generator

본 발명은 액정 표시 장치에 관한 것으로, 특히 데이터 전송 주파수를 감소시킴으로써 전자기적 간섭(EMI)을 줄이고 데이터 전송 시간을 충분히 확보할 수 있 는 액정 표시 장치의 데이터 전송 방법 및 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a data transmission method and apparatus for a liquid crystal display device which can reduce electromagnetic interference (EMI) and sufficiently secure a data transmission time by reducing a data transmission frequency.

액정 표시 장치는 액정의 전기적 및 광학적 특성을 이용하여 영상을 표시하는 평판 표시 장치로 이동 통신 단말기, 휴대용 컴퓨터, 모니터, 액정 텔레비젼 등과 같이 소형 표시 장치부터 대형 표시 장치까지 널리 사용된다. 액정 표시 장치는 화소 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 액정 패널의 후면에서 빛을 공급하는 백라이트 유닛과, 액정 패널 및 백라이트 유닛을 구동하는 구동 회로를 구비한다. 액정 패널은 화소 매트릭스를 구성하는 각 서브 화소가 데이터 신호에 따라 액정 배열 상태를 가변시켜 백라이트 유닛에서 조사된 빛의 투과율을 조절함으로써 영상을 표시한다.The liquid crystal display is a flat panel display that displays an image by using the electrical and optical characteristics of the liquid crystal and is widely used from small display devices to large display devices such as mobile communication terminals, portable computers, monitors, and liquid crystal televisions. The liquid crystal display includes a liquid crystal display panel (hereinafter, referred to as a liquid crystal panel) for displaying an image through a pixel matrix, a backlight unit for supplying light from the rear side of the liquid crystal panel, and a driving circuit for driving the liquid crystal panel and the backlight unit. The liquid crystal panel displays an image by controlling the transmittance of light irradiated from the backlight unit by changing the liquid crystal arrangement state according to each sub-pixel constituting the pixel matrix.

액정 표시 장치는 고품질 영상에 대한 사용자의 욕구를 충족시키기 위하여 많은 양의 비디오 데이터를 고속으로 전송하여 고해상도 화상을 표시할 수 있어야 한다. 이로 인하여 액정 표시 장치는 비디오 데이터의 전송 주파수는 높아지고 비디오 데이터를 전송하는 전송 라인의 수가 증가되어 전자기적 간섭(Electromagnetic Interference; 이하, "EMI"라 함)으로 인한 노이즈 문제가 심하게 발생된다. 이러한 EMI 문제로 데이터 전송 주파수 및 전송 라인 수를 증가시키는데 한계가 있으므로 해상도가 더욱 높아지게 되면 데이터 전송 시간 마진을 충분히 확보할 수 없는 문제도 발생된다. In order to satisfy a user's desire for a high quality image, the liquid crystal display should be able to display a high resolution image by transmitting a large amount of video data at high speed. As a result, in the liquid crystal display, the transmission frequency of the video data is increased and the number of transmission lines for transmitting the video data is increased, which causes a serious noise problem due to electromagnetic interference (hereinafter, referred to as "EMI"). Due to the EMI problem, there is a limit to increasing the data transmission frequency and the number of transmission lines. Therefore, when the resolution is higher, the data transmission time margin cannot be sufficiently secured.

따라서, 본 발명은 종래의 문제점을 해결하기 위하여 안출된 것으로 데이터 전송 주파수를 감소시킴으로써 EMI를 줄이고 데이터 전송 시간을 충분히 확보할 수 있는 액정 표시 장치의 데이터 전송 방법 및 장치를 제공함에 목적이 있다.Accordingly, an object of the present invention is to provide a data transmission method and apparatus for a liquid crystal display device capable of reducing EMI and sufficiently securing data transmission time by reducing the data transmission frequency.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정 표시 장치의 데이터 전송 방법은 제1 데이터 구동부에 포함된 다수의 구동 집적 회로의 채널 수에 따른 제1 클럭 신호를 생성하는 단계와; 제2 데이터 구동부에 포함된 다수의 구동 집적 회로의 채널 수에 따른 제2 클럭 신호를 생성하는 단계와; 상기 제1 클럭 신호에 동기하는 제1 데이터를 상기 제1 데이터 구동부로 전송하는 단계와; 상기 제2 클럭 신호에 동기하는 제2 데이터를 상기 제2 데이터 구동부로 전송하는 단계를 포함한다. In order to achieve the above object, the data transmission method of the liquid crystal display according to the present invention comprises the steps of: generating a first clock signal according to the number of channels of the plurality of driving integrated circuits included in the first data driver; Generating a second clock signal according to the number of channels of the plurality of driving integrated circuits included in the second data driver; Transmitting first data synchronized with the first clock signal to the first data driver; And transmitting second data synchronized with the second clock signal to the second data driver.

여기서, 상기 제1 데이터 구동부 보다 상기 제2 데이터 구동부의 채널 수가 작음에 따라 상기 제1 클럭 및 제1 데이터 보다 상기 제2 클럭 및 제2 데이터의 전송 주파수가 작게 설정된다. 다시 말하여, 상기 다수의 데이터 구동 집적 회로 각각은 동일한 채널 수를 갖고, 상기 제2 데이터 구동부가 상기 제1 데이터 구동부 보다 작은 수의 상기 데이터 구동 집적 회로를 포함한다. Here, as the number of channels of the second data driver is smaller than that of the first data driver, the transmission frequency of the second clock and the second data is set smaller than that of the first clock and the first data. In other words, each of the plurality of data driver integrated circuits has the same number of channels, and the second data driver includes a smaller number of the data driver integrated circuits than the first data driver.

또한, 본 발명에 따른 액정 표시 장치의 데이터 전송 방법은 상기 제1 및 제2 데이터 구동부 각각에 상기 제1 및 제2 데이터의 래치 시작점을 지시하는 제1 및 제2 스타트 펄스를 생성하여 상기 제1 및 제2 데이터 구동부 각각에 공급하는 단계를 추가로 포함한다.In addition, the data transmission method of the liquid crystal display according to the present invention generates the first and second start pulses indicating the latch start point of the first and second data to each of the first and second data drivers, respectively. And supplying to each of the second data drivers.

그리고, 본 발명에 따른 액정 표시 장치의 데이터 전송 장치는 액정 패널의 데이터 라인을 분할 구동하는 다수의 데이터 구동 집적 회로 중 일부의 데이터 구동 집적 회로를 포함하는 제1 데이터 구동부와; 나머지 데이터 구동 집적 회로를 포함하는 제2 데이터 구동부와; 상기 제1 및 제2 데이터 구동부 각각의 채널수에 따른 제1 및 제2 클럭을 생성하고, 상기 제1 및 제2 클럭 각각에 동기하는 제1 및 제2 데이터를 상기 제1 및 제2 데이터 구동부로 분리하여 공급하는 타이밍 컨트롤러를 구비한다.In addition, the data transmission apparatus of the liquid crystal display according to the present invention includes a first data driver including a data driver integrated circuit of a part of a plurality of data driver integrated circuits for driving the data lines of the liquid crystal panel; A second data driver including a remaining data driver integrated circuit; The first and second data drivers may generate first and second clocks according to the number of channels of the first and second data drivers, and the first and second data may be synchronized with each of the first and second clocks. It is provided with a timing controller for separating and supplying.

상기 타이밍 컨트롤러는 상기 제1 데이터 구동부 보다 상기 제2 데이터 구동부의 채널 수가 작음에 따라 상기 제1 클럭 및 제1 데이터 보다 상기 제2 클럭 및 제2 데이터의 전송 주파수를 낮게 설정하여 공급한다. 여기서, 상기 다수의 데이터 구동 집적 회로 각각은 동일한 채널 수를 갖고, 상기 제2 데이터 구동부가 상기 제1 데이터 구동부 보다 작은 수의 상기 데이터 구동 집적 회로를 포함한다. As the number of channels of the second data driver is smaller than that of the first data driver, the timing controller sets a lower transmission frequency of the second clock and the second data than the first clock and the first data. Here, each of the plurality of data driver integrated circuits has the same number of channels, and the second data driver includes a smaller number of the data driver integrated circuits than the first data driver.

상기 타이밍 컨트롤러는 상기 제1 및 제2 데이터 구동부 각각에 상기 제1 및 제2 데이터의 래치 시작점을 지시하는 제1 및 제2 스타트 펄스를 생성하여 상기 제1 및 제2 데이터 구동부 각각에 공급한다. The timing controller generates first and second start pulses indicating the latch start points of the first and second data, respectively, and supplies the first and second data drivers to the first and second data drivers, respectively.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면을 참조한 실시 예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the detailed description of the embodiments with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예들을 첨부한 도 1 및 도 2를 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 1 and 2.

도 1은 본 발명과 관련된 액정 표시 장치를 도시한 회로 블록도이다. 1 is a circuit block diagram showing a liquid crystal display device related to the present invention.

도 1에 도시된 액정 표시 장치는 액정 패널(18)의 데이터 라인(DL1 내지 DLm)을 구동하는 다수의 데이터 구동 IC(이하, D-IC)(16)를 분리하여 포함하는 제1 및 제2 데이터 구동부(12, 14)와, 제1 및 제2 데이터 구동부(12, 14)에 데이터를 공급하는 타이밍 컨트롤러(10)를 구비한다.The first and second liquid crystal display devices shown in FIG. 1 separately include a plurality of data driver ICs (hereinafter, D-ICs) 16 that drive the data lines DL1 to DLm of the liquid crystal panel 18. The data driver 12 and 14 and the timing controller 10 for supplying data to the first and second data drivers 12 and 14 are provided.

액정 패널(18)에 형성된 다수의 데이터 라인(DL1 내지 DLm)은 다수의 D-IC(16)에 의해 분할 구동되고, 다수의 D-IC(16)는 제1 및 제2 데이터 구동부(12, 14)로 2분할되어 타이밍 컨트롤러(10)로부터 데이터를 입력한다. 타이밍 컨트롤러(10)는 제1 및 제2 데이터 구동부(12, 14)로 제1 및 제2 데이터(DATA1, DATA2)를 분리하여 공급한다. 이때, 타이밍 컨트롤러(10)는 데이터(DATA1, DATA2)의 래치 시작점을 지시하기 위한 스타트 펄스(STV)와 데이터(DATA1, DATA2)와 동기하는 클럭(CLK)을 제1 및 제2 데이터 구동부(12, 14)에 공통으로 공급한다. 제1 데이터 구동부(12)에 포함된 5개의 D-IC(16)는 타이밍 컨트롤러(10)로부터의 제1 데이터(DATA1)를 순차적으로 래치하고, 제2 데이터 구동부(14)에 포함된 4개의 D-IC(16)는 타이밍 컨트롤러(10)로부터의 제2 데이터(DATA2)를 순차적으로 래치한다. 다시 말하여, 제1 데이터 구동부(12)에 포함된 5개의 D-IC(16)는 타이밍 컨트롤러(10)로부터의 스타트 펄스(STV)를 클럭(CLK)에 따라 종속적으로 쉬프트시키고 쉬프트되는 펄스에 응답하여 제1 데이터(DATA1)를 순차적으로 래치한다. 동시에, 제2 데이터 구동부(14)에 포함된 4개의 D-IC(16)도 타이밍 컨트롤러(10)로부터의 스타트 펄스(STV)를 클럭(CLK)에 따라 종속적으로 쉬프트시키고 쉬프트되는 펄스에 응답하여 제2 데이터(DATA2)를 순차적으로 래치한다. 그리고, 제1 및 제2 데이터 구동부 (12, 14)는 한 수평 라인분의 데이터가 래치되면 래치된 데이터를 동시에 아날로그 신호로 변환하여 액정 패널(18)의 데이터 라인(DL1 내지 DLm)으로 공급한다. The plurality of data lines DL1 to DLm formed in the liquid crystal panel 18 are divided and driven by the plurality of D-ICs 16, and the plurality of D-ICs 16 are connected to the first and second data drivers 12,. 14 is divided into two, and data is input from the timing controller 10. The timing controller 10 separately supplies the first and second data DATA1 and DATA2 to the first and second data drivers 12 and 14. At this time, the timing controller 10 receives the start pulse STV for indicating the latch start point of the data DATA1 and DATA2 and the clock CLK that is synchronized with the data DATA1 and DATA2. , 14). Five D-ICs 16 included in the first data driver 12 sequentially latch the first data DATA1 from the timing controller 10, and four D-ICs 16 included in the second data driver 14. The D-IC 16 sequentially latches the second data DATA2 from the timing controller 10. In other words, the five D-ICs 16 included in the first data driver 12 shift the start pulse STV from the timing controller 10 dependently on the clock CLK, In response, the first data DATA1 is sequentially latched. At the same time, the four D-ICs 16 included in the second data driver 14 also shift the start pulse STV from the timing controller 10 depending on the clock CLK and in response to the shifted pulse. The second data DATA2 is sequentially latched. When the data of one horizontal line is latched, the first and second data drivers 12 and 14 convert the latched data into analog signals at the same time and supply them to the data lines DL1 to DLm of the liquid crystal panel 18. .

이와 같이, 도 1에 도시된 타이밍 컨트롤러(10)는 다수의 D-IC(16)를 2분할하여 데이터(DATA1, DATA2)를 분리 전송하므로 데이터 전송 주파수를 감소시킬 수 있게 된다. 그런데, 홀수개인 9개의 D-IC(16)가 필요한 경우 제1 데이터 구동부(12)는 5개의 D-IC(16)를, 제2 데이터 구동부(14)는 4개의 D-IC(16)를 포함하지만 스타트 펄스(STV) 및 클럭(CLK)이 공통으로 공급되므로 제2 데이터 구동부(14)는 제1 데이터 구동부(12)와 같이 5개의 D-IC(16)를 포함하는 것과 같이 구동된다. As such, the timing controller 10 illustrated in FIG. 1 divides the plurality of D-ICs 16 into two and separately transmits the data DATA1 and DATA2, thereby reducing the data transmission frequency. However, when nine odd D-ICs 16 are required, the first data driver 12 uses five D-ICs 16 and the second data driver 14 uses four D-ICs 16. Although the start pulse STV and the clock CLK are supplied in common, the second data driver 14 is driven as if the first data driver 12 includes five D-ICs 16.

예를 들어, 480 채널의 D-IC(16) 9개가 필요한 경우 클럭(CLK) 주파수는 1600*900*60 = 86.4MHz를 2분주한 43.2MHz로 결정되고, 타이밍 컨트롤러(10)는 43.2MHz의 클럭(CLK)에 동기하여 데이터(DATA1, DATA2)를 공급한다. 여기서 900은 게이트 채널 수, 60은 1초 단위의 프레임 수를 의미하고, 데이터 채널 수를 의미하는 1600은 각 D-IC(16)의 480 채널을 RGB 데이터를 의미하는 3으로 나눈 다음(480/3=160), D-IC(16)가 10개가 있는 것으로 산정(160*10)하여 결정된 산출된 값이다. For example, if nine D-ICs (16) of 480 channels are required, the clock (CLK) frequency is determined to be 43.2 MHz, divided by 1600 * 900 * 60 = 86.4 MHz, and the timing controller 10 is 43.2 MHz. The data DATA1 and DATA2 are supplied in synchronization with the clock CLK. Where 900 is the number of gate channels, 60 is the number of frames in one second, and 1600, which represents the number of data channels, is divided by 480 channels of each D-IC 16 divided by 3, which represents RGB data (480 / 3 = 160), and it is calculated by calculating (160 * 10) that there are 10 D-ICs 16.

이와 같이, 타이밍 컨트롤러(10)는 제1 및 제2 데이터 구동부(14)가 5개씩의 D-IC(16)를 포함한 것으로 가정하여 클럭(CLK)을 공통으로 공급하면서 그 클럭(CLK)에 동기하는 데이터(DATA1, DATA2)를 분리하여 공급한다. 이에 따라, 제1 데이터 구동부(12) 보다 D-IC(16)의 갯수가 작은 제2 데이터 구동부(14)는 제1 데이터 구동부(12)의 다섯번째 D-IC(16)가 데이터를 순차 래치하는 시간은 낭비하면서 도 제1 데이터 구동부(12)에 맞춰 불필요하게 데이터(DATA2) 및 클럭(CLK) 주파수가 증가하게 된 단점이 있다.In this manner, the timing controller 10 assumes that the first and second data drivers 14 include five D-ICs 16, and synchronizes with the clock CLK while supplying the clock CLK in common. The data DATA1 and DATA2 are separately supplied. Accordingly, in the second data driver 14 having a smaller number of D-ICs 16 than the first data driver 12, the fifth D-IC 16 of the first data driver 12 sequentially latches data. The time required for the data DATA2 and the clock CLK is unnecessarily increased in accordance with the first data driver 12 while wasting time.

이러한 단점을 해결하기 위하여, 본 발명에 따른 액정 표시 장치는 도 2에 도시된 바와 같이 제1 및 제2 데이터 구동부(32, 34)로 공급되는 클럭(CLK1, CLK2)을 분리함으로써 제1 데이터 구동부(32) 보다 D-IC(36)의 갯수가 작은 제2 데이터 구동부(34)로 공급되는 데이터(DATA2) 및 클럭(CLK2) 주파수를 감소시킬 수 있게 된다. In order to solve this disadvantage, the liquid crystal display according to the present invention separates the clocks CLK1 and CLK2 supplied to the first and second data drivers 32 and 34, as shown in FIG. The frequency of the data DATA2 and the clock CLK2 supplied to the second data driver 34 having a smaller number of D-ICs 36 than that of 32 can be reduced.

도 2는 본 발명의 실시 예에 따른 액정 표시 장치를 도시한 회로 블록도이다.2 is a circuit block diagram illustrating a liquid crystal display according to an exemplary embodiment of the present invention.

도 2에 도시된 액정 표시 장치는 액정 패널(38)의 데이터 라인(DL1 내지 DLm)을 구동하는 다수의 데이터 구동 IC(이하, D-IC)(36)를 포함하는 제1 및 제2 데이터 구동부(32, 34)와, 제1 및 제2 데이터 구동부(32, 34)에 데이터를 공급하는 타이밍 컨트롤러(20)를 구비한다.The liquid crystal display illustrated in FIG. 2 includes first and second data drivers including a plurality of data driver ICs (hereinafter, D-ICs) 36 that drive the data lines DL1 to DLm of the liquid crystal panel 38. 32 and 34 and timing controller 20 for supplying data to the first and second data drivers 32 and 34.

액정 패널(38)에 형성된 다수의 데이터 라인(DL1 내지 DLm)은 다수의 D-IC(36)에 의해 분할 구동되고, 다수의 D-IC(36)는 제1 및 제2 데이터 구동부(32, 34)로 2분할되어 타이밍 컨트롤러(20)로부터 데이터를 입력한다. 타이밍 컨트롤러(20)는 제1 및 제2 데이터 구동부(32, 34)로 제1 및 제2 데이터(DATA1, DATA2)를 분리 공급함과 아울러 제1 및 제2 클럭(CLK1, CLK2)과 제1 및 제2 스타트 펄스(STV1, STV2)도 분리하여 공급한다.The plurality of data lines DL1 to DLm formed in the liquid crystal panel 38 are divided and driven by the plurality of D-ICs 36, and the plurality of D-ICs 36 are connected to the first and second data drivers 32,. The data is divided into two sections 34 to input data from the timing controller 20. The timing controller 20 separately supplies the first and second data DATA1 and DATA2 to the first and second data drivers 32 and 34, as well as the first and second clocks CLK1 and CLK2 and the first and second data drivers 32 and 34. The second start pulses STV1 and STV2 are also supplied separately.

구체적으로 타이밍 컨트롤러(20)는 컴퓨터 시스템(미도시)으로부터 입력된 데이터(DATA)를 정렬하여 출력하는 데이터 정렬부(22)와, 외부 컴퓨터 시스템으로부터 입력된 데이터(DATA)의 유효 구간을 알리는 데이터 이네이블 신호(DE)와 데이터(DATA)와 동기하는 도트 클럭(DCLK) 등을 이용하여 다수의 제어 신호를 생성하는 제어 신호 발생부(24)를 구비한다.In detail, the timing controller 20 may include a data alignment unit 22 that aligns and outputs data DATA input from a computer system (not shown), and data indicating a valid section of data DATA input from an external computer system. The control signal generator 24 generates a plurality of control signals using the enable signal DE and the dot clock DCLK in synchronization with the data DATA.

제어 신호 발생부(24)는 컴퓨터 시스템(미도시)으로부터 입력된 데이터 이네이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 제1 및 제2 데이터 구동부(32, 34) 각각에 공급되어질 제1 및 제2 클럭(CLK1, CLK2)를 생성한다. 이때, 4개의 D-IC(36)를 포함하는 제2 데이터 구동부(34)로 공급되는 제2 클럭(CLK2)은 5개의 D-IC(36)를 포함하는 제1 데이터 구동부(32)로 공급되는 제1 클럭(CLK1) 보다 낮은 주파수로 생성된다. 예를 들면, 480채널을 갖는 D-IC(36) 9개 중 5개의 D-IC(36)를 포함하는 제1 데이터 구동부(32)에는 공급되는 제1 클럭(CLK1)의 주파수는 {(480/3)*5}*900*60 = 43.2MHz로 결정되고, 4개의 D-IC(36)를 포함하는 제2 데이터 구동부(34)에는 공급되는 제2 클럭(CLK2)의 주파수는 {(480/3)*4}*900*60 = 34.56MHz로 결정된다. 또한, 제어 신호 발생부(24)는 상기 데이터 이네이블 신호(DE) 및 도트 클럭(DCLK)를 이용하여 제1 및 제2 데이터 구동부(32, 34) 각각에 공급되어질 제1 및 제2 스타트 펄스(STV1, STV2)도 생성한다. 이러한 제어 신호 발생부(24)는 상기 제어 신호들(CLK1, CLK2, STV2, STV2)을 생성하는데 컴퓨터 시스템으로부터의 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync) 등도 이용하기도 한다. The control signal generator 24 is configured to be supplied to each of the first and second data drivers 32 and 34 using the data enable signal DE and the dot clock DCLK input from a computer system (not shown). The first and second clocks CLK1 and CLK2 are generated. In this case, the second clock CLK2 supplied to the second data driver 34 including four D-ICs 36 is supplied to the first data driver 32 including five D-ICs 36. It is generated at a frequency lower than the first clock CLK1. For example, the frequency of the first clock CLK1 supplied to the first data driver 32 including five D-ICs 36 out of nine D-ICs 36 having 480 channels is {(480). / 3) * 5} * 900 * 60 = 43.2 MHz, and the frequency of the second clock CLK2 supplied to the second data driver 34 including four D-ICs 36 is {(480) / 3) * 4} * 900 * 60 = 34.56 MHz. In addition, the control signal generator 24 uses the data enable signal DE and the dot clock DCLK to supply the first and second start pulses to be supplied to the first and second data drivers 32 and 34, respectively. Also generate (STV1, STV2). The control signal generator 24 may also use the vertical synchronizing signal Vsync and the horizontal synchronizing signal Hsync from a computer system to generate the control signals CLK1, CLK2, STV2 and STV2.

데이터 정렬부(22)는 컴퓨터 시스템(미도시)으로부터 입력된 데이터(DATA)를 정렬하고 제1 및 제2 데이터(DATA1, DATA2)로 분리하여 제1 및 제2 데이터 구동부(32, 34) 각각에 공급한다. 이때, 제1 데이터 구동부(32)로 공급되는 제1 데이터(DATA1)는 제어 신호 발생부(24)로부터의 제1 클럭(CLK1)에 동기하여 전송되고, 제2 데이터 구동부(34)로 공급되는 제2 데이터(DATA2)는 제2 클럭(CLK2)에 동기하여 전송한다. 이에 따라, 제2 데이터 구동부(34)로 공급되는 제2 데이터(DATA2)의 전송 주파수를 제1 데이터 구동부(32)로 공급되는 제1 데이터(DATA1) 보다 낮출 수 있게 된다.The data aligning unit 22 aligns the data DATA input from the computer system (not shown) and separates the first and second data DATA1 and DATA2 into the first and second data drivers 32 and 34, respectively. To feed. At this time, the first data DATA1 supplied to the first data driver 32 is transmitted in synchronization with the first clock CLK1 from the control signal generator 24 and supplied to the second data driver 34. The second data DATA2 is transmitted in synchronization with the second clock CLK2. Accordingly, the transmission frequency of the second data DATA2 supplied to the second data driver 34 may be lower than that of the first data DATA1 supplied to the first data driver 32.

제1 데이터 구동부(32)에 포함된 5개의 D-IC(36)는 타이밍 컨트롤러(20)로부터의 제1 데이터(DATA1)를 순차적으로 래치하고, 제2 데이터 구동부(34)에 포함된 4개의 D-IC(36)는 타이밍 컨트롤러(20)로부터의 제2 데이터(DATA2)를 순차적으로 래치한다. 다시 말하여, 제1 데이터 구동부(32)에 포함된 5개의 D-IC(36)는 타이밍 컨트롤러(20)로부터의 제1 스타트 펄스(STV1)를 제1 클럭(CLK1)에 따라 종속적으로 쉬프트시키고 쉬프트되는 펄스에 응답하여 제1 데이터(DATA1)를 순차적으로 래치한다. 동시에, 제2 데이터 구동부(34)에 포함된 4개의 D-IC(36)도 타이밍 컨트롤러(20)로부터의 제2 스타트 펄스(STV2)를 제2 클럭(CLK2)에 따라 종속적으로 쉬프트시키고 쉬프트되는 펄스에 응답하여 제2 데이터(DATA2)를 순차적으로 래치한다. 그리고, 제1 및 제2 데이터 구동부(32, 34)는 한 수평 라인분의 데이터가 래치되면 래치된 데이터를 동시에 아날로그 신호로 변환하여 액정 패널(38)의 데이터 라인(DL1 내지 DLm)으로 공급한다.  Five D-ICs 36 included in the first data driver 32 sequentially latch the first data DATA1 from the timing controller 20, and four D-ICs 36 included in the second data driver 34. The D-IC 36 sequentially latches the second data DATA2 from the timing controller 20. In other words, the five D-ICs 36 included in the first data driver 32 shift the first start pulse STV1 from the timing controller 20 dependently according to the first clock CLK1. The first data DATA1 is sequentially latched in response to the shifted pulse. At the same time, the four D-ICs 36 included in the second data driver 34 also shift and shift the second start pulse STV2 from the timing controller 20 in dependence on the second clock CLK2. The second data DATA2 is sequentially latched in response to the pulse. When the data of one horizontal line is latched, the first and second data drivers 32 and 34 convert the latched data into analog signals at the same time and supply them to the data lines DL1 to DLm of the liquid crystal panel 38. .

이와 같이, 본 발명에 따른 액정 표시 장치의 타이밍 컨트롤러(20)는 다수의 D-IC(36)를 2분할하여 데이터(DATA1, DATA2)를 분리 전송하면서, 분할된 D-IC(36)의 갯수(즉 분할된 D-IC(36)의 총 채널 수)에 맞추어 클럭(CLK1, CLK2)도 분리하여 전송한다. 이에 따라, 제1 데이터 구동부(32) 보다 포함된 D-IC(36)의 갯수가 작은 제2 데이터 구동부(34)로 전송되는 제2 데이터(DATA2) 및 클럭(CLK2)의 전송 주파수를 감소시킴으로써 EMI를 줄이고 데이터 전송 시간 마진을 충분히 확보할 수 있게 된다. As described above, the timing controller 20 of the liquid crystal display according to the present invention divides the plurality of D-ICs 36 into two and separately transfers the data DATA1 and DATA2, while the number of divided D-ICs 36 is divided. The clocks CLK1 and CLK2 are also transmitted separately in accordance with (ie, the total number of channels of the divided D-ICs 36). Accordingly, by reducing the transmission frequencies of the second data DATA2 and the clock CLK2 transmitted to the second data driver 34 having a smaller number of D-ICs 36 than the first data driver 32. This reduces EMI and ensures sufficient data transfer time margins.

상술한 바와 같이, 본 발명에 따른 액정 표시 장치의 데이터 구동 방법 및 장치는 홀수개의 D-IC를 2분할하여 데이터를 분리 공급할 때 분할된 D-IC의 갯수(즉, D-IC의 총 채널 수)에 맞추어 클럭도 분리 공급하여 데이터 및 클럭의 전송 주파수를 감소시킴으로써 EMI를 줄이고 데이터 전송 시간 마진을 충분히 확보할 수 있게 된다. As described above, the data driving method and apparatus of the liquid crystal display according to the present invention divide the odd number of D-ICs by dividing and supplying data by dividing the odd number of D-ICs (ie, the total number of channels of the D-ICs). In addition, the clock is also supplied separately to reduce the data and clock transmission frequency, thereby reducing EMI and ensuring sufficient data transmission time margin.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (8)

제1 데이터 구동부에 포함된 다수의 구동 집적 회로의 채널 수에 따른 제1 클럭 신호를 생성하는 단계와;Generating a first clock signal according to the number of channels of the plurality of driving integrated circuits included in the first data driver; 제2 데이터 구동부에 포함된 다수의 구동 집적 회로의 채널 수에 따른 제2 클럭 신호를 생성하는 단계와;Generating a second clock signal according to the number of channels of the plurality of driving integrated circuits included in the second data driver; 상기 제1 클럭 신호에 동기하는 제1 데이터를 상기 제1 데이터 구동부로 전송하는 단계와;Transmitting first data synchronized with the first clock signal to the first data driver; 상기 제2 클럭 신호에 동기하는 제2 데이터를 상기 제2 데이터 구동부로 전송하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 데이터 전송 방법. And transmitting second data synchronized with the second clock signal to the second data driver. 제 1 항에 있어서,The method of claim 1, 상기 제1 데이터 구동부 보다 상기 제2 데이터 구동부의 채널 수가 작음에 따라 상기 제1 클럭 및 제1 데이터 보다 상기 제2 클럭 및 제2 데이터의 전송 주파수가 작은 것을 특징으로 하는 액정 표시 장치의 데이터 전송 방법.The transmission frequency of the second clock and the second data is smaller than the first clock and the first data as the number of channels of the second data driver is smaller than that of the first data driver. . 제 2 항에 있어서,The method of claim 2, 상기 다수의 데이터 구동 집적 회로 각각은 동일한 채널 수를 갖고, 상기 제2 데이터 구동부가 상기 제1 데이터 구동부 보다 작은 수의 상기 데이터 구동 집적 회로를 포함하는 것을 특징으로 하는 액정 표시 장치의 데이터 전송 방법.And each of the plurality of data driver integrated circuits has the same number of channels, and the second data driver includes a smaller number of the data driver integrated circuits than the first data driver. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 데이터 구동부 각각에 상기 제1 및 제2 데이터의 래치 시작점을 지시하는 제1 및 제2 스타트 펄스를 생성하여 상기 제1 및 제2 데이터 구동부 각각에 공급하는 단계를 추가로 포함하는 것을 특징으로 하는 액정 표시 장치의 데이터 전송 방법. Generating first and second start pulses indicating the latch start points of the first and second data to the first and second data drivers, respectively, and supplying the first and second data pulses to the first and second data drivers, respectively. The data transmission method of the liquid crystal display device characterized by the above-mentioned. 액정 패널의 데이터 라인을 분할 구동하는 다수의 데이터 구동 집적 회로 중 일부의 데이터 구동 집적 회로를 포함하는 제1 데이터 구동부와;A first data driver including a data driver integrated circuit of a portion of the plurality of data driver integrated circuits which divides and drives the data lines of the liquid crystal panel; 나머지 데이터 구동 집적 회로를 포함하는 제2 데이터 구동부와;A second data driver including a remaining data driver integrated circuit; 상기 제1 및 제2 데이터 구동부 각각의 채널수에 따른 제1 및 제2 클럭을 생성하고, 상기 제1 및 제2 클럭 각각에 동기하는 제1 및 제2 데이터를 상기 제1 및 제2 데이터 구동부로 분리하여 공급하는 타이밍 컨트롤러를 구비하는 것을 특징으로 하는 액정 표시 장치의 데이터 구동 장치.The first and second data drivers may generate first and second clocks according to the number of channels of the first and second data drivers, and the first and second data may be synchronized with each of the first and second clocks. And a timing controller for separately supplying the data to the data driver. 제 5 항에 있어서,The method of claim 5, 상기 타이밍 컨트롤러는 The timing controller is 상기 제1 데이터 구동부 보다 상기 제2 데이터 구동부의 채널 수가 작음에 따라 상기 제1 클럭 및 제1 데이터 보다 상기 제2 클럭 및 제2 데이터의 전송 주파수를 낮게 설정하여 공급하는 것을 특징으로 하는 액정 표시 장치의 데이터 전송 장치.And as the number of channels of the second data driver is smaller than that of the first data driver, the transmission frequency of the second clock and the second data is set lower than that of the first clock and the first data. Data transmission device. 제 6 항에 있어서,The method of claim 6, 상기 다수의 데이터 구동 집적 회로 각각은 동일한 채널 수를 갖고, 상기 제2 데이터 구동부가 상기 제1 데이터 구동부 보다 작은 수의 상기 데이터 구동 집적 회로를 포함하는 것을 특징으로 하는 액정 표시 장치의 데이터 전송 장치.And each of the plurality of data driver integrated circuits has the same number of channels, and the second data driver includes a smaller number of the data driver integrated circuits than the first data driver. 제 5 항에 있어서,The method of claim 5, 상기 타이밍 컨트롤러는 The timing controller is 상기 제1 및 제2 데이터 구동부 각각에 상기 제1 및 제2 데이터의 래치 시작점을 지시하는 제1 및 제2 스타트 펄스를 생성하여 상기 제1 및 제2 데이터 구동부 각각에 공급하는 것을 특징으로 하는 액정 표시 장치의 데이터 전송 장치. And generating first and second start pulses indicating the latch start points of the first and second data, respectively, and supplying the first and second data drivers to the first and second data drivers, respectively. Data transmission device of the display device.
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