KR20070062866A - Circuit for generating internal address - Google Patents

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KR20070062866A
KR20070062866A KR1020050122767A KR20050122767A KR20070062866A KR 20070062866 A KR20070062866 A KR 20070062866A KR 1020050122767 A KR1020050122767 A KR 1020050122767A KR 20050122767 A KR20050122767 A KR 20050122767A KR 20070062866 A KR20070062866 A KR 20070062866A
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Abstract

A circuit for generating an internal address is provided to prevent an error caused by incorrect timing between an address and strobe signal during generation of the internal address in a high frequency operation range by securing margin between the address and strobe signal, as the strobe signal for an external address is generated by each address separated corresponding to an external command. The first latch generates the first address signal by latching an external address signal in synchronization with an internal clock signal. A command decoder(3) generates a plurality of first strobe signals of the first address signal by each address separated corresponding to the external command. The second latch generates the second address signal by receiving the first strobe signal and synchronizing the first address signal with the first strobe signal. The plurality of internal address generators(5) receive a bank select signal including the second strobe signal and bank information from the command decoder, and generate the internal address signal by including the bank information to the second address signal and synchronizing the second address signal with the second strobe signal.

Description

내부 어드레스 생성 회로{Circuit for generating internal address}Circuit for generating internal address

도 1은 종래 기술에 따른 내부 어드레스 생성 회로를 도시한 것이다.1 illustrates an internal address generation circuit according to the prior art.

도 2는 도 1의 내부 어드레스 생성 회로의 래치부를 도시한 것이다.FIG. 2 illustrates a latch unit of the internal address generation circuit of FIG. 1.

도 3은 종래 기술에 따른 내부 어드레스 생성 회로의 내부동작을 보여주는 타이밍 도이다.3 is a timing diagram illustrating an internal operation of an internal address generation circuit according to the prior art.

도 4는 본 발명의 일 실시예에 따른 내부 어드레스 생성 회로를 도시한 것이다.4 illustrates an internal address generation circuit according to an embodiment of the present invention.

도 5는 도 4의 내부 어드레스 생성 회로의 래치부를 도시한 것이다.FIG. 5 illustrates a latch unit of the internal address generation circuit of FIG. 4.

도 6은 본 발명의 일실시예에 따른 커맨드디코더 내부의 스트로브 신호 생성 회로를 도시한 것이다.6 illustrates a strobe signal generation circuit inside a command decoder according to an embodiment of the present invention.

도 7은 본 발명의 제 1 실시예에 따른 내부 어드레스 생성 회로의 내부동작을 보여주는 타이밍 도이다.7 is a timing diagram showing an internal operation of an internal address generation circuit according to the first embodiment of the present invention.

도 8은 본 발명의 제 2 실시예에 따른 내부 어드레스 생성 회로의 내부동작을 보여주는 타이밍 도이다.8 is a timing diagram illustrating an internal operation of an internal address generation circuit according to a second embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1 : 어드레스 버퍼부 2 : 클럭생성부1: address buffer part 2: clock generation part

3 : 커맨드디코더 4 : 어드레스 래치부3: Command decoder 4: Address latch

44: 제 1 래치부 46: 제 2 래치부44: first latch portion 46: second latch portion

47: 로우 어드레스 래치 48: 컬럼 어드레스 래치47: row address latch 48: column address latch

49: 오토프리차지 래치 5 : 내부 어드레스 생성부49: auto precharge latch 5: internal address generator

50: 로우 어드레스 생성부 52: 컬럼 어드레스 생성부50: row address generator 52: column address generator

54: 오토프리차지 어드레스 생성부54: auto precharge address generator

본 발명은 내부 어드레스 생성회로에 관한 것으로, 더욱 구체적으로는 내부 어드레스 생성회로는 외부 어드레스의 스트로빙을 위한 스트로브 신호를 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 생성함으로써, 어드레스 신호와 스트로브 신호 간의 마진을 확보하여 고주파수 동작 영역에서 내부 어드레스 생성 과정 중 어드레스 신호와 스트로브 신호 간의 타이밍이 맞지 않아 발생하는 오류를 방지할 수 있도록 한 내부 어드레스 생성회로에 관한 것이다.The present invention relates to an internal address generation circuit. More specifically, the internal address generation circuit generates a strobe signal for strobing of an external address by separately generating the strobe signal corresponding to an external command, thereby generating an interval between the address signal and the strobe signal. The present invention relates to an internal address generation circuit that secures a margin to prevent an error caused by an incorrect timing between an address signal and a strobe signal during an internal address generation process in a high frequency operation region.

일반적으로 디램(DRAM)의 엑티브(active) 동작, 리드(read)/라이트(write) 동작 및 오토리프레쉬(auto-refresh) 동작 중 외부 어드레스 신호로부터 내부 어드 레스 신호를 생성하고, 생성된 내부 어드레스 신호를 뱅크(bank)로 전달하는 과정에서 다양한 스트로브 신호(strobe signal)가 사용되고 있다. 그런데, 디램(DRAM)의 동작이 점차 고주파수 영역에서 이루어짐에 따라 어드레스 신호와 스트로브 신호간의 마진(margin) 확보가 중요한 문제로 대두되고 있다.In general, an internal address signal is generated from an external address signal during an active operation, a read / write operation, and an auto-refresh operation of a DRAM, and the generated internal address signal is generated. Various strobe signals are used in the process of transferring a to a bank. However, as the operation of the DRAM is gradually performed in the high frequency region, securing a margin between the address signal and the strobe signal has emerged as an important problem.

도 1은 종래 기술에 따른 내부 어드레스 생성 회로를 도시한 것이고, 도 2는 종래 기술에 따른 내부 어드레스 생성 회로의 래치부를 도시한 것이다.1 shows an internal address generation circuit according to the prior art, and FIG. 2 shows a latch portion of the internal address generation circuit according to the prior art.

도시한 바와 같이, 종래 기술에 따른 내부 어드레스 생성 회로는 어드레스 버퍼부(ADD Buffer, 1)에서 버퍼링되어 형성된 외부 어드레스 신호(AT)를 클럭생성부(CLKGEN, 2)로부터 입력된 내부클럭(INT CLK)에 동기시켜 래치하여, 제 1 어드레스 신호(Latched AT)를 생성하는 제 1 래치부(ADD Latch0, 40)와; 외부커맨드(CASB, RASB, WEB, CSB)를 입력받아, 제 1 어드레스 신호(Latched AT)를 외부커맨드에 대응하여 구분된 어드레스(예를 들어, CA0, RA1 등으로 구분된다. 여기서 CA는 Column Address, RA는 Row Address 이고, 0 및 1 은 멀티뱅크(multi bank)에서 뱅크의 식별 번호이다.) 별로 분리하여 스트로빙하기 위한 다수의 제 1 스트로브 (Address strobe)신호를 생성하는 커맨드 디코더(COMDEC, 3) 및; 제 1 스트로브 (Address strobe)신호를 입력받아 스트로빙시켜 제 2 어드레스 신호(INT ADD)를 생성하여 출력하는 제 2 래치부(ADD Latch1, 42)를 포함한다. As shown in the drawing, the internal address generation circuit according to the related art receives an external address signal AT formed by being buffered in the address buffer unit ADD Buffer 1 from the clock generation unit CLKGEN 2. A first latch unit (ADD Latch0, 40) for latching in synchronization with the &lt; RTI ID = 0.0 &gt; The external command (CASB, RASB, WEB, CSB) is input, and the first address signal (Latched AT) is divided into addresses (eg, CA0, RA1, etc.) corresponding to the external command, where CA is a column address. , RA is a row address, and 0 and 1 are bank identification numbers in a multibank.) A command decoder (COMDEC) 3 for generating a plurality of first strobe (Address strobe) signals for strobing separately ) And; And a second latch unit (ADD Latch1, 42) for receiving and strobing a first strobe signal and generating and outputting a second address signal INT ADD.

또한, 종래 기술에 따른 내부 어드레스 생성 회로는 제 2 어드레스 신호(INT ADD)와 뱅크선택 신호(Bank select)를 입력받고, 또한 커맨드디코더(COMDCE, 3)에 서 제 2 어드레스 신호(INT ADD)를 정렬하기 위해 생성한 로우 스트로브(Row strobe) 신호 및 컬럼 스로트브(Column strobe) 신호를 입력받아, 제 2 어드레스 신호(INT ADD)에 뱅크선택 신호(Bank select)의 뱅크정보를 포함시키고, 뱅크정보가 포함된 2 어드레스 신호(INT ADD)를 로우 스트로브(Row strobe) 신호와 컬럼 스로트브(Column strobe) 신호에 스트로빙 시켜 내부어드레스(RADD, CADD, APADD)를 생성하여 출력하는 내부어드레스 생성부(5)를 포함한다.In addition, the internal address generation circuit according to the prior art receives the second address signal INT ADD and the bank select signal Bank select, and also receives the second address signal INT ADD from the command decoder COMDCE 3. Receives a low strobe signal and a column strobe signal generated for alignment, and includes bank information of a bank select signal in a second address signal INT ADD and includes a bank Generate an internal address that generates and outputs an internal address (RADD, CADD, APADD) by strobing the 2 address signal (INT ADD) with information to a low strobe signal and a column strobe signal. Part 5 is included.

그런데, 이와 같은 구성을 갖는 내부 어드레스 생성 회로가 적용된 DDR1 SDRAM의 BL4(Burst Length 4) 동작에 있어, 도 3에 도시한 바와 같이 0번 뱅크(Bank 0) '리드(READ)' 커맨드와 1번 뱅크(Bank 1) '엑트(ACT)' 커맨드 및 0번 뱅크(Bank 0) '리드(read)' 커맨드가 순차적으로 입력되는 경우 제 2 어드레스 신호(INT ADD)가 1tCK 단위로 생성됨으로 인하여, 고주파수 동작 영역에서 제 2 어드레스 신호(INT ADD)와 이를 스트로빙하기 위한 컬럼 스트로브 (Column strobe_d)신호와 로우 스트로브(Row strobe_d) 신호 간에 충분한 마진을 확보할 수 없는 문제가 있었다.However, in operation of BL4 (Burst Length 4) of the DDR1 SDRAM to which the internal address generation circuit having such a configuration is applied, as shown in FIG. 3, the bank 0 'read' command and the number 1 bank 0 are shown. When the bank 1 'ACT' command and the bank 0 'read 0' read are sequentially input, the second address signal INT ADD is generated in units of 1 tCK, and thus, high frequency. There is a problem that a sufficient margin cannot be secured between the second address signal INT ADD and the column strobe_d signal and the low strobe_d signal for strobing the same in the operation region.

따라서, 본 발명이 이루고자 하는 기술적 과제는 외부 어드레스의 스트로빙을 위한 스트로브 신호를 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 생성함으로써, 어드레스 신호와 스트로브 신호 간의 마진을 확보하여 고주파수 동작 영역에서 내부 어드레스 생성 과정 중 어드레스 신호와 스트로브 신호 간의 타 이밍이 맞지 않아 발생하는 오류를 방지할 수 있도록 한 내부 어드레스 생성회로를 제공하는 데 있다.Accordingly, a technical problem to be achieved by the present invention is to generate a strobe signal for strobe of an external address separately for each address classified to correspond to an external command, thereby securing a margin between the address signal and the strobe signal, thereby ensuring an internal address in the high frequency operation region. An internal address generation circuit is provided to prevent an error caused by a mismatch between a timing signal and a strobe signal during generation.

상기 기술적 과제를 달성하기 위하여, 본 발명은 외부 어드레스 신호를 내부클럭 신호에 동기시켜 래치하여 제 1 어드레스 신호를 생성하는 제 1 래치부 및; 외부커맨드를 입력받아, 상기 제 1 어드레스 신호를 상기 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 스트로빙(strobing)하기 위한 다수의 제 1 스트로브 신호를 생성하는 커맨드디코더 및; 상기 제 1 스트로브 신호를 입력받아, 상기 제 1 어드레스 신호를 상기 제 1 스트로브 신호에 동기시켜 제 2 어드레스 신호를 생성하는 제 2 래치부를 포함하여 구성되는 내부 어드레스 생성회로를 제공한다. In order to achieve the above technical problem, the present invention includes a first latch unit for generating a first address signal by latching the external address signal in synchronization with the internal clock signal; A command decoder configured to receive an external command and generate a plurality of first strobe signals for strobing the first address signal by separating the first address signal for each address classified to correspond to the external command; And a second latch unit configured to receive the first strobe signal and generate a second address signal by synchronizing the first address signal with the first strobe signal.

본 발명에서, 상기 제 2 어드레스 신호의 정렬을 위해 커맨드 디코더에서 생성된 제 2 스트로브 신호와 뱅크정보가 포함된 뱅크선택 신호를 입력받아, 상기 제 2 어드레스 신호에 상기 뱅크정보를 포함시키고, 상기 뱅크정보가 포함된 제 2 어드레스 신호를 상기 제 2 스트로브 신호에 동기시켜 내부 어드레스 신호를 생성하는 다수의 어드레스 생성부를 더 포함하여 구성되는 것이 바람직하다. In the present invention, a second strobe signal generated by a command decoder and a bank selection signal including bank information are received to align the second address signal, and the bank information is included in the second address signal. The apparatus may further include a plurality of address generators configured to generate an internal address signal by synchronizing the second address signal including the information with the second strobe signal.

또한, 외부 어드레스 신호를 내부클럭 신호에 동기시켜 래치하여 제 1 어드레스 신호를 생성하는 제 1 래치부 및; 외부커맨드를 입력받아, 상기 제 1 어드레스 신호를 상기 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 스트로빙하 기 위한 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호 및 오토프리차지 어드레스 스트로브 신호로 구성된 제 1 스트로브 신호를 생성하는 커맨드디코더 및; 상기 제 1 스트로브 신호를 입력받아, 상기 제 1 어드레스 신호를 상기 제 1 스트로브 신호에 동기시켜, 제 2 로우 어드레스 신호와 제 2 컬럼 어드레스 신호 및 제 2 오토프리차지 어드레스 신호로 구성된 제 2 어드레스 신호를 생성하는 제 2 래치부를 포함하여 구성되는 내부 어드레스 생성회로를 제공한다.A first latch unit configured to latch an external address signal in synchronization with an internal clock signal to generate a first address signal; A first strobe signal composed of a row address strobe signal, a column address strobe signal, and an auto precharge address strobe signal for receiving an external command and strobing the first address signal separately for each address classified to correspond to the external command. A command decoder for generating a; The first strobe signal is input, the first address signal is synchronized with the first strobe signal, and a second address signal composed of a second row address signal, a second column address signal, and a second auto precharge address signal is received. An internal address generation circuit including a second latch unit for generating is provided.

본 발명에서, 상기 제 2 어드레스 신호의 정렬을 위해 커맨드 디코더에서 생성된 로우 스트로브 신호와 컬럼 스트로브 신호로 구성된 제 2 스트로브 신호와 뱅크정보가 포함된 뱅크선택 신호를 입력받아, 상기 제 2 어드레스 신호에 상기 뱅크정보를 포함시키고, 상기 뱅크정보가 포함된 제 2 어드레스 신호를 상기 제 2 스트로브 신호에 동기시켜 내부 로우 어드레스 신호와 내부 컬럼 어드레스 신호 및 내부 오토프리차지 어드레스 신호로 구성된 내부 어드레스 신호를 생성하는 다수의 어드레스 생성부를 더 포함하여 구성되는 것이 바람직하다.In the present invention, a second strobe signal composed of a row strobe signal and a column strobe signal and a bank selection signal including bank information generated by a command decoder for aligning the second address signal are inputted to the second address signal. An internal address signal comprising an internal row address signal, an internal column address signal, and an internal auto precharge address signal by synchronizing the second address signal including the bank information with the second strobe signal; It is preferably configured to further include a plurality of address generating section.

본 발명에서, 상기 커맨드디코더는 엑티브 동작시 로우 어드레스 신호의 스트로빙을 위한 로우 스트로브신호와 초기화 동작에 사용되는 어드레스의 스트로빙을 위한 모드레지스터 스트로브 신호(MRS strobe)를 논리합 연산하여 상기 로우 어드레스 스트로브 신호를 생성하는 것이 바람직하다. In the present invention, the command decoder performs an OR operation on the row strobe signal (MRS strobe) for strobing the address used in the initialization operation and the low strobe signal for strobing the row address signal during the active operation. It is desirable to generate a signal.

본 발명에서, 상기 커맨드디코더는 리드 및 라이트 동작시 컬럼 어드레스 신호의 스트로빙을 위한 컬럼 스트로브 신호를 소정 구간 지연시켜 상기 컬럼 어드레스 스트로브 신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the command decoder generates the column address strobe signal by delaying a column strobe signal for strobing the column address signal during a read and write operation.

본 발명에서, 상기 커맨드디코더는 오토프리차지 동작시 프리차지 어드레스 신호의 스트로빙을 위한 프리차지 스트로브 신호를 소정 구간 지연시켜 상기 오토프리차지 어드레스 스트로브 신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the command decoder generates the auto precharge address strobe signal by delaying a precharge strobe signal for strobing the precharge address signal for a predetermined period during an auto precharge operation.

또한, 외부 어드레스 신호를 내부클럭 신호에 동기시켜 래치하여 제 1 어드레스 신호를 생성하는 제 1 래치부 및; 외부커맨드를 입력받아, 상기 제 1 어드레스 신호를 상기 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 스트로빙하기 위한, 제 1 로우 어드레스 스트로브 신호와 제 2 로우 어드레스 스트로브 신호, 제 1 컬럼 어드레스 스트로브 신호와 제 2 컬럼 어드레스 스트로브 신호, 제 1 오토프리차지 어드레스 스트로브 신호와 제 2 오토프리차지 어드레스 스트로브 신호로 구성된 제 1 스트로브 신호를 생성하는 커맨드디코더 및; 상기 제 1 스트로브 신호를 입력받아, 상기 제 1 어드레스 신호를 각각 상기 제 1 스트로브 신호에 동기시켜, 제 1 로우 어드레스 신호와 제 2 로우 어드레스 신호, 제 1 컬럼 어드레스 신호와 제 2 컬럼 어드레스 신호, 제 1 오토프리차지 어드레스 신호와 제 2 오토프리차지 어드레스 신호로 구성된 제 2 어드레스 신호를 생성하는 제 2 래치부를 포함하여 구성되는 내부 어드레스 생성회로를 제공한다. A first latch unit configured to latch an external address signal in synchronization with an internal clock signal to generate a first address signal; A first row address strobe signal, a second row address strobe signal, a first column address strobe signal, and a first row for receiving an external command and strobing the first address signal separately for each address classified corresponding to the external command. A command decoder for generating a first strobe signal consisting of a two column address strobe signal, a first auto precharge address strobe signal and a second auto precharge address strobe signal; The first strobe signal is input, and the first address signal is synchronized with the first strobe signal, respectively, so that the first row address signal, the second row address signal, the first column address signal, the second column address signal, and the first row signal are synchronized with each other. An internal address generation circuit comprising a second latch portion for generating a second address signal composed of a first auto precharge address signal and a second auto precharge address signal is provided.

본 발명에서, 상기 제 2 어드레스 신호의 정렬을 위해 커맨드 디코더에서 생성된 로우 스트로브 신호와 컬럼 스트로브 신호로 구성된 제 2 스트로브 신호와 뱅크정보가 포함된 뱅크선택 신호를 입력받아, 상기 제 2 어드레스 신호에 상기 뱅크선택 신호의 뱅크정보를 포함시키고, 상기 뱅크정보가 포함된 제 2 어드레스 신호 를 상기 제 2 스트로브 신호에 동기시켜 내부 로우 어드레스 신호와 내부 컬럼 어드레스 신호 및 내부 오토프리차지 어드레스 신호로 구성된 내부 어드레스 신호를 생성하는 다수의 어드레스 생성부를 더 포함하여 구성되는 것이 바람직하다.In the present invention, a second strobe signal composed of a row strobe signal and a column strobe signal and a bank selection signal including bank information generated by a command decoder for aligning the second address signal are inputted to the second address signal. An internal address including an internal row address signal, an internal column address signal, and an internal auto precharge address signal by including bank information of the bank selection signal and synchronizing a second address signal including the bank information with the second strobe signal; It is preferably configured to further include a plurality of address generator for generating a signal.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 4는 본 발명의 제 1 실시예에 따른 내부 어드레스 생성 회로를 도시한 것이고, 도 5는 도 4의 내부 어드레스 생성 회로의 래치부를 도시한 것이며, 도 6은 본 발명의 제 1 실시예에 따른 커맨드디코더 내부의 스트로브 신호 생성 회로를 도시한 것이다. 4 illustrates an internal address generation circuit according to the first embodiment of the present invention, FIG. 5 illustrates a latch unit of the internal address generation circuit of FIG. 4, and FIG. 6 illustrates a first embodiment of the present invention. The strobe signal generation circuit inside the command decoder is shown.

도 4에 도시한 바와 같이, 본 실시예에 따른 내부 어드레스 생성 회로는 어드레스 버퍼부(1), 커맨드디코더(3), 어드레스 래치부(4) 및 내부 어드레스 생성부(5)를 포함한다. 또한, 도 5에 도시한 바와 같이, 상기 어드레스 래치부(4)는 제 1 래치부(42)와 제 2 래치부(44)를 포함한다.As shown in FIG. 4, the internal address generation circuit according to the present embodiment includes an address buffer section 1, a command decoder 3, an address latch section 4, and an internal address generation section 5. As shown in FIG. In addition, as shown in FIG. 5, the address latch portion 4 includes a first latch portion 42 and a second latch portion 44.

상기 어드레스 버퍼부(1)는 외부 어드레스를 버퍼링하여 버퍼링된 외부 어드레스 신호(AT)를 생성한다. 그리고, 어드레스 래치부(4)의 제 1 래치부(42)는 버퍼링된 외부 어드레스 신호(AT)를 클럭생성부(2, CLKGEN)에서 생성된 내부클럭(INT CLK) 신호에 동기시켜 래치하여 제 1 어드레스 신호(Latched AT)를 생성한다. 또한, 어드레스 래치부(4)의 제 2 래치부(44)는 제 1 어드레스 신호(Latched AT)를 스트로브 신호에 동기시켜 출력하여, 유효한 제 1 어드레스 신호(Latched AT)가 입력되는 경우에만 제 2 어드레스 신호(Row ADD, Column ADD, APCG ADD)를 출력하고, 유효하지 않은 어드레스가 입력되는 경우에는 이전 구간에 생성된 제 2 어드레스 신호(Row ADD, Column ADD, APCG ADD)를 래치시켜 출력한다. 상기 제 2 래치부(44)는 제 1 어드레스 신호(Latched AT)를 로우 어드레스 스트로브(Row add strobe) 신호에 동기시켜 제 2 로우 어드레스(Row ADD) 신호를 생성하는 로우 어드레스 래치(47)와, 제 1 어드레스 신호(Latched AT)를 컬럼 어드레스 스트로브(Column add strobe) 신호에 동기시켜 제 2 컬럼 어드레스(Column ADD) 신호를 생성하는 컬럼 어드레스 래치(48) 및, 제 1 어드레스 신호(Latched AT)를 오토프리차지 어드레스 스트로브(APCG add strobe) 신호에 동기시켜 제 2 오토프리차지 어드레스(APCG ADD) 신호를 생성하는 오토프리차지 어드레스 래치(48)를 포함하여 구성된다.The address buffer unit 1 buffers an external address to generate a buffered external address signal AT. The first latch unit 42 of the address latch unit 4 latches the buffered external address signal AT in synchronization with the internal clock INT CLK signal generated by the clock generation unit CLKGEN. 1 Generate an address signal (Latched AT). In addition, the second latch section 44 of the address latch section 4 outputs the first address signal latched AT in synchronization with the strobe signal, so that the second latch section 44 only outputs the valid first address signal latched AT. The address signals Row ADD, Column ADD, and APCG ADD are output, and when an invalid address is input, the second address signals Row ADD, Column ADD, and APCG ADD generated in the previous section are latched and output. The second latch unit 44 may include a row address latch 47 for generating a second row address signal by synchronizing the first address signal latched AT with a row add strobe signal; A column address latch 48 for generating a second column address signal by synchronizing the first address signal latched AT with a column address strobe signal, and a first address signal latched AT And an auto precharge address latch 48 for generating a second auto precharge address (APCG ADD) signal in synchronization with the auto precharge address strobe (APCG add strobe) signal.

여기서, 제 1 어드레스 신호(Latched AT)를 스트로빙하는 스트로브 신호는 커맨드디코더(3)에서 생성되며, 외부커맨드(CASB, RASB, WEB, CSB)에 대응하여 구분된 어드레스별로 분리 생성된다. 이를 구체적으로 살펴보면, 우선, 커맨드디코더(3)는 입력된 외부커맨드(CASB, RASB, WEB, CSB)의 인에이블 여부에 따라, 제 1 어드레스 신호(Latched AT)를 상기 외부커맨드에 대응하는 동작(엑티브(active), 리드(Read), 라이트(Write), 오토프리차지(Auto-precharge))별로 구분한다. 다음으 로, 커맨드디코더(3)는 앞서 구분된 외부커맨드(CASB, RASB, WEB, CSB)에 대응하여 구분된 어드레스 별로 구분하여 스트로빙하기 위한 스트로브 신호를 생성하는데, 상기 스트로브 신호에는 제 1 어드레스 신호(Latched AT)의 엑티브(active) 동작에 대응하는 어드레스를 스트로빙하기 위한 로우 어드레스 스트로브(Row add strobe) 신호와 제 1 어드레스 신호(Latched AT)의 리드/라이트 동작에 대응하는 어드레스를 스트로빙하기 위한 컬럼 어드레스 스트로브(Column add strobe) 신호 및 제 1 어드레스 신호(Latched AT)의 오토프리차지 동작에 대응하는 어드레스를 스트로빙하기 위한 오토프리차지 어드레스 스트로브(APCG add strobe) 신호가 있다. Here, the strobe signal for strobing the first address signal (Latched AT) is generated by the command decoder (3), and separately generated for each address classified in correspondence with the external commands (CASB, RASB, WEB, CSB). In detail, first, the command decoder 3 performs an operation corresponding to the first address signal (Latched AT) corresponding to the external command according to whether the input external commands CASB, RASB, WEB, and CSB are enabled. Active, read, write, auto-precharge Next, the command decoder 3 generates a strobe signal for strobing by stating the addresses corresponding to the previously distinguished external commands CASB, RASB, WEB, and CSB. The strobe signal includes a first address signal. A column for strobing a row address strobe signal for strobing an address corresponding to an active operation of (Latched AT) and an address corresponding to a read / write operation of a first address signal (Latched AT) There is an auto precharge address strobe (APCG add strobe) signal for strobing an address corresponding to an auto precharge operation of an address strobe signal and a first address signal latched AT.

여기서, 도 6을 참고하여, 커맨드디코더(3)에서 로우 어드레스 스트로브(Row add strobe) 신호와 컬럼 어드레스 스트로브(Column add strobe) 신호 및 오토프리차지 어드레스 스트로브(APCG add strobe) 신호의 생성과정을 구체적으로 살펴보면 다음과 같다. 우선, 커맨드디코더(3)는 내부 어드레스(RADD, CADD, APADD)의 생성을 위해 상기 제 2 어드레스 신호(Row ADD, Column ADD, APCG ADD)의 스트로빙에 사용되는 스트로브 신호인 로우 스트로브(Row strobe) 신호와 컬럼 스트로브(Column strobe) 신호 및 프리차지 스트로브(PCG strobe) 신호를 생성함과, 아울러 초기화 동작에 사용되는 어드레스의 스트로빙을 위한 모드레지스터 스트로브 신호(MRS strobe)를 생성한다. 다음으로 상기 로우 스트로브(Row strobe) 신호와 상기 모드레지스터 스트로브 신호(MRS strobe)를 노어게이트(NR1)와 인버터(IV1)에 의한 논리합 연산을 통해 로우 어드레스 스트로브(Row add strobe) 신호를 생성하는데, 이는 로우 어드레스 스트로브(Row add strobe) 신호가 로우 스트로브(Row strobe) 신호와 상기 모드레지스터 스트로브 신호(MRS strobe) 중 어느 하나가 인에이블 될 때 인에이블 상태가 되도록 하기 위함이다. 또한, 상기 컬럼 스트로브(Column strobe) 신호 및 프리차지 스트로브(PCG strobe) 신호를 인버터(IV2 내지 IV 5)를 통해 소정 구간 지연시켜 컬럼 어드레스 스트로브(Column add strobe) 신호와 오토프리차지 어드레스 스트로브(APCG add strobe) 신호를 생성하는데, 여기서, 상기 인버터(IV2 내지 IV 5)에 의한 지연구간은 제 1 어드레스 신호(Latched AT)와 생성되는 컬럼 어드레스 스트로브(Column add strobe) 신호와 오토프리차지 어드레스 스트로브(APCG add strobe) 신호 간의 충분한 마진이 확보될 수 있도록 조정된다.6, a process of generating a row add strobe signal, a column address strobe signal, and an auto precharge address strobe signal in the command decoder 3 will be described in detail. Looking at it as follows. First, the command decoder 3 has a low strobe, which is a strobe signal used to strobe the second address signals Row ADD, Column ADD, and APCG ADD to generate internal addresses RADD, CADD, and APADD. ) And a column strobe signal and a precharge strobe (PCG strobe) signal, and a mode register strobe signal (MRS strobe) for strobing an address used for an initialization operation. Next, a row add strobe signal is generated by performing a OR operation on the low strobe signal and the mode register strobe signal MRS strobe by a gate of the gate NR1 and the inverter IV1. This is to enable the row address strobe signal when the one of the low strobe signal and the mode register strobe signal MRS strobe is enabled. In addition, the column strobe signal and the precharge strobe signal PCG strobe signal are delayed by a predetermined period through the inverters IV2 to IV 5, so that the column address strobe signal and the auto precharge address strobe APCG are delayed. An add strobe signal is generated, wherein the delay period of the inverters IV2 to IV 5 includes a first address signal latched AT, a generated column add strobe signal, and an auto precharge address strobe. Adjusted to ensure sufficient margin between APCG add strobe) signals.

그리고, 내부 어드레스 생성부(5)는 앞서, 커맨드 디코더(3)에서 생성된 로우 스트로브(Row strobe) 신호와 컬럼 스트로브(Column strobe) 신호가 소정 구간 지연된 지연 로우 스트로브(Row strobe_d) 신호와 지연 컬럼 스트로브(Column strobe_d) 신호와 뱅크정보가 포함된 뱅크선택(Bank select) 신호를 입력받아, 제 2 로우 어드레스(Row ADD) 신호에 뱅크정보를 포함시키고, 뱅크정보가 포함된 제 2 로우 어드레스(Row ADD) 신호를 로우 스트로브(Row strobe) 신호에 동기시켜 내부 로우 어드레스(RADD)를 생성하는 로우 어드레스 생성부(50)와, 제 2 컬럼 어드레스(Column ADD) 신호에 뱅크정보를 포함시키고, 뱅크정보가 포함된 제 2 컬럼 어드레스(Column ADD) 신호를 상기 컬럼 스트로브(Column strobe_d) 신호에 동기시켜 내부 컬럼 어드레스(CADD)를 생성하는 컬럼 어드레스 생성부(52) 및, 제 2 오토프리차지 어드레스(APCG ADD) 신호에 뱅크정보를 포함시키고, 뱅크정보가 포함된 제 2 오토프리차지 어드레스(APCG ADD) 신호를 지연 컬럼 스트로브(Column strobe_d) 신호에 동기시켜 내부 오토프리차지 어드레스(APADD)를 생성하는 오토프리차지 어드레스 생성부(54)를 포함하여 구성된다.In addition, the internal address generator 5 may include a delay low strobe_d signal and a delay column in which a low strobe signal and a column strobe signal generated by the command decoder 3 are delayed by a predetermined period. A bank select signal including a strobe (column strobe_d) signal and bank information is received, bank information is included in a second row address signal, and a second row address row including bank information is included. The bank information is included in the row address generator 50 for generating an internal row address RADD by synchronizing the ADD signal with the row strobe signal, and the bank information in the second column address signal. A column address generator 52 for generating an internal column address CADD by synchronizing a second column address signal including a second column address signal with the column strobe_d signal, and a second auto signal; Bank information is included in the Recharge Address (APCG ADD) signal, and the second auto precharge address (APCG ADD) signal including the bank information is synchronized with the delay column strobe (Column strobe_d) signal to internal auto precharge address (APADD). And an auto-precharge address generation unit 54 for generating a.

이와 같은 구성을 갖는 내부 어드레스 생성 회로가 적용된 DDR1 SDRAM의 BL4(Burst Length 4) 동작을 도7을 참고하여 살펴보면 다음과 같다. Referring to FIG. 7, the operation of the burst length 4 (BL4) of the DDR1 SDRAM to which the internal address generation circuit having the above configuration is applied will be described as follows.

앞서 살펴본 바와 같이, 0번 뱅크(Bank 0) '리드(READ)' 커맨드와 1번 뱅크(Bank 1) '엑트(ACT)' 커맨드 및 0번 뱅크(Bank 0) '리드(read)' 커맨드가 순차적으로 입력되는 경우 제 1 래치부(44)에서 래치된 제 1 어드레스 신호(Latched AT)는 1tCK 단위로 동작하게 된다. 그러나, 커맨드디코더(3)에서 외부커맨드에 대응하여 구분된 내부 어드레스 별로 분리하여 생성한 로우 어드레스 스트로브(Row Address strobe) 신호와 컬럼 어드레스 스트로브(Column Address strobe)는 상기 예와 같이 연속된 커맨드가 입력되는 경우라도 최소한 2tCK 단위로 동작하게 되므로, 제 2 레치부(46)에서 로우 어드레스 스트로브(Row Address strobe) 신호와 컬럼 어드레스 스트로브(Column Address strobe)에 동기하여 생성되는 로우 어드레스(Row ADD) 신호 및 컬럼 어드레스(Column ADD) 신호도 마찬가지로 최소한 2tCK 단위로 동작한다. 결과적으로, 제 2 어드레스 신호(Row ADD, Column ADD, APCG ADD)와 이를 스트로빙하기 위한 스트로브 신호인 로우 스트로브(Row Strobe_d) 신호 및 컬럼 스트로브(Column Strobe_d) 신호 간의 마진이 확보되어, 고주파수 동작 영역에서 내부 어드레스 생성 과정 중 어드레스 신호와 스트로브 신호간의 타이밍이 맞 지 않아 발생하는 오류를 방지할 수 있게 된다.As described above, the Bank 0 'READ' command, the Bank 1 'ACT' command, and the Bank 0 'Read' command When sequentially input, the first address signal latched AT latched by the first latch unit 44 operates in units of 1 tCK. However, the row address strobe signal and the column address strobe generated by the command decoder 3 for each of the internal addresses divided corresponding to the external commands are inputted by a continuous command as in the above example. In this case, at least 2 tCK units are used, so the second latch unit 46 generates a row address signal generated in synchronization with the row address strobe signal and the column address strobe. The column ADD signal also operates in at least 2 tCK units. As a result, a margin is secured between the second address signal (Row ADD, Column ADD, APCG ADD) and a low strobe_d signal and a column strobe_d signal, which are strobe signals for strobing the same, and thus, in a high frequency operation region. During the internal address generation process, an error caused by an incorrect timing between the address signal and the strobe signal can be prevented.

한편, 본 발명의 실시예에 의한 내부 어드레스 생성 회로는 어드레스 패드(Address PAD) 1개에 2개의 어드레스가 할당되는 double-pumped address(즉, 외부커맨드에 대응하여 구분된 어드레스가 제 1 어드레스와 제 2 어드레스로 분리되어 입력되며, 상기 제 2 어드레스가 입력되는 경우 상기 외부 커맨드에 대응하는 동작이 수행되는 특징을 가짐)를 사용하는 GDDR4 칩에도 적용될 수 있는데, 이에 대한 구체적인 내부동작은 도 8에 도시한 것과 같다. 즉, 제 1 래치부(44)에서 래치된 제 1 어드레스 신호(Latched AT)가 1 tCK로 움직이는 상황에서, 제 2 래치부(46)는 제 1 어드레스 신호(Latched AT)를 커맨드디코더(3)에서 생성된 스트로브 신호, 즉 커맨드디코더(3)에서 외부커맨드에 대응하여 구분된 내부 어드레스 별로 분리하여 생성한 제 1 로우 어드레스 스트로브(Row 1st Address strobe) 신호와 제 2 로우 어드레스 스트로브(Row 2nd Address strobe) 신호와 제 1 컬럼 어드레스 스트로브(Column 1st Address strobe) 및 제 2 컬럼 어드레스 스트로브(Column 2nd Address strobe) 신호에 동기시켜, 제 1 로우어드레스(1st Row ADD) 신호와 제 2 로우 어드레스(2nd Row ADD) 신호와 제 1 컬럼어드레스(1st Column ADD) 신호와 제 2 컬럼 어드레스(2nd Column ADD) 신호로 구성된 제 2 어드레스 신호를 생성한다. 이때, "제 1", "제 2"로 구분되어 형성되는 제 2 어드레스 신호는 앞서 설명한 GDDR4 칩 내부에서 생성되는 어드레스 신호 특성을 반영한 것이다. 앞서, 제 2 래치부(46)에서 생성된 제 2 어드레스 신호(1st Row ADD, 2nd Row ADD, 1st Column ADD, 2nd Column ADD)는 제 1 어드레스 신호(Latched AT)는 1 tCK 단위로 동작하는 경우에도 4tCK 단위로 동작하게 된다. 이는 제 1 로우 어드레스 스트로브(Row 1st Address strobe) 신호와 제 2 로우 어드레스 스트로브(Row 2nd Address strobe) 신호와 제 1 컬럼 어드레스 스트로브(Column 1st Address strobe) 및 제 2 컬럼 어드레스 스트로브(Column 2nd Address strobe) 신호는 제 1 어드레스 신호(Latched AT)가 1 tCK로 움직이는 경우에도 최소 4tCK 단위로 동작하기 때문이다. 다만, GDDR4의 BL8 동작은 제 2 어드레스(2nd add)를 기준으로 회로가 동작하므로 결과적으로, 제 1 어드레스 신호(Latched AT)가 확보한 4tCK 구간 중 최초 제 1 어드레스(1st add)가 입력되는 구간에서는 회로가 동작할 수 없다. 따라서, 제 2 어드레스 신호(1st Row ADD, 2nd Row ADD, 1st Column ADD, 2nd Column ADD)는 3tCK의 구간을 확보하여 움직이게 되는 것이다. 결국, 본 발명의 실시예에 의한 내부 어드레스 생성 회로가 적용된 GDDR4 칩에서도 제 2 어드레스 신호(1st Row ADD, 2nd Row ADD, 1st Column ADD, 2nd Column ADD)와 로우 스트로브(Row Strobe_d) 신호 및 컬럼 스트로브(Column Strobe_d) 신호 간의 마진이 확보되므로, 고주파수 동작 영역에서 내부 어드레스 생성 과정 중 어드레스 신호와 스트로브 신호간의 타이밍이 맞지 않아 발생하는 오류를 방지할 수 있게 된다.On the other hand, the internal address generation circuit according to an embodiment of the present invention is a double-pumped address (that is, two addresses are assigned to one address pad) (that is, addresses separated in correspondence with external commands are defined as first and second addresses). It is applied to the GDDR4 chip which is divided into two addresses and has a characteristic of performing an operation corresponding to the external command when the second address is input. The specific internal operation thereof is illustrated in FIG. 8. It's like that. That is, in a situation in which the first address signal latched AT latched by the first latch unit 44 moves to 1 tCK, the second latch unit 46 sends the first address signal latched AT to the command decoder 3. The first row address strobe signal and the second row address strobe generated by separating the strobe signal generated by the sub-command, i.e., the internal address classified by the command decoder 3 according to the external command, and the second row address strobe ) And the first row address strobe signal and the second row address strobe in synchronization with the first column address strobe and the second column address strobe signal. ) And a second address signal composed of a first column address (1st Column ADD) signal and a second column address (2nd Column ADD) signal. In this case, the second address signal formed by being divided into “first” and “second” reflects the characteristic of the address signal generated in the aforementioned GDDR4 chip. Previously, when the second address signal 1st Row ADD, 2nd Row ADD, 1st Column ADD, and 2nd Column ADD generated by the second latch unit 46 operates in the unit of 1 tCK, the first address signal (Latched AT) is operated. Even in 4tCK unit. The first row address strobe signal, the second row address strobe signal, the first row address strobe signal, the first column address strobe and the second column address strobe, and the second column address strobe. This is because the signal operates in units of at least 4 tCK even when the first address signal (Latched AT) moves at 1 tCK. However, the BL8 operation of the GDDR4 operates based on the second address (2nd add), and as a result, a section in which the first first address (1st add) is input among the 4tCK sections secured by the first address signal (Latched AT) Circuit cannot operate. Accordingly, the second address signals 1st Row ADD, 2nd Row ADD, 1st Column ADD, and 2nd Column ADD secure the 3tCK section. As a result, the second address signal (1st Row ADD, 2nd Row ADD, 1st Column ADD, 2nd Column ADD), Low Strobe_d signal, and column strobe are also applied to the GDDR4 chip to which the internal address generation circuit according to the embodiment of the present invention is applied. Since the margin between the (Column Strobe_d) signals is secured, an error caused by an incorrect timing between the address signal and the strobe signal during the internal address generation process in the high frequency operation region can be prevented.

이상 설명한 바와 같이, 본 발명에 따른 내부 어드레스 생성회로는 외부 어드레스의 스트로빙을 위한 스트로브 신호를 외부커맨드에 대응하여 구분된 어드레 스 별로 분리하여 생성함으로써, 어드레스 신호와 스트로브 신호 간의 마진을 확보하여 고주파수 동작 영역에서 내부 어드레스 생성 과정 중 어드레스 신호와 스트로브 신호 간의 타이밍이 맞지 않아 발생하는 오류를 방지할 수 있는 이점을 가진다.As described above, the internal address generating circuit according to the present invention generates a strobe signal for strobing of an external address separately for each address classified to correspond to an external command, thereby securing a margin between the address signal and the strobe signal, In the operation region, an error caused by an incorrect timing between the address signal and the strobe signal during the internal address generation process may be prevented.

Claims (9)

외부 어드레스 신호를 내부클럭 신호에 동기시켜 래치하여 제 1 어드레스 신호를 생성하는 제 1 래치부 및;A first latch unit for latching an external address signal in synchronization with an internal clock signal to generate a first address signal; 외부커맨드를 입력받아, 상기 제 1 어드레스 신호를 상기 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 스트로빙(strobing)하기 위한 다수의 제 1 스트로브 신호를 생성하는 커맨드디코더 및;A command decoder configured to receive an external command and generate a plurality of first strobe signals for strobing the first address signal by separating the first address signal for each address classified to correspond to the external command; 상기 제 1 스트로브 신호를 입력받아, 상기 제 1 어드레스 신호를 상기 제 1 스트로브 신호에 동기시켜 제 2 어드레스 신호를 생성하는 제 2 래치부를 포함하여 구성되는 내부 어드레스 생성회로. And a second latch unit configured to receive the first strobe signal and generate a second address signal by synchronizing the first address signal with the first strobe signal. 제 1 항에 있어서, 상기 제 2 어드레스 신호의 정렬을 위해 커맨드 디코더에서 생성된 제 2 스트로브 신호와 뱅크정보가 포함된 뱅크선택 신호를 입력받아, 상기 제 2 어드레스 신호에 상기 뱅크정보를 포함시키고, 상기 뱅크정보가 포함된 제 2 어드레스 신호를 상기 제 2 스트로브 신호에 동기시켜 내부 어드레스 신호를 생성하는 다수의 어드레스 생성부를 더 포함하여 구성되는 내부 어드레스 생성회로. The method of claim 1, wherein the second strobe signal generated by the command decoder and the bank selection signal including bank information are received to align the second address signal, and the bank information is included in the second address signal. And a plurality of address generators configured to generate an internal address signal by synchronizing a second address signal including the bank information with the second strobe signal. 외부 어드레스 신호를 내부클럭 신호에 동기시켜 래치하여 제 1 어드레스 신 호를 생성하는 제 1 래치부 및;A first latch unit for latching an external address signal in synchronization with an internal clock signal to generate a first address signal; 외부커맨드를 입력받아, 상기 제 1 어드레스 신호를 상기 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 스트로빙하기 위한 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호 및 오토프리차지 어드레스 스트로브 신호로 구성된 제 1 스트로브 신호를 생성하는 커맨드디코더 및;A first strobe signal including a row address strobe signal, a column address strobe signal, and an auto precharge address strobe signal for receiving and strobing the first address signal by the address divided according to the external command A command decoder to generate; 상기 제 1 스트로브 신호를 입력받아, 상기 제 1 어드레스 신호를 상기 제 1 스트로브 신호에 동기시켜, 제 2 로우 어드레스 신호와 제 2 컬럼 어드레스 신호 및 제 2 오토프리차지 어드레스 신호로 구성된 제 2 어드레스 신호를 생성하는 제 2 래치부를 포함하여 구성되는 내부 어드레스 생성회로. The first strobe signal is input, the first address signal is synchronized with the first strobe signal, and a second address signal composed of a second row address signal, a second column address signal, and a second auto precharge address signal is received. And an internal address generation circuit comprising a second latch portion for generating. 제 3 항에 있어서, 상기 제 2 어드레스 신호의 정렬을 위해 커맨드 디코더에서 생성된 로우 스트로브 신호와 컬럼 스트로브 신호로 구성된 제 2 스트로브 신호와 뱅크정보가 포함된 뱅크선택 신호를 입력받아, 상기 제 2 어드레스 신호에 상기 뱅크정보를 포함시키고, 상기 뱅크정보가 포함된 제 2 어드레스 신호를 상기 제 2 스트로브 신호에 동기시켜 내부 로우 어드레스 신호와 내부 컬럼 어드레스 신호 및 내부 오토프리차지 어드레스 신호로 구성된 내부 어드레스 신호를 생성하는 다수의 어드레스 생성부를 더 포함하여 구성되는 내부 어드레스 생성회로. The method of claim 3, wherein a second strobe signal including a row strobe signal and a column strobe signal generated by a command decoder and a bank selection signal including bank information are received to align the second address signal, and the second address is input. A signal including the bank information, and synchronizing a second address signal including the bank information to the second strobe signal to generate an internal address signal including an internal row address signal, an internal column address signal, and an internal auto precharge address signal. And an address generator which generates a plurality of address generators. 제 3항에 있어서, 상기 커맨드디코더는 엑티브 동작시 로우 어드레스 신호의 스트로빙을 위한 로우 스트로브신호와 초기화 동작에 사용되는 어드레스의 스트로빙을 위한 모드레지스터 스트로브 신호(MRS strobe)를 논리합 연산하여 상기 로우 어드레스 스트로브 신호를 생성하는 것을 특징으로 하는 내부 어드레스 생성회로. The method of claim 3, wherein the command decoder performs an OR operation on a low strobe signal for strobing a row address signal during an active operation and a mode register strobe signal (MRS strobe) for strobing an address used for an initialization operation. And an address strobe signal. 제 3 항에 있어서, 상기 커맨드디코더는 리드 및 라이트 동작시 컬럼 어드레스 신호의 스트로빙을 위한 컬럼 스트로브 신호를 소정 구간 지연시켜 상기 컬럼 어드레스 스트로브 신호를 생성하는 것을 특징으로 하는 내부 어드레스 생성회로. The internal address generating circuit of claim 3, wherein the command decoder generates the column address strobe signal by delaying a column strobe signal for strobing the column address signal during a read and write operation. 제 3 항에 있어서, 상기 커맨드디코더는 오토프리차지 동작시 프리차지 어드레스 신호의 스트로빙을 위한 프리차지 스트로브 신호를 소정 구간 지연시켜 상기 오토프리차지 어드레스 스트로브 신호를 생성하는 것을 특징으로 하는 내부 어드레스 생성회로. The internal address generation of claim 3, wherein the command decoder generates the auto precharge address strobe signal by delaying a precharge strobe signal for strobing the precharge address signal for a predetermined period during an auto precharge operation. Circuit. 외부커맨드에 대응하여 구분된 어드레스가 제 1 어드레스와 제 2 어드레스로 분리되어 입력되며, 상기 제 2 어드레스가 입력되는 경우 상기 외부 커맨드에 대응하는 동작이 수행되는 특징을 가지는 GDDR4 칩 내부의 내부 어드레스 생성회로에 있어서,An address divided according to an external command is inputted separately into a first address and a second address, and when the second address is input, an internal address generated inside the GDDR4 chip having a feature of performing an operation corresponding to the external command is performed. In the circuit, 외부 어드레스 신호를 내부클럭 신호에 동기시켜 래치하여 제 1 어드레스 신호를 생성하는 제 1 래치부 및;A first latch unit for latching an external address signal in synchronization with an internal clock signal to generate a first address signal; 외부커맨드를 입력받아, 상기 제 1 어드레스 신호를 상기 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 스트로빙하기 위한, 제 1 로우 어드레스 스트로브 신호와 제 2 로우 어드레스 스트로브 신호, 제 1 컬럼 어드레스 스트로브 신호와 제 2 컬럼 어드레스 스트로브 신호, 제 1 오토프리차지 어드레스 스트로브 신호와 제 2 오토프리차지 어드레스 스트로브 신호로 구성된 제 1 스트로브 신호를 생성하는 커맨드디코더 및;A first row address strobe signal, a second row address strobe signal, a first column address strobe signal, and a first row for receiving an external command and strobing the first address signal separately for each address classified corresponding to the external command. A command decoder for generating a first strobe signal consisting of a two column address strobe signal, a first auto precharge address strobe signal and a second auto precharge address strobe signal; 상기 제 1 스트로브 신호를 입력받아, 상기 제 1 어드레스 신호를 각각 상기 제 1 스트로브 신호에 동기시켜, 제 1 로우 어드레스 신호와 제 2 로우 어드레스 신호, 제 1 컬럼 어드레스 신호와 제 2 컬럼 어드레스 신호, 제 1 오토프리차지 어드레스 신호와 제 2 오토프리차지 어드레스 신호로 구성된 제 2 어드레스 신호를 생성하는 제 2 래치부를 포함하여 구성되는 내부 어드레스 생성회로. The first strobe signal is input, and the first address signal is synchronized with the first strobe signal, respectively, so that the first row address signal, the second row address signal, the first column address signal, the second column address signal, and the first row signal are synchronized with each other. And a second latch portion for generating a second address signal composed of a first auto-charge address signal and a second auto-charge address signal. 제 3 항에 있어서, 상기 제 2 어드레스 신호의 정렬을 위해 커맨드 디코더에서 생성된 로우 스트로브 신호와 컬럼 스트로브 신호로 구성된 제 2 스트로브 신호와 뱅크정보가 포함된 뱅크선택 신호를 입력받아, 상기 제 2 어드레스 신호에 상기 뱅크선택 신호의 뱅크정보를 포함시키고, 상기 뱅크정보가 포함된 제 2 어드레스 신호를 상기 제 2 스트로브 신호에 동기시켜 내부 로우 어드레스 신호와 내부 컬럼 어드레스 신호 및 내부 오토프리차지 어드레스 신호로 구성된 내부 어드레스 신호를 생성하는 다수의 어드레스 생성부를 더 포함하여 구성되는 내부 어드레스 생성회로. The method of claim 3, wherein a second strobe signal including a row strobe signal and a column strobe signal generated by a command decoder and a bank selection signal including bank information are received to align the second address signal, and the second address is input. A bank information of the bank selection signal is included in the signal, and a second address signal including the bank information is synchronized with the second strobe signal to be configured with an internal row address signal, an internal column address signal, and an internal auto precharge address signal. And an address generator for generating an internal address signal.
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