KR20070061693A

KR20070061693A - 휴대 인터넷 기지국 시스템의 다중 섹터 ｍａｃ부 구성방법 및 장치

Info

Publication number: KR20070061693A
Application number: KR1020050121359A
Authority: KR
Inventors: 박남진; 김영일
Original assignee: 한국전자통신연구원; 주식회사 케이티; 삼성전자주식회사; 에스케이 텔레콤주식회사; 하나로텔레콤 주식회사
Priority date: 2005-12-10
Filing date: 2005-12-10
Publication date: 2007-06-14

Abstract

본 발명은 휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 구성 방법 및 장치에 관한 것으로,

호스트 프로세서 장치들; MAC DSP 장치들; MAC FPGA 장치들 포함한다. 본 발명에 따르면, 휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 구현시 요구되는 처리 속도, 구현 용이성, 수정 사항을 반영하기 쉬운 유연성과 프로세서의 처리 능력등을 고려하여 단계별 다양한 구현 전략을 가능하게 하는 장치를 제공하여, 이로 인한 하드웨어 및 소프트웨어의 개발에 있어서 경제성을 증대시키며, 유지 보수를 용이하게 함.

휴대인터넷, 기지국, 다중 섹터, MAC

Description

휴대 인터넷 기지국 시스템의 다중 섹터 ＭＡＣ부 구성 방법 및 장치{METHOD AND APPARATUS FOR CONFIGURATING MULTI-SECTOR MAC IN HPI BASESTATION SYSTEM}

도 1 은 본 발명에 따른 휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 구성도.

도 2 는 일반적인 4세대 이동통신 시스템의 구성 예시도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 호스트 프로세서1 101: 프로세서

102 : 캐쉬 103 : 프로세서 버스

110 : 프로세서 버스 정합부 111: 부 PCI 제어기

112: 부 PCI 버스 113 : 지역 버스 제어기

114 : 프레쉬 메모리 115 : 직렬 정합부

116 : 직렬 제어기 117 : 이서넷(Ethernet) 제어기

118 : 이서넷(Ethernet) 정합부 119 : 메모리

120 : 메모리 제어기 121 : 주 PCI 제어기

122 : 주 PCI 버스 130 : 지역 버스

140 : 이서넷(Ethernet) 정합부 경로

250 : 주 PCI 버스 550 : 부 PCI 버스

200 : 호스트 프로세서2

300 : 호스트 프로세서3

400 : MAC_DSP1 401 : MAC_DSP1 PCI 경로 402 : MAC_DSP1 EMIF

500 : MAC_DSP2 501 : MAC_DSP2 PCI 경로 502 : MAC_DSP2 EMIF

600 : MAC_DSP3 601 : MAC_DSP3 PCI 경로 602 : MAC_DSP3 EMIF

700 : MAC_FPGA1 701 : MAC_FPGA1경로

800 : MAC_FPGA2 801 : MAC_FPGA2경로

900 : MAC_FPGA3 901 : MAC_FPGA3경로

본 발명은 휴대 인터넷 기지국 시스템의 다중 섹터 MAC (Media Access Control)부 구성 방법 및 장치에 관한 것으로서, 특히 초고속 패킷 전송 용도의4세대 이동통신 시스템에서 기지국의 다중 섹터 MAC부에 사용되는 장치에 관한 것이다.

초고속 패킷 전송 용도의 4 세대 이동통신 시스템은 현재 ITU-R WP8F의 비전 그룹에서 논의되고 있는 바에 따르면 최대 1Gb/s까지의 서비스를 목표로 하고 있으 며, All-IP 기반으로 네트웍이 구축될 것으로 전망되고 있다. 도 2은 4 세대 이동통신 시스템의 구성 예시도로서, 차세대 이동통신 시스템을 나타내며, 이동국(a), 무선접속망(b), 그리고 무선통신 핵심망(e)간에 유기적으로 연결되어 구성된다.

차세대 이동통신 시스템은 IP 인터페이스를 통해 무선통신 핵심망(e)에 연결된 여러 개의 무선접속망(b)으로 구성되어 있다. 도 2에서, 핵심망(e)와 무선접속망(b) 사이와, 무선접속망((b)의 제어국(d) 사이, 그리고 제어국(d)과 기지국(c) 사이의 인터페이스는 IP 인터페이스이다. 한편, AI는 무선접속망(b)과 이동국(a) 사이의 무선 인터페이스를 나타낸다. 여기서, 기지국(c)은 하나 또는 그 이상의 셀에서 이동국(a)로 또는 이동국(a)로부터 무선 송수신을 책임지고 있는 논리적인 노드이다.

무선접속망(b)은 제어국(d)과 기지국(c)으로 이루어져 있는데, 각각의 기지국(c)은 1개 이상의 셀(cell)을 관장하며, IP인터페이스를 통해 제어국(d)과 연결된다. 이상에서와 같이, 차세대 이동통신 시스템은 이동국(a), 기지국(c), 제어국(d) 그리고 핵심망(e) 등으로 구성되며, 기지국(c)과 제어국(d) 사이, 제어국(d)과 핵심망(e) 사이, 기지국(c) 내부, 제어국(d) 내부 그리고 핵심망(e) 내부의 각 서브 시스템은 IP 기반으로 통신을 수행한다.

2, 3세대 이동통신 시스템 기지국의 다중 섹터 MAC부는 전용 처리기 만으로 혹은 신호처리장치로 만으로 구현되었다. 이런 경우, 전용 처리기로 구현시에는 처리 속도는 고속이지만, 구현시 많은 시간이 소요되며, 수정 사항을 쉽게 반영하기 어려운 단점을 가지며, 신호처리장치로만 구현시에는 구현시 최소 시간이 소요되 며, 수정 사항을 반영하기 쉬운 유연성의 장점을 가지지만, 처리 시간이 저속이라는 단점을 가진다.

따라서, 현재의 기술 분야에서 기지국의 다중 섹터 MAC부는 구현시 요구되는 처리 속도, 구현 용이성, 수정 사항을 반영하기 쉬운 유연성과 프로세서의 처리 능력 등을 고려하여 단계별 구현 전략을 가능하게 하는 방안이 필수적으로 요구되며, 전용 처리기와 신호처리장치 모두의 장점을 가지게 시스템을 구현할 수 있는 방안이 필수적으로 요구된다. 즉 개발 초기에는 구현시 처리 속도는 저속이지만, 구현이 용이하여 하며, 수정 사항을 반영하기 용이해야 유리하며, 개발 완료기에는 구현 용이성이나 수정 사항을 반영하기 쉬운 유연성이 감소하더라도 구현시 처리 속도의 고속성이 요구된다.

본 발명은, 상기한 바와 같은 요구에 부응하기 위하여 제안된 것으로, 휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 구현시 요구되는 처리 속도, 구현 용이성, 수정 사항을 반영하기 쉬운 유연성과 프로세서의 처리 능력등을 고려하여 단계별 다양한 구현 전략을 가능하게 하는 장치를 제공하여, 이로 인한 하드웨어 및 소프트웨어의 개발에 있어서 경제성을 증대시키며, 유지 보수를 용이하게 하는데 그 목적이 있다.

이하, 첨부된 도면을 참조하여 본 발명을 자세히 설명한다.

휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 장치는 [도 1]와 같이 호스트 프로세서1(100), 호스트 프로세서2(200), 호스트 프로세서3(300), MAC DSP1(400), MAC DSP2(500), MAC DSP3(600), MAC FPGA 1(700), MAC FPGA 2(800) 그리고 MAC FPGA 3(900)로 크게 구성된다.

호스트 프로세서 1,2,3 (100, 200, 300)는 중앙 처리 장치인 프로세서(101)와, 프로세서(101)에 연결된 지역 메모리인 캐쉬(102)와, 프로세서(101)와 프로세서 버스 정합부(110)를 연결하는 프로세서 버스(103)와, 주 PCI (Peripheral Component Interconnect) 버스(122)로 정합하는 주 PCI 제어기(121)와, 부 PCI 버스(112), 부 PCI 제어기(111)와, 부트 로더 등의 소프트웨어를 적재하는 프레쉬 메모리(114)를 지역 버스(130) 경로를 제어하는 지역 버스 제어기(113)와, 운용 및 제어 소프트웨어를 적재하는 메모리(SDRAM, 119)를 제어하는 메모리 제어기(120)로 구성된다. 또한 사용자 운용 모드를 위해서 RS232C Serial Port를 구성하는 직렬 정합부(115), 직렬 제어기(116)와, 10/100 Base-T Ethernet Port를 구성하는 이서넷 (Ethernet) 정합부(118), 이서넷 (Ethernet) 제어기(117)로 구성된다. 또한 이서넷 (Ethernet) 정합부 경로(140)과 CAM 메모리(150)로 구성된다.

다중 섹터 기본적인 구성에서 섹터1은 호스트 프로세서1(100), MAC DSP1(400), MAC FPGA 1(700)로 구성되며, 섹터2은 호스트 프로세서2(200), MAC DSP2(500), MAC FPGA 2(800)로 구성되며, 섹터3은 호스트 프로세서3(300), MAC DSP 3(600), MAC FPGA 3(900)로 구성된다.

호스트 프로세서 1,2,3 (100, 200, 300)는 트래픽 프레임 생성, 패킷 스케쥴링과 자원 할당 등의 상위 MAC 기능을 하며, MAC DSP 1,2,3 (400,500,600)과 MAC FPGA 1,2,3 (700,800,900)는 암호화, CRC 생성 및 체크, HEC 생성 및 체크 등의 고속 반복 및 시간 제한된 기능인 하위 MAC 기능을 한다.

기지국에서 이동국으로 데이터를 전송하는 하향 전송에 있어서, 본 발명의 휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 장치는 아래의 처리 경로를 가질 수 있다.

호스트 프로세서1(100), MAC DSP1(400), MAC FPGA 1(700)로 구성되는 섹터1 처리 경로의 경우에, 먼저 기지국 제어부에서 이서넷 (Ethernet) 정합부 경로(140)를 통해 IP 패킷을 수신하여 메모리(SDRAM, 119)에 기록한다. 프로세서(101)는 CAM 메모리(150)에 기록된 매핑 정보에 따라 IP 패킷을 PDU 프레임으로 만들며, 패킷 스케쥴링 방법에 따라 프레임을 부 PCI 버스(550)와 MAC_DSP1 PCI 경로(401)를 통해 MAC DSP1(400)으로 전송한다. MAC DSP1(400)은 암호화, CRC 생성 및 체크 등의 반복 기능인 하위 MAC 기능을 수행하여, MAC_DSP1 EMIF (External Memory Interface) 경로(402)를 통해 MAC_FPGA1(700)으로 전송하며, MAC_FPGA1(700)은 HEC 생성 및 체크 등의 고속 및 시간 제한된 기능인 하위 MAC 기능을 수행하여, MAC_FPGA1경로(701) 경로를 통해 기지국 무선 접속부로 전송한다.

유사하게 호스트 프로세서2(200), MAC DSP2(500), MAC FPGA 2(800)로 구성되는 섹터2 처리 경로의 경우에, 먼저 기지국 제어부에서 이서넷 (Ethernet) 정합부 경로(140)를 통해 IP 패킷을 수신하여 메모리(SDRAM, 119)에 기록한다. 프로세서(101)는 CAM 메모리(150)에 기록된 매핑 정보에 따라 IP 패킷을 PDU 프레임으로 만들며, 패킷 스케쥴링 방법에 따라 프레임을 부 PCI 버스(550)와 MAC_DSP2 PCI 경 로(501)를 통해 MAC DSP2(500)으로 전송한다. MAC DSP2(500)은 암호화, CRC 생성 및 체크 등의 반복 기능인 하위 MAC 기능을 수행하여, MAC_DSP2 EMIF 경로(502)를 통해 MAC_FPGA2(800)으로 전송하며, MAC_FPGA2(800)은 HEC 생성 및 체크 등의 고속 및 시간 제한된 기능인 하위 MAC 기능을 수행하여, MAC_FPGA2경로(801) 경로를 통해 기지국 무선 접속부로 전송한다.

유사하게 호스트 프로세서3(300), MAC DSP3(600), MAC FPGA 3(900)로 구성되는 섹터3 처리 경로의 경우에, 먼저 기지국 제어부에서 이서넷 (Ethernet) 정합부 경로(140)를 통해 IP 패킷을 수신하여 메모리(SDRAM, 119)에 기록한다. 프로세서(101)는 CAM 메모리(150)에 기록된 매핑 정보에 따라 IP 패킷을 PDU 프레임으로 만들며, 패킷 스케쥴링 방법에 따라 프레임을 부 PCI 버스(550)와 MAC_DSP3 PCI 경로(601)를 통해 MAC DSP3(600)으로 전송한다. MAC DSP3(600)은 암호화, CRC 생성 및 체크 등의 반복 기능인 하위 MAC 기능을 수행하여, MAC_DSP3 EMIF 경로(602)를 통해 MAC_FPGA3(900)으로 전송하며, MAC_FPGA3(900)은 HEC 생성 및 체크 등의 고속 및 시간 제한된 기능인 하위 MAC 기능을 수행하여, MAC_FPGA3경로(901) 경로를 통해 기지국 무선 접속부로 전송한다.

이동국에서 기지국으로 데이터를 전송하는 상향 전송에 있어서, 또한 본 발명의 휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 장치는 아래의 처리 경로를 가질 수 있다.

호스트 프로세서1(100), MAC DSP1(400), MAC FPGA 1(700)로 구성되는 섹터1 처리 경로의 경우에, 먼저 기지국 무선 접속부에서 MAC_FPGA1경로(701) 경로를 통 해 수신한 데이터를 MAC_FPGA1(700)은 HEC 생성 및 체크 등의 고속 및 시간 제한된 기능인 하위 MAC 기능을 수행하여, MAC_DSP1 EMIF 경로(402)를 통해 MAC DSP1(400)으로 전송한다. MAC DSP1(400)은 암호화, CRC 생성 및 체크 등의 반복 기능인 하위 MAC 기능을 수행하여, 부 PCI 버스(550)와 MAC_DSP1 PCI 경로(401)를 통해 메모리(SDRAM, 119)에 기록한다. 프로세서(101)는 CAM 메모리(150)에 기록된 매핑 정보에 따라 PDU 프레임을 IP 패킷으로 만들며, 이서넷 (Ethernet) 정합부 경로(140)를 통해 기지국 제어부로 전송한다.

유사하게 호스트 프로세서2(200), MAC DSP2(500), MAC FPGA 2(800)로 구성되는 섹터2 처리 경로의 경우에, 먼저 기지국 무선 접속부에서 MAC_FPGA 2경로(801) 경로를 통해 수신한 데이터를 MAC_FPGA2 (800)은 HEC 생성 및 체크 등의 고속 및 시간 제한된 기능인 하위 MAC 기능을 수행하여, MAC_DSP2 EMIF 경로(502)를 통해 MAC DSP2(500)으로 전송한다. MAC DSP2(500)은 암호화, CRC 생성 및 체크 등의 반복 기능인 하위 MAC 기능을 수행하여, 부 PCI 버스(550)와 MAC_DSP2 PCI 경로(501)를 통해 호스트 프로세서2(200)의 메모리(SDRAM, 119)에 기록한다. 호스트 프로세서2(200)의 프로세서(101)는 CAM 메모리(150)에 기록된 매핑 정보에 따라 PDU 프레임을 IP 패킷으로 만들며, 호스트 프로세서2(200)의 이서넷 (Ethernet) 정합부 경로(140)를 통해 기지국 제어부로 전송한다.

유사하게 호스트 프로세서3(300), MAC DSP3(600), MAC FPGA 3(900)로 구성되는 섹터2 처리 경로의 경우에, 먼저 기지국 무선 접속부에서 MAC_FPGA 3경로(901) 경로를 통해 수신한 데이터를 MAC_FPGA3 (900)은 HEC 생성 및 체크 등의 고속 및 시간 제한된 기능인 하위 MAC 기능을 수행하여, MAC_DSP3 EMIF 경로(602)를 통해 MAC DSP3(600)으로 전송한다. MAC DSP3(600)은 암호화, CRC 생성 및 체크 등의 반복 기능인 하위 MAC 기능을 수행하여, 부 PCI 버스(550)와 MAC_DSP3 PCI 경로(601)를 통해 호스트 프로세서3(300)의 메모리(SDRAM, 119)에 기록한다. 호스트 프로세서3(300)의 프로세서(101)는 CAM 메모리(150)에 기록된 매핑 정보에 따라 PDU 프레임을 IP 패킷으로 만들며, 호스트 프로세서3(300)의 이서넷 (Ethernet) 정합부 경로(140)를 통해 기지국 제어부로 전송한다.

본 발명의 휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 구성 방법 및 장치는 구현시 요구되는 처리 속도, 구현 용이성, 수정 사항을 반영하기 쉬운 유연성과 프로세서의 처리 능력을 고려하여 다양한 처리 경로를 선택하여 사용할 수 있는 특징을 가진다.

예로 구현시 요구되는 처리 속도가 고속이면 하위 MAC 기능을 수행하도록 구성된 MAC DSP 1,2,3 (400,500,600)과 MAC FPGA 1,2,3 (700,800,900) 중에서 그 기능을 MAC FPGA 1,2,3 (700,800,900)가 전담하도록 구성할 수 있으며, 구현시 요구되는 수정 사항을 반영하기 쉬운 유연성이 요구되면 그 기능을 MAC DSP 1,2,3 (400,500,600)가 전담하도록 구성할 수 있다.

또한 호스트 프로세서 1,2,3 (100, 200, 300) 들이 고속 동작이 가능하여 호스트 프로세서 하나 만의 구성으로 가능한 경우에는 호스트 프로세서 1,2,3 (100, 200, 300) 중 임의의 호스트 프로세서가 기능을 전담하도록 구성할 수 있다.

또한 호스트 프로세서 1,2,3 (100, 200, 300)들이 모두 사용되는 다중 섹터 기본적인 구성에서 임의의 호스트 프로세서 고장시 다른 호스트 프로세서가 고장난 호스트 프로세서 대신 하도록 구성할 수 있으며, 임의의 호스트 프로세서 과부하시 다른 호스트 프로세서가 과부하된 호스트 프로세서 와 부하를 나누어 기능 하도록 구성할 수 있다. 이는 각 호스트 프로세서 1,2,3 (100, 200, 300)들의 주 PCI (Peripheral Component Interconnect) 버스(122)로 정합하는 주 PCI 제어기(121)와 주 PCI 버스(250) 경로를 통해 이루어 진다.

상기 다양한 구성의 선택은 각 호스트 프로세서 1,2,3 (100, 200, 300)의 이서넷 (Ethernet) 정합부 경로(140)를 통해 기지국 제어부 혹은 제어국에서 메시지를 수신하여 그 구성을 선택한다.

본 발명의 휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 구성 방법 및 장치는

휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 구현시 요구되는 처리 속도, 구현 용이성, 수정 사항을 반영하기 쉬운 유연성과 프로세서의 처리 능력 등을 고려하여 단계별 다양한 구현 전략을 가능하게 하는 장치를 제공하여, 이로 인한 하드웨어 및 소프트웨어의 개발에 있어서 경제성을 증대시키며, 유지 보수를 용이하게 하는 효과를 가진다.

Claims

휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 구성 방법 및 장치에 있어서,

호스트 프로세서 장치들; MAC DSP 장치들; MAC FPGA 장치들;

을 포함하는 휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 구성 방법 및 장치.
구현시 요구되는 처리 속도가 고속이면 하위 MAC 기능을 수행하도록 구성된 MAC DSP 들과 MAC FPGA 들 중에서 그 기능을 MAC FPGA들이 전담하도록 구성할 수 있으며, 구현시 요구되는 수정 사항을 반영하기 쉬운 유연성이 요구되면 그 기능을 MAC DSP 들이 전담하도록 구성할 수 있게 하는 것을 특징으로 하는 휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 구성 방법 및 장치.
호스트 프로세서 들이 고속 동작이 가능하여 호스트 프로세서 하나 만의 구성으로 가능한 경우에는 호스트 프로세서 중 임의의 호스트 프로세서가 기능을 전담하도록 구성할 수 있으며, 호스트 프로세서 들이 모두 사용되는 다중 섹터 기본적인 구성에서 임의의 호스트 프로세서 고장시 다른 호스트 프로세서가 고장난 호스트 프로세서 대신 하도록 구성할 수 있으며, 임의의 호스트 프로세서 과부하시 다른 호스트 프로세서가 과부하된 호스트 프로세서 와 부하를 나누어 기능 하도록 구성할 수 있게 하는 것을 특징으로 하는 휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 구성 방법 및 장치.
제1항에 있어서, 상기 호스트 프로세서 장치가

상기 다양한 구성의 선택은 각 호스트 프로세서 들의 이서넷 (Ethernet) 정합부 경로를 통해 기지국 제어부 혹은 제어국에서 메시지를 수신하여 그 구성을 선택할 수 있고, 휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 구현시 요구되는 처리 속도, 구현 용이성, 수정 사항을 반영하기 쉬운 유연성과 프로세서의 처리 능력등을 고려하여 단계별 다양한 구현 전략을 가능하게 하는 장치를 제공하여, 이로 인한 하드웨어 및 소프트웨어의 개발에 있어서 경제성을 증대시키며, 유지 보수를 용이하게 하는 것을 특징으로 하는 휴대 인터넷 기지국 시스템의 다중 섹터 MAC부 구성 방법 및 장치.