KR20070054921A - Method of fabricating semiconductor device having a gate electrode with damascene structure - Google Patents

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Abstract

본 발명은 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법을 제공한다. 이 방법에 따르면, 먼저 반도체 기판의 활성 영역 상에 패드 산화막 및 마스크막을 형성한다. 마스크막 및 패드 산화막을 식각하여 개구부를 형성한다. 개구부의 하부면을 산화시켜 산화막으로 성장시킨 후, 산화막을 제거하여 개구부의 하부면을 패드 산화막 아래로 리세스 시킨다. 리세스된 부위에 게이트 산화막을 형성한 후, 개구부를 채우는 게이트 전극용 도전층을 형성한다. 마스크막을 제거하여 게이트 전극을 형성한 후, 게이트 전극의 양 측벽에 스페이서를 형성하는 단계를 포함하되, 게이트 산화막의 하부면은 양측의 반도체 기판의 표면과 같은 높이를 가지는 것을 특징으로 한다. 이에 따라, 세정 공정 및 스페이서 형성 공정에서 반도체 기판의 표면이 리세스 됨에 따른 영향이 없는 반도체 소자를 형성함으로써, 누설 전류에 의한 열화를 최소화할 수 있는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법을 제공할 수 있다.The present invention provides a method of manufacturing a semiconductor device provided with a gate electrode having a damascene structure. According to this method, a pad oxide film and a mask film are first formed on an active region of a semiconductor substrate. The mask film and the pad oxide film are etched to form openings. After the lower surface of the opening is oxidized to grow into an oxide film, the oxide film is removed to recess the lower surface of the opening below the pad oxide film. After the gate oxide film is formed in the recessed portion, the conductive layer for the gate electrode filling the opening is formed. After removing the mask film to form a gate electrode, forming a spacer on both sidewalls of the gate electrode, the lower surface of the gate oxide film is characterized in that the same height as the surface of the semiconductor substrate on both sides. Accordingly, the semiconductor device including the damascene structure of the semiconductor device having a damascene structure capable of minimizing degradation due to leakage current by forming a semiconductor device having no influence due to the recessed surface of the semiconductor substrate in the cleaning process and the spacer forming process. A manufacturing method can be provided.

다마신, 게이트 전극, 활성 영역, 리세스, 누설 전류 Damascene, gate electrode, active area, recess, leakage current

Description

다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법{Method of Fabricating Semiconductor Device Having a Gate Electrode with Damascene Structure}Method of manufacturing a semiconductor device having a gate electrode of the damascene structure {Method of Fabricating Semiconductor Device Having a Gate Electrode with Damascene Structure}

도 1은 종래기술에 따른 게이트 전극이 구비된 반도체 소자를 설명하기 위한 단면도;1 is a cross-sectional view for explaining a semiconductor device having a gate electrode according to the prior art;

도 2a 내지 도 2h는 본 발명의 실시예에 따른 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법을 설명하기 위한 단면도들.2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device having a gate electrode having a damascene structure according to an embodiment of the present invention.

본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method of manufacturing a semiconductor device having a gate electrode having a damascene structure.

반도체 소자의 크기 및 디자인 룰(design rule)이 점차 축소됨에 따라, 반도체 소자를 구성하는 중요한 요소인 모스펫(MOSFET : Metal-Oxide-Semiconductor Field Effect Transistor)의 크기 축소(scale down)도 점차 가속화되고 있다. 이에 따라, 반도체 소자를 제조하기 위한 소자분리 공정, 게이트 전극 형성 공정 및 층간 절연막 형성 공정 등에서 많은 공정상의 문제점들이 발생한다.As the size and design rules of semiconductor devices are gradually reduced, the scale-down of MOSFETs (Metal-Oxide-Semiconductor Field Effect Transistors), which is an important component of semiconductor devices, is also accelerating. . Accordingly, many process problems occur in the device isolation process, the gate electrode formation process, and the interlayer insulating film formation process for manufacturing a semiconductor device.

도 1은 종래기술에 따른 게이트 전극이 구비된 반도체 소자를 설명하기 위한 단면도이다.1 is a cross-sectional view for describing a semiconductor device having a gate electrode according to the related art.

도 1을 참조하면, 반도체 기판(10)의 표면 일부 위에 게이트 산화막(gate oxide, 20)이 구비된다. 게이트 산화막(20) 상에 형성된 게이트 전극(30)이 구비된다. 게이트 전극(30)의 양 측벽에는 순차적으로 형성된 제 1 스페이서(spacer 40) 및 제 2 스페이서(50)가 구비됨으로써, 게이트 전극(30)이 구비된 반도체 소자가 제공될 수 있다.Referring to FIG. 1, a gate oxide 20 is provided on a portion of the surface of the semiconductor substrate 10. A gate electrode 30 formed on the gate oxide film 20 is provided. Both sidewalls of the gate electrode 30 may be provided with a first spacer 40 and a second spacer 50 sequentially formed, thereby providing a semiconductor device having the gate electrode 30.

이와 같이 형성된 반도체 소자는 제조 공정 동안 반도체 기판의 표면이 게이트 전극(30)을 형성하기 위한 반응성 이온 식각(RIE : Reactive Ion etch) 공정 및 습식 세정 공정으로 인해 20Å 정도, 제 1 스페이서(40)를 형성하기 위한 건식 식각 공정 및 습식 세정 공정으로 인해 35~50Å 정도 및 제 2 스페이서(50)를 형성하기 위한 건식 식각 공정 및 습식 세정 공정으로 인해 20~30Å 정도로 각각 리세스(recess) 될 수 있다. 상기한 공정에서 발생하는 반도체 기판의 표면의 리세스가 심할 경우에는 100Å을 훌쩍 뛰어넘을 수도 있다.The semiconductor device formed as described above may have a surface of the semiconductor substrate formed by a reactive ion etch (RIE) process and a wet cleaning process for forming the gate electrode 30 during the manufacturing process. Due to the dry etching process and the wet cleaning process for forming may be recessed (about 35 to 50 kPa) and about 20 to 30 kPa due to the dry etching process and wet cleaning process for forming the second spacer 50, respectively. When the recesses on the surface of the semiconductor substrate generated in the above-described process are severe, they may well exceed 100 kPa.

이러한 반도체 기판의 표면에서 리세스를 발생시키는 반응성 이온 식각, 습식 세정 및 건식 식각으로 인해 반도체 기판의 표면에 있는 실리콘(Si) 또는 불순물(dopant)이 손실되는 현상이 발생할 수 있다. 이에 따라, 활성 영역의 접합 프로파일(junction profile) 및 불순물 농도가 변화됨으로써, 반도체 소자에서 누설 전류(leakage current)로 인한 열화가 발생하는 문제점이 있다.Reactive ion etching, wet cleaning, and dry etching, which generate recesses on the surface of the semiconductor substrate, may cause a loss of silicon (Si) or impurities on the surface of the semiconductor substrate. As a result, the junction profile and the impurity concentration of the active region are changed, thereby deteriorating the leakage current due to the leakage current in the semiconductor device.

본 발명이 이루고자 하는 기술적 과제는 반도체 기판의 표면에 리세스된 부위가 발생함에 따른 영향을 억제할 수 있는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for manufacturing a semiconductor device having a gate electrode having a damascene structure, which can suppress an influence caused by occurrence of a recessed portion on a surface of a semiconductor substrate.

상기한 기술적 과제를 달성하기 위하여, 본 발명은 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법을 제공한다. 이 방법에 따르면, 먼저 반도체 기판의 활성 영역 상에 패드 산화막 및 마스크막을 형성한다. 마스크막 및 패드 산화막을 식각하여 개구부를 형성한다. 개구부의 하부면을 산화시켜 산화막으로 성장시킨 후, 산화막을 제거하여 개구부의 하부면을 패드 산화막 아래로 리세스 시킨다. 리세스된 부위에 게이트 산화막을 형성한 후, 개구부를 채우는 게이트 전극용 도전층을 형성한다. 마스크막을 제거하여 게이트 전극을 형성한 후, 게이트 전극의 양 측벽에 스페이서를 형성하는 단계를 포함하되, 게이트 산화막의 하부면은 양측의 반도체 기판의 표면과 같은 높이를 가지는 것을 특징으로 한다.In order to achieve the above technical problem, the present invention provides a method of manufacturing a semiconductor device provided with a gate electrode of the damascene structure. According to this method, a pad oxide film and a mask film are first formed on an active region of a semiconductor substrate. The mask film and the pad oxide film are etched to form openings. After the lower surface of the opening is oxidized to grow into an oxide film, the oxide film is removed to recess the lower surface of the opening below the pad oxide film. After the gate oxide film is formed in the recessed portion, the conductive layer for the gate electrode filling the opening is formed. After removing the mask film to form a gate electrode, forming a spacer on both sidewalls of the gate electrode, the lower surface of the gate oxide film is characterized in that the same height as the surface of the semiconductor substrate on both sides.

스페이서는 제 1 스페이서 및 제 2 스페이서로 이루어진 이중의 스페이서로 형성될 수 있다.The spacer may be formed of a double spacer consisting of a first spacer and a second spacer.

제 1 스페이서를 형성한 후, 게이트 전극의 양 측면의 반도체 기판 내에 저농도 불순물 확산 영역을 형성하는 단계를 더 포함할 수 있다.After forming the first spacer, the method may further include forming a low concentration impurity diffusion region in the semiconductor substrate at both sides of the gate electrode.

제 1 스페이서의 외측에 추가적인 제 2 스페이서를 형성한 후, 게이트 전극의 양 측면의 반도체 기판 내에 고농도 불순물 확산 영역을 형성하는 단계를 더 포함할 수 있다.After forming additional second spacers outside the first spacers, the method may further include forming a high concentration impurity diffusion region in the semiconductor substrate at both sides of the gate electrode.

산화막을 성장시키는 단계는 열 산화 또는 습식 산화 방식을 사용할 수 있다. 열 산화 방식으로 산화막을 성장시키기 전에 불소 이온 주입 공정을 실시하는 단계를 더 포함할 수 있다.The growing of the oxide film may use thermal oxidation or wet oxidation. The method may further include performing a fluorine ion implantation process before growing the oxide film by thermal oxidation.

산화막을 제거하는 단계는 습식 식각 또는 원자층 식각 방식을 사용할 수 있다.Removing the oxide layer may use a wet etching method or an atomic layer etching method.

개구부의 하부면이 리세스 되는 깊이는 75~200Å 범위일 수 있다.The depth at which the bottom surface of the opening is recessed may range from 75 to 200 microns.

게이트 전극용 도전층은 폴리 실리콘, 티타늄, 질화 티타늄으로 이루어진 도전 물질 중에서 선택된 어느 하나 또는 이들의 복합층으로 형성될 수 있다. 게이트 전극은 게이트 전극용 도전층을 화학적 기계적 연마 방식으로 연마하여 형성할 수 있다.The conductive layer for the gate electrode may be formed of any one selected from a conductive material made of polysilicon, titanium, and titanium nitride, or a composite layer thereof. The gate electrode may be formed by polishing the conductive layer for the gate electrode by chemical mechanical polishing.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층 및 막이 다른 층, 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층, 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층 및 막이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the invention to those skilled in the art. In the drawings, the thicknesses of layers, films, and regions are exaggerated for clarity. In addition, where it is mentioned that the layer and film are on another layer, film or substrate, it may be formed directly on the other layer, film or substrate or a third layer and film may be interposed therebetween.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device having a gate electrode having a damascene structure according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(110) 상에 패드 산화막(pad oxide, 112), 마스크막(mask, 114) 및 연마 저지막(116)을 순차적으로 형성한다. 패드 산화막(112)은 열 산화 방식으로 형성될 수 있다. 마스크막(114)은 화학적 기상 증착(CVD : Chemical Vapor Deposition) 방식으로 형성된 산화 실리콘막(silicon oxide)일 수 있다. 연마 저지막(116)은 후속의 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정에서 사용될 수 있으며, 화학적 기상 증착 방식으로 형성된 질화 실리콘막(silicon nitride)일 수 있다.Referring to FIG. 2A, a pad oxide layer 112, a mask layer 114, and a polishing stop layer 116 are sequentially formed on the semiconductor substrate 110. The pad oxide layer 112 may be formed by thermal oxidation. The mask film 114 may be a silicon oxide film formed by a chemical vapor deposition (CVD) method. The polishing stopper layer 116 may be used in a subsequent chemical mechanical polishing (CMP) process, and may be a silicon nitride film formed by chemical vapor deposition.

도 2b 및 2c를 참조하면, 연마 저지막(116) 및 마스크막(114)을 식각하여 개구부(118)을 형성한다. 개구부(118)의 하부면에 있는 패드 산화막(112) 및 반도체 기판(110)의 일부를 제거하여 개구부(118)의 하부면이 개구부(118)의 양 측면에 잔존하는 패드 산화막(112)의 아래로 리세스 되도록 한다.2B and 2C, the polishing stop layer 116 and the mask layer 114 are etched to form an opening 118. The pad oxide film 112 on the lower surface of the opening 118 and a portion of the semiconductor substrate 110 are removed so that the lower surface of the opening 118 is below the pad oxide film 112 on both sides of the opening 118. To be recessed.

도 2d를 참조하면, 개구부(118)의 하부면에 있는 노출된 반도체 기판(110)을 산화하여 산화막(120)을 형성한다. 산화막(120)을 성장시키는 단계는 열 산화 또는 습식 산화 방식을 사용할 수 있다. 열 산화 방식으로 산화막을 성장시키기 전에 불소(F) 이온 주입 공정을 실시하는 단계를 더 포함할 수 있다.Referring to FIG. 2D, the exposed semiconductor substrate 110 on the lower surface of the opening 118 is oxidized to form an oxide film 120. The growing of the oxide film 120 may use a thermal oxidation or a wet oxidation method. The method may further include performing a fluorine (F) ion implantation process before growing the oxide film by thermal oxidation.

도 2e를 참조하면, 산화막(120)을 제거한다. 산화막(120)을 제거하는 단계는 습식 식각 또는 원자층 식각(ALE : Atomic Layer Etch) 방식을 사용할 수 있다. 산화막(120) 형성 및 제거는 개구부(118)의 하부면이 개구부(118)의 양 측면에 잔존하는 패드 산화막(112)의 아래로 리세스 되는 깊이를 미세하게 조절하는 능력을 향상시키기 위한 공정이다.Referring to FIG. 2E, the oxide film 120 is removed. Removing the oxide layer 120 may use a wet etching or atomic layer etching (ALE) method. Formation and removal of the oxide film 120 is a process for improving the ability to finely control the depth at which the bottom surface of the opening 118 is recessed below the pad oxide film 112 remaining on both sides of the opening 118. .

산화막(120)을 제거한 후, 개구부(118)의 하부면에 있는 노출된 반도체 기판을 산화하여 게이트 산화막(125)을 형성한다. 게이트 산화막(125)은 열 산화 방식으로 형성될 수 있다.After removing the oxide film 120, the exposed semiconductor substrate on the lower surface of the opening 118 is oxidized to form the gate oxide film 125. The gate oxide layer 125 may be formed by thermal oxidation.

게이트 산화막(120a)이 형성된 개구부(118)의 하부면은 개구부(118)의 양 측면에 잔존하는 패드 산화막(112)의 아래로 75~200Å 정도의 깊이로 리세스 될 수 있다. 개구부(118)의 하부면은 개구부(118)의 양 측면에 잔존하는 패드 산화막(112)의 아래로 리세스 되는 깊이가 100Å 정도인 것이 바람직하다. 이는 추후 습식 세정 공정이나 제 1 스페이서(도 2h의 140) 및 추가적인 제 2 스페이서(도 2h의 150) 형성하기 위한 건식 식각 공정에 의해 반도체 기판의 표면에 리세스된 부위가 발생함에 따른 영향을 보상하기 위한 것일 수 있다.The lower surface of the opening 118 in which the gate oxide film 120a is formed may be recessed to a depth of about 75 to about 200 Å below the pad oxide film 112 remaining on both sides of the opening 118. The lower surface of the opening 118 may have a depth of about 100 kV recessed below the pad oxide film 112 remaining on both sides of the opening 118. This compensates for the effect of recessed portions on the surface of the semiconductor substrate, either by a later wet cleaning process or by a dry etching process to form the first spacer (140 in FIG. 2H) and the additional second spacer (150 in FIG. 2H). It may be to.

도 2f를 참조하면, 개구부(118)를 채우면서 연마 저지막(116)을 덮는 게이트 전극용 도전층을 형성한 후, 화학적 기계적 연마 방식으로 연마하여 게이트 전극(130)을 형성한다. 게이트 전극용 도전층은 폴리 실리콘(polysilicon), 티타늄(Ti), 질화 티타늄(TiN)으로 이루어진 도전 물질 중에서 선택된 어느 하나 또는 이들의 복합층으로 형성될 수 있다.Referring to FIG. 2F, the conductive layer for the gate electrode covering the polishing stopper layer 116 is formed while filling the opening 118 and then polished by chemical mechanical polishing to form the gate electrode 130. The conductive layer for the gate electrode may be formed of any one selected from a conductive material consisting of polysilicon, titanium (Ti), and titanium nitride (TiN) or a composite layer thereof.

도 2g 및 도 2h를 참조하면, 게이트 전극(130)의 양측에 잔존하는 마스크막(114) 및 패드 산화막(112)을 순차적으로 제거한다.2G and 2H, the mask film 114 and the pad oxide film 112 remaining on both sides of the gate electrode 130 are sequentially removed.

게이트 전극(130)의 양 측벽에 제 1 스페이서(140)를 형성한다. 게이트 전극(130)의 측벽에 제 1 스페이서(140)를 형성하는 공정 중에 게이트 전극(130)의 양측의 반도체 기판(110) 표면이 리세스 되어 게이트 산화막(125)의 하부면과 같은 높이를 가질 수 있거나 게이트 산화막(125)의 하부면보다 여전히 높은 높이를 가지게 될 수 있다.First spacers 140 are formed on both sidewalls of the gate electrode 130. During the process of forming the first spacer 140 on the sidewall of the gate electrode 130, the surfaces of the semiconductor substrate 110 on both sides of the gate electrode 130 are recessed to have the same height as the bottom surface of the gate oxide film 125. Or may still have a height higher than the bottom surface of the gate oxide film 125.

게이트 전극(130)의 양 측벽에 제 1 스페이서(140)를 형성한 후, 게이트 전극(130)의 양측의 반도체 기판(110) 표면과 게이트 산화막(125)의 하부면의 높이가 같은 경우에는 게이트 전극(130)의 양 측면의 반도체 기판(110) 내에 저농도 및 고농도 불순물 확산 영역(미도시)을 형성하는 단계를 더 포함할 수 있다.After the first spacers 140 are formed on both sidewalls of the gate electrode 130, the gates of the semiconductor substrate 110 on both sides of the gate electrode 130 and the lower surface of the gate oxide film 125 are the same. The method may further include forming low concentration and high concentration impurity diffusion regions (not shown) in the semiconductor substrate 110 at both sides of the electrode 130.

반면에 게이트 전극(130)의 양 측벽에 제 1 스페이서(140)를 형성한 후, 게이트 전극(130)의 양측의 반도체 기판(110) 표면이 게이트 산화막(125)의 하부면보다 여전히 높은 높이를 가진 경우에는 게이트 전극(130)의 양 측벽에 형성된 제 1 스페이서(140)의 외측에 추가적인 제 2 스페이서(150)가 형성될 수 있다. 앞서 설명한 고농도 불순물 확산 영역(미도시)을 형성하는 단계는 제 2 스페이서(150)가 형성된 다음에 수행될 수 있다.On the other hand, after the first spacers 140 are formed on both sidewalls of the gate electrode 130, the surfaces of the semiconductor substrate 110 on both sides of the gate electrode 130 are still higher than the bottom surface of the gate oxide layer 125. In this case, additional second spacers 150 may be formed outside the first spacers 140 formed on both sidewalls of the gate electrode 130. The forming of the high concentration impurity diffusion region (not shown) described above may be performed after the second spacer 150 is formed.

제 1 스페이서(140)의 외측벽에 추가적인 제 2 스페이서(150)를 형성하는 공정 중에 제 1 스페이서(140)의 외측의 반도체 기판(110) 표면이 리세스 되면서 게이트 산화막(125)의 하부면과 같은 높이를 가지게 될 수 있다. 제 1 스페이서(140)의 외측에 추가적인 제 2 스페이서(150)를 형성한 후, 게이트 전극(130)의 양 측면의 반도체 기판(110) 내에 고농도 불순물 확산 영역(미도시)을 형성하는 단계를 더 포함할 수 있다.During the process of forming the additional second spacer 150 on the outer sidewall of the first spacer 140, the surface of the semiconductor substrate 110 on the outside of the first spacer 140 is recessed, such as the bottom surface of the gate oxide layer 125. It can have a height. After the additional second spacers 150 are formed on the outer side of the first spacer 140, a step of forming a high concentration impurity diffusion region (not shown) in the semiconductor substrate 110 on both sides of the gate electrode 130 is further performed. It may include.

상기한 본 발명의 실시예에 따른 방법으로 반도체 소자의 게이트 전극을 다마신 구조로 형성함으로써, 종래기술에서 습식 세정 공정 또는 제 1 스페이서 및 추가적인 제 2 스페이서를 형성을 위한 건식 식각 공정에서 반도체 기판의 표면에 리세스된 부위가 발생함에 따른 영향을 방지할 수 있다. 이에 따라, 반도체 기판의 표면에 리세스된 부위가 발생함에 따른 영향을 억제하게 됨으로써, 반도체 소자가 누설 전류에 의해 열화되는 것을 최소화할 수 있는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법을 제공할 수 있다.By forming the gate electrode of the semiconductor device in the damascene structure by the method according to the embodiment of the present invention, in the prior art wet cleaning process or dry etching process for forming the first spacer and additional second spacer of the semiconductor substrate The influence of the occurrence of the recessed portion on the surface can be prevented. Accordingly, a method of manufacturing a semiconductor device having a gate electrode having a damascene structure that can minimize the deterioration of the semiconductor device due to leakage current by suppressing the influence of the recessed portion on the surface of the semiconductor substrate. Can be provided.

상술한 것과 같이, 본 발명에 따르면 반도체 기판의 표면에 리세스된 부위가 발생함에 따른 영향을 억제할 수 있는 반도체 소자를 형성하게 됨으로써, 누설 전류에 의한 열화가 최소화되어 안정적으로 동작할 수 있는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법을 제공할 수 있다.As described above, according to the present invention, by forming a semiconductor device capable of suppressing the effect of the recessed portion on the surface of the semiconductor substrate, deterioration due to leakage current can be minimized to operate stably. A method of manufacturing a semiconductor device provided with a gate electrode having a dripping structure can be provided.

Claims (10)

반도체 기판의 활성 영역 상에 패드 산화막 및 마스크막을 형성하는 단계;Forming a pad oxide film and a mask film on an active region of the semiconductor substrate; 상기 마스크막 및 상기 패드 산화막을 식각하여 개구부를 형성하는 단계;Etching the mask layer and the pad oxide layer to form an opening; 상기 개구부의 하부면을 산화시켜 산화막으로 성장시키는 단계;Oxidizing a lower surface of the opening to grow an oxide film; 상기 산화막을 제거하여 상기 개구부의 하부면을 상기 패드 산화막 아래로 리세스 시키는 단계;Removing the oxide layer to recess the bottom surface of the opening under the pad oxide layer; 상기 리세스된 부위에 게이트 산화막을 형성하는 단계;Forming a gate oxide film on the recessed portion; 상기 개구부를 채우는 게이트 전극용 도전층을 형성하는 단계;Forming a conductive layer for the gate electrode filling the opening; 상기 마스크막을 제거하여 게이트 전극을 형성하는 단계; 및Removing the mask layer to form a gate electrode; And 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계를 포함하되, 상기 게이트 산화막의 하부면은 양측의 상기 반도체 기판의 표면과 같은 높이를 가지는 것을 특징으로 하는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법.And forming spacers on both sidewalls of the gate electrode, wherein the lower surface of the gate oxide layer has the same height as the surface of the semiconductor substrate on both sides. Method of preparation. 제 1항에 있어서,The method of claim 1, 상기 스페이서는 제 1 스페이서 및 제 2 스페이서로 이루어진 이중의 스페이서로 형성되는 것을 특징으로 하는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법.The spacer is a method of manufacturing a semiconductor device having a gate electrode having a damascene structure, characterized in that formed of a double spacer consisting of a first spacer and a second spacer. 제 2항에 있어서,The method of claim 2, 상기 제 1 스페이서를 형성한 후,After forming the first spacer, 상기 게이트 전극의 양 측면의 상기 반도체 기판 내에 저농도 불순물 확산 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법.And forming a low concentration impurity diffusion region in the semiconductor substrate at both sides of the gate electrode. 제 2항에 있어서,The method of claim 2, 상기 제 1 스페이서의 외측에 추가적인 상기 제 2 스페이서를 형성한 후,After forming the additional second spacer on the outside of the first spacer, 상기 게이트 전극의 양 측면의 상기 반도체 기판 내에 고농도 불순물 확산 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법.And forming a highly doped impurity diffusion region in the semiconductor substrate on both sides of the gate electrode. 제 1항에 있어서,The method of claim 1, 상기 산화막을 성장시키는 단계는 열 산화 또는 습식 산화 방식을 사용하는 것을 특징으로 하는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법.The step of growing the oxide film is a method of manufacturing a semiconductor device having a gate electrode having a damascene structure, characterized in that the thermal oxidation or wet oxidation method. 제 5항에 있어서,The method of claim 5, 상기 열 산화 방식으로 상기 산화막을 성장시키기 전에 불소 이온 주입 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법.And a fluorine ion implantation process before the oxide film is grown by the thermal oxidation method. 제 1항에 있어서,The method of claim 1, 상기 산화막을 제거하는 단계는 습식 식각 또는 원자층 식각 방식을 사용하는 것을 특징으로 하는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법.Removing the oxide layer is a method of manufacturing a semiconductor device having a gate electrode having a damascene structure, characterized in that using a wet etching or atomic layer etching method. 제 1항에 있어서,The method of claim 1, 상기 개구부의 하부면이 리세스 되는 깊이는 75~200Å 범위인 것을 특징으로 하는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법.And a depth at which the bottom surface of the opening is recessed is in a range of 75 to 200 microseconds. 제 1항에 있어서,The method of claim 1, 상기 게이트 전극용 도전층은 폴리 실리콘, 티타늄, 질화 티타늄으로 이루어진 도전 물질 중에서 선택된 어느 하나 또는 이들의 복합층으로 형성되는 것을 특징으로 하는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법.The gate electrode conductive layer is a method of manufacturing a semiconductor device with a gate electrode having a damascene structure, characterized in that formed of any one or a composite layer selected from a conductive material consisting of polysilicon, titanium, titanium nitride. 제 1항에 있어서,The method of claim 1, 상기 게이트 전극은 상기 게이트 전극용 도전층을 화학적 기계적 연마 방식으로 형성하는 것을 특징으로 하는 다마신 구조의 게이트 전극이 구비된 반도체 소자의 제조 방법.The gate electrode is a method of manufacturing a semiconductor device having a gate electrode having a damascene structure, characterized in that for forming the conductive layer for the gate electrode by chemical mechanical polishing.
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