KR20070048953A - Method for removing gate burr of semiconductor package - Google Patents

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김태훈
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Abstract

본 발명은 반도체 패키지의 게이트 버어(gate burr) 제거 방법에 관한 것으로, 탑 게이트 몰딩(top gate molding) 방법으로 수지 봉합부가 형성되는 반도체 패키지의 경우 수지 봉합부의 상부면에 게이트 버어가 잔존할 수 있다. 이 게이트 버어가 잔존하는 반도체 패키지를 하부 패키지로 사용하여 상부 패키지를 적층할 경우 게이트 버어로 인해 상부 패키지의 솔더 조인트(solder joint) 신뢰성이 떨어진다.The present invention relates to a method of removing a gate burr of a semiconductor package. In the case of a semiconductor package in which a resin seal is formed by a top gate molding method, a gate burr may remain on an upper surface of the resin seal. . When the upper package is stacked using the semiconductor package in which the gate burr remains as a lower package, the gate burr is less reliable in the solder joint of the upper package.

본 발명은 상기한 문제점을 해소하기 위해서, 수지 봉합부의 상부면에 잔존하는 게이트 버어 크기를 체크한 후, 체크된 정보를 바탕으로 설정된 레이저빔(laser beam)을 게이트 버어에 조사(照射)하여 제거하는 반도체 패키지의 게이트 버어 제거 방법을 제공한다. 특히 게이트 버어 제거 단계는 기존의 레이저 마킹(laser marking) 공정에서 함께 진행함으로써, 게이트 버어 제거를 위한 별도의 설비를 구비할 필요가 없고, 게이트 버어 제거 단계로 인한 반도체 패키지 제조 공정 시간이 길어지는 문제를 최소화할 수 있다.In order to solve the above problem, the present invention checks the size of the gate burr remaining on the upper surface of the resin sealing unit, and then removes the laser beam set on the basis of the checked information by irradiating the gate burr. A method of removing a gate burr of a semiconductor package is provided. In particular, since the gate burr removing step is performed together in the existing laser marking process, it is not necessary to have a separate facility for removing the gate burr, and the process of manufacturing a semiconductor package due to the gate burr removing step becomes long. Can be minimized.

탑 게이트 몰딩, 게이트 버어, 솔더 조인트, 적층, 멀티 Top Gate Molding, Gate Burr, Solder Joint, Laminated, Multi

Description

반도체 패키지의 게이트 버어 제거 방법{method for removing gate burr of semiconductor package}Method for removing gate burr of semiconductor package

도 1은 종래기술에 따른 탑 게이트 몰딩 방법으로 성형된 수지 봉합부를 갖는 반도체 패키지를 보여주는 단면도이다.1 is a cross-sectional view showing a semiconductor package having a resin encapsulation molded by a top gate molding method according to the prior art.

도 2는 게이트 버어로 인한 패키지 적층 불량이 발생된 상태를 보여주는 단면도이다.2 is a cross-sectional view illustrating a state in which package stacking failures are generated due to a gate burr.

도 3은 본 발명의 실시예에 따른 반도체 패키지의 게이트 버어 제거 방법에 따른 공정도이다.3 is a flowchart illustrating a method of removing a gate burr of a semiconductor package according to an exemplary embodiment of the present invention.

도 4a 내지 도 4c는 도 3의 게이트 버어 제거 방법에 따른 각 단계를 보여주는 도면들이다.4A to 4C are diagrams illustrating each step according to the gate burr removing method of FIG. 3.

도 5는 도 3의 제거 방법에 의해 게이트 버어가 제거된 반도체 패키지를 이용한 적층 패키지를 보여주는 단면도이다.FIG. 5 is a cross-sectional view illustrating a laminated package using a semiconductor package from which a gate burr is removed by the removal method of FIG. 3.

* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing

10 : 하부 패키지 12, 22 : 배선기판10: lower package 12, 22: wiring board

13 : 솔더 볼 패드 14 : 접속 패드13: solder ball pad 14: connection pad

15, 25 : 반도체 칩 16, 26 : 본딩 와이어15, 25: semiconductor chip 16, 26: bonding wire

17 : 수지 봉합부 17a : 게이트 버어17: resin seal 17a: gate burr

18, 28 : 솔더 볼 20 : 상부 패키지18, 28: solder ball 20: upper package

29 : 스페이서 41 : 측정기29 spacer 41 measuring instrument

42 : 레이저빔 조사기 43 : 레이저빔42 laser beam irradiator 43 laser beam

본 발명은 반도체 패키지 제조 방법에 관한 것으로, 더욱 상세하게는 탑 게이트 몰딩 공정으로 형성된 게이트 버어를 수지 봉합부에서 제거하는 반도체 패키지의 게이트 버어 제거 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor package, and more particularly, to a method for removing a gate burr of a semiconductor package for removing a gate burr formed by a top gate molding process from a resin encapsulation unit.

최근 전자 휴대기기의 소형화로 인해서 반도체 패키지의 크기는 점점 소형화, 박형화 및 경량화를 추구하고 있다. 반면에 반도체 패키지에 실장되는 반도체 칩의 용량은 증대되고 있다. 하지만 반도체 칩의 용량을 증대시키기 위해서는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 요구되는 데, 이와 같은 기술은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근에 현재 개발된 반도체 칩 또는 반도체 패키지를 이용하여 고집화를 구현할 수 있는 방법 예컨대, 반도체 칩을 3차원으로 적층한 적층 칩 패키지나 반도체 패키지를 3차원으로 적층한 적층 패키지에 대한 연구가 활발히 진행되고 있다.Due to the recent miniaturization of electronic portable devices, the size of a semiconductor package is increasingly being miniaturized, thinned, and lightweight. On the other hand, the capacity of semiconductor chips mounted in semiconductor packages is increasing. However, in order to increase the capacity of a semiconductor chip, a technique for manufacturing a larger number of cells in a limited space of a semiconductor chip is required. Such a technique requires a high level of technology and a lot of development time such as requiring a fine fine line width. Shall be. Therefore, recently, a method for realizing high integration using a semiconductor chip or a semiconductor package that has been recently developed, for example, a stack chip package in which a semiconductor chip is stacked in three dimensions or a stack package in which a semiconductor package is stacked in three dimensions is actively studied. It's going on.

복수개의 반도체 칩을 3차원으로 적층하여 제조된 3차원 적층 칩 패키지는 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어 나지만, 적층된 반도체 칩들에 대한 신뢰성 확보가 되지 않을 경우 수율이 떨어지는 문제점을 안고 있다. 즉, 적층된 반도체 칩 중에서 하나라도 불량인 반도체 칩이 포함될 경우 불량 처리되며, 수리작업이 불가능하다.The three-dimensional stacked chip package manufactured by stacking a plurality of semiconductor chips in three dimensions can achieve high integration and excellent response to light and small reduction of semiconductor products, but yields when reliability of stacked semiconductor chips is not secured. I am having this falling problem. That is, if any one of the stacked semiconductor chips contains a defective semiconductor chip, the defect is processed and repair is impossible.

반면에 복수개의 단위 패키지를 3차원으로 적층하여 제조된 3차원 적층 패키지는 적층 칩 패키지에 비해서 두께가 두꺼운 문제점은 있지만, 고집적화를 이룰 수 있고, 신뢰성 검사가 완료된 단위 패키지를 사용함으로써 3차원으로 적층한 적층 패키지의 수율이 떨어지는 문제점을 극복할 수 있다.On the other hand, a three-dimensional stack package manufactured by stacking a plurality of unit packages in three dimensions has a problem that the thickness is thicker than that of a stacked chip package, but can achieve high integration and stack in three dimensions by using a unit package that has been tested for reliability. It is possible to overcome the problem that the yield of one laminated package is poor.

적층 패키지용 하부 패키지(10)로, 도 1에 도시된 바와 같은, 볼 그리드 어레이(Ball Grid Array; BGA) 타입의 반도체 패키지가 사용될 수 있다. 하부 패키지(10)는 배선기판(12)의 상부면에 반도체 칩(15)이 실장되고, 반도체 칩(15)이 실장된 영역은 몰딩 공정으로 형성된 수지 봉합부(17)에 의해 봉합된다. 배선기판(12) 하부면에 형성된 솔더 볼 패드들(13)에 각기 솔더 볼들(18)이 형성되어 있다. 그리고 수지 봉합부(17) 외측의 배선기판(12)의 상부면에 접속 패드들(14)이 형성되어 있다.As the bottom package 10 for the stack package, a ball grid array (BGA) type semiconductor package, as shown in FIG. 1, may be used. In the lower package 10, the semiconductor chip 15 is mounted on the upper surface of the wiring board 12, and a region in which the semiconductor chip 15 is mounted is sealed by a resin encapsulation unit 17 formed by a molding process. Solder balls 18 are formed on the solder ball pads 13 formed on the lower surface of the wiring board 12. Connection pads 14 are formed on the upper surface of the wiring board 12 outside the resin sealing unit 17.

이때 하부 패키지(10)에 적층되는 상부 패키지의 솔더 볼 수가 많아 수지 봉합부(17) 외측의 배선기판(12)의 상부면 전체를 접속 패드(14)의 형성 영역으로 사용할 경우, 탑 게이트 몰딩(top gate molding) 방법으로 수지 봉합부(17)를 형성한다.At this time, when the number of solder balls of the upper package stacked on the lower package 10 is large, when the entire upper surface of the wiring board 12 outside the resin encapsulation part 17 is used as the connection pad 14, the top gate molding ( The resin sealing portion 17 is formed by a top gate molding method.

그런데 탑 게이트 몰딩 방법으로 수지 봉합부(17)를 형성할 경우, 게이트 버어(17a; gate burr)가 수지 봉합부(17)의 상부면에 잔존할 수 있다.However, when the resin sealing unit 17 is formed by the top gate molding method, a gate burr 17a may remain on the upper surface of the resin sealing unit 17.

이와 같이 게이트 버어(17a)가 잔존하는 하부 패키지(10) 위에, 도 2에 도시된 바와 같이, 상부 패키지(20)를 적층할 경우 솔더 조인트 불량이 발생된다. 즉 게이트 버어(17a)는 하부 패키지의 접속 패드(14)와 상부 패키지의 솔더 볼(28a, 28b) 사이의 간격을 증가시키는 요소로 작용하기 때문에, 게이트 버어(17a)를 중심으로 상부 패키지(20)가 한쪽으로 기울어져 적층될 수 있다. 이때 상대적으로 위치가 낮은 쪽에 위치하는 상부 패키지의 솔더 볼들(28a)은 하부 패키지의 접속 패드(14)에 근접하게 위치하기 때문에, 솔더 볼들(28)끼리 붙은 불량이 발생될 수 있다. 반대로 상대적으로 위치가 높은 쪽에 위치하는 상부 패키지의 솔더 볼(28b)은 하부 패키지의 접속 패드(14)에 불안정하게 접합되거나 접합되지 않는 불량이 발생될 수 있다. 이와 같은 솔더 조인트 불량은 적층 패키지의 수율을 저하시킨다.As described above, when the upper package 20 is stacked on the lower package 10 on which the gate burrs 17a remain, a solder joint failure occurs. That is, since the gate burr 17a acts as an element to increase the gap between the connection pad 14 of the lower package and the solder balls 28a and 28b of the upper package, the upper package 20 around the gate burr 17a. ) Can be stacked inclined to one side. At this time, since the solder balls 28a of the upper package located at the relatively lower position are located close to the connection pads 14 of the lower package, defects between the solder balls 28 may occur. On the contrary, the solder ball 28b of the upper package located at the relatively high position may be unstable or unbonded to the connection pad 14 of the lower package. Such a solder joint failure lowers the yield of the laminated package.

따라서, 본 발명의 목적은 게이트 버어를 제거하여 솔더 조인트 불량이 발생되는 것을 억제할 수 있도록 하는 데 있다.Accordingly, an object of the present invention is to remove the gate burr to suppress the occurrence of solder joint defects.

상기 목적을 달성하기 위하여, 본 발명은 (a) 수지 봉합부의 상부면에 게이트 버어가 잔존하는 반도체 패키지를 준비하는 단계와; (b) 게이트 버어의 크기를 체크하는 단계와; (c) 체크된 정보를 바탕으로 게이트 버어에 레이저빔을 조사하여 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 게이트 버어 제거 방법을 제공한다.In order to achieve the above object, the present invention includes the steps of (a) preparing a semiconductor package in which the gate burr remains on the upper surface of the resin sealing portion; (b) checking the size of the gate burr; (c) irradiating and removing a laser beam on the gate burr based on the checked information, thereby providing a gate burr removing method of the semiconductor package.

본 발명에 따른 게이트 버어 제거 방법에 있어서, (c) 단계는 레이저 마킹 공정에서 함께 진행하는 것이 바람직하다. 이때 (c) 단계는 수지 봉합부에 레이저 마킹을 하기 전에 레이저 마킹용 레이저빔으로 게이트 버어를 제거한다.In the gate burr removing method according to the present invention, step (c) is preferably carried out together in a laser marking process. At this time, step (c) removes the gate burr with a laser marking laser beam before laser marking the resin sealing portion.

그리고 본 발명에 따른 게이트 버어 제거 방법에 있어서, (c) 단계는 수지 봉합부를 형성하는 몰딩 공정 후 진행되는 랏 마킹 또는 빈 마킹 중의 어느 한 레이저 마킹 공정에서 함께 진행하는 것이 바람직하다.In the gate burr removing method according to the present invention, step (c) is preferably performed together in any of the laser marking processes such as lot marking or empty marking performed after the molding process of forming the resin encapsulation.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

게이트 버어 제거 방법How to remove the gate burr

도 3은 본 발명의 실시예에 따른 반도체 패키지의 게이트 버어 제거 방법에 따른 공정도(30)이다. 그리고 도 4a 내지 도 4c는 도 3의 게이트 버어 제거 방법에 따른 각 단계를 보여주는 도면들이다. 도 3 내지 도 4c를 참조하여 본 발명에 따른 반도체 패키지의 게이트 버어 제거 방법의 한가지 실시예에 대해서 설명하겠다.3 is a process diagram 30 according to a method of removing a gate burr of a semiconductor package according to an embodiment of the present invention. 4A to 4C are diagrams illustrating each step according to the gate burr removing method of FIG. 3. An embodiment of a method of removing a gate burr of a semiconductor package according to the present invention will be described with reference to FIGS. 3 to 4C.

본 실시예는 도 4a에 도시된 바와 같이, 게이트 버어(17a)가 잔존하는 반제품 상태의 반도체 패키지를 준비하는 단계로부터 출발한다(도 3의 31).This embodiment starts from the step of preparing a semi-finished semiconductor package in which the gate burr 17a remains, as shown in Fig. 4A (31 in Fig. 3).

반제품은 배선기판(12)의 상부면에 반도체 칩(15)이 실장되고, 반도체 칩(15)과 배선기판(12)은 본딩 와이어(16)에 의해 전기적으로 연결되어 있다. 수지 봉합부(17)는 탑 게이트 몰딩 방법으로 형성되며, 수지 봉합부(17)의 상부면의 중심 부분에 게이트 버어(17a)가 형성되어 있다. 그리고 수지 봉합부(17) 외측의 배 선기판(12)의 상부면에 접속 패드(14)가 형성되어 있고, 배선기판(12)의 하부면에는 솔더 볼 패드(13)가 형성되어 있다.In the semi-finished product, the semiconductor chip 15 is mounted on the upper surface of the wiring board 12, and the semiconductor chip 15 and the wiring board 12 are electrically connected by bonding wires 16. The resin sealing portion 17 is formed by a top gate molding method, and a gate burr 17a is formed at the center of the upper surface of the resin sealing portion 17. The connection pads 14 are formed on the upper surface of the wiring board 12 outside the resin sealing portion 17, and the solder ball pads 13 are formed on the lower surface of the wiring board 12. As shown in FIG.

다음으로 게이트 버어(17a) 크기를 체크하는 단계가 진행된다(도 3의 32). 게이트 버어(17a) 크기는 측정기(41)를 이용하여 자동으로 체크할 수도 있고, 작업자가 직접 육안으로 측정할 수도 있다.Next, the step of checking the size of the gate burr 17a is performed (32 in FIG. 3). The size of the gate burr 17a may be automatically checked using the measuring device 41, or may be measured directly by the operator.

다음으로 도 4b 및 도 4c에 도시된 바와 같이, 레이저빔(43; laser beam)을 조사(照射)하여 게이트 버어(17a)를 제거하는 단계가 진행된다(도 3의 33). 즉 측정기가 체크한 정보를 바탕으로 게이트 버어(17a)에 조사할 레이저빔(43)의 강도와 조사 시간을 결정한다. 설정된 공정 조건으로 레이저빔 조사기(42)는 레이저빔(43)을 게이트 버어(17a)에 조사함으로써, 수지 봉합부(17)의 상부면에서 게이트 버어(17a)를 제거한다. 도면부호 17b는 게이트 버어가 제거된 부분을 나타낸다.Next, as shown in FIGS. 4B and 4C, a step of removing the gate burr 17a by irradiating a laser beam 43 is performed (33 in FIG. 3). That is, the intensity and irradiation time of the laser beam 43 to be irradiated to the gate burr 17a are determined based on the information checked by the measuring device. The laser beam irradiator 42 removes the gate burr 17a from the upper surface of the resin sealing portion 17 by irradiating the gate beam 17a with the laser beam 43 under the set process conditions. Reference numeral 17b denotes a portion where the gate burr has been removed.

이때 게이트 버어 제거 단계는 독립적으로 진행될 수도 있지만 기존의 레이저 마킹(laser marking) 공정에서 함께 진행하는 것이 바람직하다. 즉 게이트 버어 제거 단계를 레이저 마킹 공정에서 함께 진행함으로써, 게이트 버어 제거를 위한 별도의 설비를 구비할 필요도 없고, 게이트 버어 제거 단계로 인한 반도체 패키지 제조 공정 시간이 길어지는 문제를 최소화할 수 있기 때문이다.In this case, the gate burr removing step may be performed independently, but it is preferable to proceed together in the conventional laser marking process. In other words, by performing the gate burr removal step together in the laser marking process, it is not necessary to provide a separate facility for removing the gate burr, and it is possible to minimize the problem of lengthening the semiconductor package manufacturing process time due to the gate burr removing step. to be.

한편 레이저 마킹 기술은 일정 강도의 레이저빔을 수지 봉합부의 상부면에 조사하여 표면을 열화학적으로 태워서 육안이나 설비 인식이 가능한 글자나 형상을 구현하는 기술로서, 레이저 마킹용 레이저빔(43)으로 게이트 버어(17a)를 제거할 수 있다.On the other hand, the laser marking technology is a technology that implements letters or shapes that can be visually recognized or visually recognized by irradiating a laser beam having a predetermined intensity on the upper surface of the resin encapsulation by thermally chemically burning the surface. Burr 17a can be removed.

예컨대, 게이트 버어 제거 단계는 수지 봉합부(17)를 형성하는 몰딩 공정 후 진행되는 랏 마킹(lot making) 공정 또는 빈 마킹(bin marking) 중의 어느 한 공정에서 진행될 수 있다. 물론 게이트 버어 제거 단계는 수지 봉합부(17)에 레이저 마킹을 하기 전 단계에서 진행하는 것이 바람직하다.For example, the gate burr removing step may be performed in any of a lot making process or a bin marking process performed after a molding process of forming the resin encapsulation unit 17. Of course, the gate burr removing step is preferably carried out before the laser marking on the resin seal 17.

그리고 게이트 버어(17a)가 발생된 반제품은 개별적으로 이송하는 과정에서 게이트 버어(17a)로 인해서 이송 불량이 발생될 수 있기 때문에, 몰딩 공정 직후에 진행되는 레이저 마킹 공정에서 진행하는 것이 바람직하다.Since the semi-finished product in which the gate burr 17a is generated may cause a transfer failure due to the gate burr 17a in the process of individually transferring, it is preferable to proceed in the laser marking process immediately after the molding process.

적층 패키지Laminated package

본 발명의 실시예에 따른 게이트 버어 제거 방법에 의해 제조된 반도체 패키지를 하부 패키지(10)로 사용한 적층 패키지(50)가 도 5에 도시되어 있다. 도 5를 참조하면, 적층 패키지(50)는 하부 패키지(10)의 상부면에 상부 패키지(20)가 솔더 접합된 구조를 갖는다. 즉 하부 패키지의 접속 패드(14)에 상부 패키지의 솔더 볼(28)이 솔더 접합되어 적층된다.5 illustrates a stacked package 50 using a semiconductor package manufactured by a gate burr removing method according to an exemplary embodiment of the present invention as a lower package 10. Referring to FIG. 5, the laminated package 50 has a structure in which the upper package 20 is solder bonded to an upper surface of the lower package 10. That is, the solder balls 28 of the upper package are solder bonded to the connection pads 14 of the lower package to be laminated.

이때 하부 패키지의 수지 봉합부(17)의 상부면에 게이트 버어가 제거되어 있기 때문에, 상부 패키지(20)를 하부 패키지(10)에 안정적으로 솔더 접합시켜 솔더 조인트 신뢰성을 확보할 수 있다.In this case, since the gate burr is removed from the upper surface of the resin encapsulation unit 17 of the lower package, the upper package 20 may be stably soldered to the lower package 10 to secure solder joint reliability.

한편 상부 패키지(20)는 배선기판(22)의 상부면에 두 개의 반도체 칩(25)이 적층된 적층 칩 패키지의 일종으로, 두 개의 반도체 칩(25) 사이에는 스페이서(29)가 개재되어 있다. 반도체 칩들(25)과 배선기판(22)은 본딩 와이어(26)에 의해 전 기적으로 연결되어 있다. 그리고 배선기판(22)의 하부면에는 솔더 볼(28)이 형성되어 있다.Meanwhile, the upper package 20 is a type of stacked chip package in which two semiconductor chips 25 are stacked on an upper surface of the wiring board 22, and spacers 29 are interposed between the two semiconductor chips 25. . The semiconductor chips 25 and the wiring board 22 are electrically connected by the bonding wires 26. Solder balls 28 are formed on the lower surface of the wiring board 22.

본 실시예에서는 상부 패키지(20)로 BGA 타입의 적층 칩 패키지를 개시하였지만 이에 한정되는 것은 아니며, 다양한 종류의 반도체 패키지가 하부 패키지(10)에 적층될 수 있음은 물론이다.In the present exemplary embodiment, the BGA type stacked chip package is disclosed as the upper package 20, but is not limited thereto. Various types of semiconductor packages may be stacked on the lower package 10.

한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.On the other hand, the embodiments of the present invention disclosed in the specification and drawings are merely presented specific examples to aid understanding, and are not intended to limit the scope of the present invention. In addition to the embodiments disclosed herein, it is apparent to those skilled in the art that other modifications based on the technical idea of the present invention may be implemented.

본 발명에 따르면 수지 봉합부의 상부면에 잔존하는 게이트 버어를 레이저 마킹 공정에서 제거함으로써, 반도체 패키지 적층시 안정적인 솔더 조인트 신뢰성을 확보할 수 있다. 이로 인해 적층 패키지의 수율을 향상시킬 수 있다.According to the present invention, by removing the gate burr remaining on the upper surface of the resin encapsulation part in a laser marking process, it is possible to secure stable solder joint reliability when stacking semiconductor packages. For this reason, the yield of a laminated package can be improved.

그리고 게이트 버어 제거 공정을 기존의 레이저 마킹 공정에서 함께 진행함으로써, 게이트 버어 제거 공정의 추가에 따른 반도체 패키지의 제조 공정 시간이 길어지는 문제를 최소화할 수 있다.In addition, by performing the gate burr removing process together in the existing laser marking process, it is possible to minimize the problem that the manufacturing process time of the semiconductor package due to the addition of the gate burr removing process becomes long.

Claims (4)

(a) 수지 봉합부의 상부면에 게이트 버어가 잔존하는 반도체 패키지를 준비하는 단계와;(a) preparing a semiconductor package in which a gate burr remains on an upper surface of the resin encapsulation unit; (b) 상기 게이트 버어의 크기를 체크하는 단계와;(b) checking the size of the gate burr; (c) 상기 체크된 정보를 바탕으로 레이저빔을 상기 게이트 버어에 조사(照射)하여 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 게이트 버어 제거 방법.(c) irradiating and removing a laser beam from the gate burr based on the checked information; and removing the gate burr of the semiconductor package. 제 1항에 있어서, 상기 (c) 단계는 레이저 마킹 공정에서 함께 진행되는 것을 특징으로 하는 반도체 패키지의 게이트 버어 제거 방법.The method of claim 1, wherein step (c) is performed in a laser marking process. 제 2항에 있어서, 상기 (c) 단계는 상기 수지 봉합부에 레이저 마킹을 하기 전에 레이저 마킹용 레이저빔으로 상기 게이트 버어를 제거하는 것을 특징으로 하는 반도체 패키지의 게이트 버어 제거 방법.The method of claim 2, wherein the step (c) removes the gate burr with a laser marking laser beam before laser marking the resin sealing portion. 제 1항 내지 제 3항의 어느 한 항에 있어서, 상기 (c) 단계는 상기 수지 봉합부를 형성하는 몰딩 공정 후 진행되는 랏 마킹(lot marking) 또는 빈 마킹(bin marking) 중의 어느 한 레이저 마킹 공정에서 함께 진행하는 것을 특징으로 하는 반도체 패키지의 게이트 버어 제거 방법.The laser marking process according to any one of claims 1 to 3, wherein step (c) comprises at least one of lot marking or bin marking after the molding process of forming the resin seal. The method of removing the gate burr of the semiconductor package, characterized in that the progress.
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