KR20070048082A - Flash memory device and method for fabricating the same - Google Patents

Flash memory device and method for fabricating the same Download PDF

Info

Publication number
KR20070048082A
KR20070048082A KR1020050105103A KR20050105103A KR20070048082A KR 20070048082 A KR20070048082 A KR 20070048082A KR 1020050105103 A KR1020050105103 A KR 1020050105103A KR 20050105103 A KR20050105103 A KR 20050105103A KR 20070048082 A KR20070048082 A KR 20070048082A
Authority
KR
South Korea
Prior art keywords
floating gate
gate electrode
film
semiconductor substrate
oxide film
Prior art date
Application number
KR1020050105103A
Other languages
Korean (ko)
Inventor
엄중섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050105103A priority Critical patent/KR20070048082A/en
Publication of KR20070048082A publication Critical patent/KR20070048082A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 플래시 메모리 소자를 제공한다. 이 메모리 소자는 반도체 기판, 반도체 기판 상에 형성된 한 쌍의 터널 산화막 패턴 및 부유 게이트 전극, 부유 게이트 전극의 일부 및 반도체 기판의 일부와 중첩되게 형성된 게이트 층간 절연막 패턴 및 제어 게이트 전극 및 한 쌍의 부유 게이트 전극 사이의 반도체 기판에 형성된 공통 소오스 영역을 포함하되, 부유 게이트 전극은 상부의 양끝이 뾰족한 팁 형태를 갖는 오목렌즈 모양인 것을 특징으로 할 수 있다. 이에 따라, 반도체 기판과 제어 게이트 전극 사이의 단차를 낮춰 갭필 능력을 향상시킴으로써, 신뢰성과 동작 특성이 우수하면서 고집적화에 따른 디자인 룰 감소에 적용할 수 있는 반도체 플래시 메모리 소자를 제공할 수 있다.The present invention provides a semiconductor flash memory device. The memory element includes a semiconductor substrate, a pair of tunnel oxide film patterns and floating gate electrodes formed on the semiconductor substrate, a gate interlayer insulating film pattern and a control gate electrode and a pair of floating gate electrodes formed to overlap with a portion of the floating gate electrode and a portion of the semiconductor substrate. It includes a common source region formed in the semiconductor substrate between the gate electrode, the floating gate electrode may be characterized in that the concave lens shape having a tip shape pointed at both ends of the upper. Accordingly, by improving the gap fill capability by lowering the step between the semiconductor substrate and the control gate electrode, it is possible to provide a semiconductor flash memory device which is excellent in reliability and operation characteristics and applicable to design rule reduction due to high integration.

플래시 메모리 소자, 스플릿 게이트, 필드 산화막, 단차, 전위 Flash memory devices, split gates, field oxides, steps, potentials

Description

플래시 메모리 소자 및 그 제조 방법{Flash Memory Device And Method for Fabricating The Same}Flash memory device and method for manufacturing the same {Flash Memory Device And Method for Fabricating The Same}

도 1a 내지 도 1e는 종래기술에 따른 반도체 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들;1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor flash memory device according to the prior art;

도 2는 종래기술에 따른 반도체 플래시 메모리 소자의 문제점을 설명하기 위한 단면도;2 is a cross-sectional view illustrating a problem of a semiconductor flash memory device according to the prior art;

도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들;3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor flash memory device according to an embodiment of the present invention;

도 4는 본 발명의 실시예에 따른 반도체 플래시 메모리 소자를 설명하기 위한 단면도.4 is a cross-sectional view illustrating a semiconductor flash memory device according to an embodiment of the present invention.

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더 구체적으로 반도체 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor flash memory device and a method for manufacturing the same.

반도체 메모리 소자들은 휘발성(volatile) 메모리 소자와 불휘발성(non-volatile) 메모리 소자로 구분할 수 있다. 휘발성 메모리 소자란 전원 공급이 중단 되면 메모리 셀(cell)에 저장된 데이터(data)를 모두 상실하는 메모리 소자로 디램(DRAM) 소자 및 에스램(SRAM) 소자 등이 여기에 속한다. 이와는 달리, 불휘발성 메모리 소자는 전원 공급이 중단될지라도 메모리 셀에 저장된 데이터를 그대로 유지하는 메모리 소자로 플래시 메모리 소자 등이 여기에 속한다.Semiconductor memory devices may be classified into volatile memory devices and non-volatile memory devices. A volatile memory device is a memory device that loses all data stored in a memory cell when a power supply is interrupted, and includes a DRAM device and an SRAM device. In contrast, a nonvolatile memory device is a memory device that retains data stored in a memory cell even when a power supply is interrupted, such as a flash memory device.

플래시 메모리 소자는 전하를 저장하는 부유(floating) 게이트 전극 및 부유 게이트의 전하를 방출 또는 입력시키는 제어 게이트 전극을 포함한다. 플래시 메모리 소자는 스플릿(split) 게이트 구조를 갖는 플래시 메모리 소자 및 적층(stack) 게이트 구조를 갖는 플래시 메모리 소자로 구분할 수 있다.The flash memory device includes a floating gate electrode that stores charge and a control gate electrode that emits or inputs a charge of the floating gate. The flash memory device may be classified into a flash memory device having a split gate structure and a flash memory device having a stack gate structure.

도 1a 및 도 1e는 종래기술에 따른 스플릿 게이트 구조를 갖는 반도체 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.1A and 1E are cross-sectional views illustrating a method of manufacturing a semiconductor flash memory device having a split gate structure according to the prior art.

도 1a를 참조하면, 반도체 기판(10) 상에 터널(tunnel) 산화막(12), 부유 게이트 도전막(13) 및 마스크막(14)을 차례로 형성한다. 마스크막(14)을 패터닝(patterning)하여 부유 게이트 도전막(13)의 소정 영역을 노출하는 한 쌍의 개구부(15)를 형성한다.Referring to FIG. 1A, a tunnel oxide film 12, a floating gate conductive film 13, and a mask film 14 are sequentially formed on the semiconductor substrate 10. The mask film 14 is patterned to form a pair of openings 15 exposing a predetermined region of the floating gate conductive film 13.

도 1b를 참조하면, 개구부(15)에 의해 노출된 부유 게이트 도전막(13) 상에 필드(field) 산화막(16)을 형성한다. 필드 산화막(16)은 버즈 빅(bird's beak)에 기인하여 개구부(15)의 가장자리로 갈수록 얇아진다.Referring to FIG. 1B, a field oxide film 16 is formed on the floating gate conductive film 13 exposed by the opening 15. The field oxide film 16 becomes thinner toward the edge of the opening 15 due to bird's beak.

도 1c를 참조하면, 마스크막(14)을 부유 게이트 도전막(13)이 노출될 때까지 식각하여 제거한 후, 필드 산화막(16)을 마스크로 사용하여 부유 게이트 도전막(13) 및 터널 산화막(12)을 반도체 기판(10)이 노출될 때까지 연속적으로 식각하여 차례로 적층된 터널 산화막 패턴(12a) 및 양쪽 상부가 뾰족한 팁(tip)을 갖는 부유 게이트 전극(13a)을 형성한다. 뾰족한 팁은 플래시 메모리 소자의 소거(erase) 동작 특성을 향상시키기 위한 것이다.Referring to FIG. 1C, the mask layer 14 is etched and removed until the floating gate conductive layer 13 is exposed, and then the floating gate conductive layer 13 and the tunnel oxide layer 13 are formed using the field oxide layer 16 as a mask. 12 is continuously etched until the semiconductor substrate 10 is exposed to form a floating gate electrode 13a having a tunnel oxide pattern 12a stacked in turn and a sharp tip on both sides thereof. The sharp tip is to improve the erase operation characteristics of the flash memory device.

한 쌍의 부유 게이트 전극(13a)을 갖는 반도체 기판(10) 전면을 덮는 게이트 층간 절연막(17)을 형성한다.A gate interlayer insulating film 17 covering the entire surface of the semiconductor substrate 10 having a pair of floating gate electrodes 13a is formed.

도 1d 및 1e를 참조하면, 게이트 층간 절연막(17) 상에 제어 게이트 도전막(18)을 형성한다. 제어 게이트 도전막(18) 및 게이트 층간 절연막(17)을 패터닝하여 게이트 층간 절연막 패턴(17a) 및 제어 게이트 전극(18a)을 형성한다. 한 쌍의 제어 게이트 전극(18a)은 반도체 기판(10) 및 부유 게이트 전극(13a) 각각의 상부와 중첩되게 위치한다. 한 쌍의 부유 게이트 전극(13a) 사이의 반도체 기판(10)에 불순물 이온을 주입하여 공통 소오스 영역(19)을 형성한다.1D and 1E, the control gate conductive film 18 is formed on the gate interlayer insulating film 17. The control gate conductive film 18 and the gate interlayer insulating film 17 are patterned to form the gate interlayer insulating film pattern 17a and the control gate electrode 18a. The pair of control gate electrodes 18a are positioned to overlap the upper portions of each of the semiconductor substrate 10 and the floating gate electrode 13a. The common source region 19 is formed by implanting impurity ions into the semiconductor substrate 10 between the pair of floating gate electrodes 13a.

도 2는 종래기술에 따른 스플릿 게이트 구조를 갖는 반도체 플래시 메모리 소자의 문제점을 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a problem of a semiconductor flash memory device having a split gate structure according to the related art.

도 2를 참조하면, 도 1e의 부유 게이트 전극(13a) 및 제어 게이트 전극(18a)으로 이루어진 게이트의 양 측벽에 스페이서(spacer, 20)를 형성하기 위한 전면 식각을 할 경우, 공통 소오스 영역(19)에 손상(damage, A)이 발생할 수 있다. 이와 같은, 공통 소오스 영역(19)에 발생하는 손상(A)은 게이트와 반도체 기판(10)의 높은 단차 및 한 쌍의 부유 게이트 전극(13a)의 좁은 이격 거리에 기인하는 것이다.설명되지 않은 도면 부호 21은 추후 공정에서 형성되는 식각 저지막이다.Referring to FIG. 2, when the entire surface is etched to form the spacers 20 on both sidewalls of the gate including the floating gate electrode 13a and the control gate electrode 18a of FIG. 1E, the common source region 19 is formed. ), Damage (A) may occur. The damage A occurring in the common source region 19 is due to the high step difference between the gate and the semiconductor substrate 10 and the narrow separation distance between the pair of floating gate electrodes 13a. Reference numeral 21 is an etch stop layer that is formed in a later step.

상기한 방법으로 제조된 플래시 메모리 소자는 디자인 룰(design rule)에 의 해 소자의 크기가 점차 줄어들수록 게이트와 반도체 기판 사이의 단차와 한 쌍의 부유 게이트 전극 사이의 좁은 간격의 종횡비(aspect ratio)는 점차 커지게 된다. 이에 따라, 후속의 절연막을 채우는 공정에서 갭필(gap fill)을 하는 것이 어려워지는데, 특히 0.18μm 이하의 설계 제품에서 갭필의 어려움이 현저하다. 따라서, 높은 단차는 제품의 크기를 축소하는데 걸림돌이 된다는 문제점이 있다.Flash memory devices manufactured in the above-described method have a narrow aspect ratio between the gate and the semiconductor substrate and a narrow gap between the pair of floating gate electrodes as the size of the device gradually decreases according to a design rule. Becomes gradually larger. This makes it difficult to gap fill in the subsequent process of filling the insulating film, and the difficulty of gap fill is remarkable, especially in design products of 0.18 μm or less. Therefore, there is a problem that the high step is an obstacle in reducing the size of the product.

또한, 한 쌍의 부유 게이트 전극 사이의 좁은 간격은 공정 중에 여러 가지 가변 요소에 의해 내부 응력(stress)이 집중되면서 공통 소오스 영역에 전위(dislocation) 등과 같은 결함을 유발하여 한 쌍의 셀 사이의 특성이 왜곡되거나 플래시 메모리 소자가 동작하지 않는 등의 품질과 관련된 문제점이 있다.In addition, the narrow spacing between the pair of floating gate electrodes may cause defects such as dislocations in the common source region as the internal stress is concentrated by various variable elements during the process, and thus the characteristics between the pair of cells There is a problem related to the quality of the distortion or the flash memory device does not work.

본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자의 품질 저하를 유도하는 높은 단차를 낮출 수 있는 반도체 플래시 메모리 소자 및 그 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor flash memory device and a method of manufacturing the same, which can reduce a high step that induces deterioration of a flash memory device.

상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 플래시 메모리 소자 및 그 제조 방법을 제공한다. 이 메모리 소자는 반도체 기판, 반도체 기판 상에 형성된 한 쌍의 터널 산화막 패턴 및 부유 게이트 전극, 부유 게이트 전극의 일부 및 반도체 기판의 일부와 중첩되게 형성된 게이트 층간 절연막 패턴 및 제어 게이트 전극 및 한 쌍의 부유 게이트 전극 사이의 반도체 기판에 형성된 공통 소오스 영역을 포함하되, 부유 게이트 전극은 상부의 양끝이 뾰족한 팁 형태를 갖는 오목 렌즈 모양인 것을 특징으로 할 수 있다.In order to achieve the above technical problem, the present invention provides a semiconductor flash memory device and a method of manufacturing the same. The memory element includes a semiconductor substrate, a pair of tunnel oxide film patterns and floating gate electrodes formed on the semiconductor substrate, a gate interlayer insulating film pattern and a control gate electrode and a pair of floating gate electrodes formed to overlap with a portion of the floating gate electrode and a portion of the semiconductor substrate. It includes a common source region formed on the semiconductor substrate between the gate electrode, the floating gate electrode may be characterized in that the concave lens shape having a tip shape with both ends of the upper point.

터널 산화막은 열 산화막으로 이루어질 수 있다. 부유 게이트 전극 및 제어 게이트 전극은 도핑된 폴리 실리콘막으로 이루어질 수 있다. 게이트 층간 절연막은 열 산화막과 중온 산화막이 적층된 산화 실리콘막으로 이루어질 수 있다.The tunnel oxide film may be made of a thermal oxide film. The floating gate electrode and the control gate electrode may be made of a doped polysilicon film. The gate interlayer insulating film may be formed of a silicon oxide film in which a thermal oxide film and a medium temperature oxide film are stacked.

이 방법에 따르면, 먼저 반도체 기판 상에 터널 산화막, 부유 게이트 도전막 및 마스크막을 형성하고, 마스크막을 패터닝하여 부유 게이트 도전막의 소정 영역을 노출시키는 한 쌍의 개구부를 형성한다. 개구부에 의해 노출된 부유 게이트 도전막 상에 필드 산화막을 형성한 후, 마스크막을 제거한다. 필드 산화막을 마스크로 사용하여 부유 게이트 도전막 및 터널 산화막을 식각하여 터널 산화막 패턴 및 부유 게이트 전극을 형성한 후, 필드 산화막을 제거한다. 부유 게이트 전극이 형성된 반도체 기판 전면에 게이트 층간 절연막 및 제어 게이트 도전막을 형성한다. 제어 게이트 도전막 및 게이트 층간 절연막을 패터닝하여 부유 게이트 전극의 일부 및 반도체 기판의 일부와 중첩되게 게이트 층간 절연막 패턴 및 제어 게이트 전극을 형성한다. 한 쌍의 부유 게이트 전극 사이의 반도체 기판에 불순물 이온을 주입하여 공통 소오스 영역을 형성함으로써, 반도체 플래시 메모리 소자를 제조할 수 있다. 부유 게이트 전극은 상부의 양끝이 뾰족한 팁 형태를 갖는 오목렌즈 모양인 것을 특징으로 할 수 있다.According to this method, first, a tunnel oxide film, a floating gate conductive film, and a mask film are formed on a semiconductor substrate, and the mask film is patterned to form a pair of openings for exposing a predetermined region of the floating gate conductive film. After forming a field oxide film on the floating gate conductive film exposed by the opening, the mask film is removed. After the floating gate conductive film and the tunnel oxide film are etched using the field oxide film as a mask to form the tunnel oxide film pattern and the floating gate electrode, the field oxide film is removed. A gate interlayer insulating film and a control gate conductive film are formed over the semiconductor substrate on which the floating gate electrode is formed. The control gate conductive film and the gate interlayer insulating film are patterned to form a gate interlayer insulating film pattern and a control gate electrode so as to overlap a part of the floating gate electrode and a part of the semiconductor substrate. A semiconductor flash memory device can be manufactured by implanting impurity ions into a semiconductor substrate between a pair of floating gate electrodes to form a common source region. Floating gate electrode may be characterized in that the concave lens shape having a pointed tip shape at both ends of the upper portion.

터널 산화막 및 필드 산화막은 열 산화 방식으로 형성될 수 있다. 부유 게이트 도전막 및 제어 게이트 도전막은 도핑된 폴리 실리콘으로 형성될 수 있다. 필드 산화막은 습식 식각 방식으로 제거될 수 있다. 게이트 층간 절연막은 열 산화막과 중온 산화막이 적층되어 형성되는 산화 실리콘막일 수 있다.The tunnel oxide film and the field oxide film may be formed by thermal oxidation. The floating gate conductive film and the control gate conductive film may be formed of doped polysilicon. The field oxide layer may be removed by a wet etching method. The gate interlayer insulating film may be a silicon oxide film formed by stacking a thermal oxide film and a medium temperature oxide film.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the invention to those skilled in the art. In the drawings, the thicknesses of films and regions are exaggerated for clarity. Also, if it is mentioned that the film is on another film or substrate, it may be formed directly on the other film or substrate or a third film may be interposed therebetween.

도 3a 내지 3g는 본 발명의 실시예에 따른 스플릿 게이트 구조를 갖는 반도체 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor flash memory device having a split gate structure according to an embodiment of the present invention.

도 3a를 참조하면, 반도체 기판(110) 상에 터널 산화막(112), 부유 게이트 도전막(113) 및 마스크막(114)을 차례로 형성한다. 터널 산화막(112)는 열 산화막으로 형성할 수 있고, 부유 게이트 도전막(113)은 도핑(doping)된 폴리 실리콘막(polysilicon)으로 형성할 수 있다. 마스크막(114)은 질화 실리콘막(SiN)으로 형성할 수 있다.Referring to FIG. 3A, a tunnel oxide film 112, a floating gate conductive film 113, and a mask film 114 are sequentially formed on the semiconductor substrate 110. The tunnel oxide layer 112 may be formed of a thermal oxide layer, and the floating gate conductive layer 113 may be formed of a doped polysilicon layer. The mask film 114 may be formed of a silicon nitride film (SiN).

마스크막(114)을 패터닝하여 부유 게이트 도전막(113)의 소정 영역을 노출하는 한 쌍의 개구부(115)를 형성한다.The mask film 114 is patterned to form a pair of openings 115 exposing a predetermined region of the floating gate conductive film 113.

도 3b를 참조하면, 개구부(115)에 의해 노출된 부유 게이트 도전막(113) 상에 필드 산화막(116)을 형성한다. 필드 산화막(116)은 버즈 빅에 기인하여 개구부 (115)의 가장자리로 갈수록 얇아질 수 있다.Referring to FIG. 3B, a field oxide film 116 is formed on the floating gate conductive film 113 exposed by the opening 115. The field oxide film 116 may become thinner toward the edge of the opening 115 due to the buzz big.

도 3c를 참조하면, 마스크막(114)을 부유 게이트 도전막(113)이 노출될 때까지 식각하여 제거한 후, 필드 산화막(116)을 마스크로 사용하여 부유 게이트 도전막(113) 및 터널 산화막(112)을 반도체 기판(110)이 노출될 때까지 연속적으로 식각하여 차례로 적층된 터널 산화막 패턴(112a) 및 양쪽 상부가 뾰족한 팁을 가지는 부유 게이트 전극(113a)을 형성할 수 있다. 뾰족한 팁은 플래시 메모리 소자의 소거 동작 특성을 향상시키기 위한 것이다.Referring to FIG. 3C, the mask layer 114 is etched and removed until the floating gate conductive layer 113 is exposed, and then the floating gate conductive layer 113 and the tunnel oxide layer 113 are used using the field oxide layer 116 as a mask. 112 may be continuously etched until the semiconductor substrate 110 is exposed to form a tunnel oxide layer pattern 112a sequentially stacked and a floating gate electrode 113a having sharp tips on both sides thereof. The sharp tip is to improve the erase operation characteristics of the flash memory device.

도 3d를 참조하면, 습식 식각 방식으로 필드 산화막(116)을 제거한다. 습식 식각은 사용하는 용액은 불화 암모늄(NH4F)과 불산(HF)의 혼합 용액일 수 있다.Referring to FIG. 3D, the field oxide layer 116 is removed by a wet etching method. The solution used for wet etching may be a mixed solution of ammonium fluoride (NH 4 F) and hydrofluoric acid (HF).

도 3e 및 3f를 참조하면, 한 쌍의 부유 게이트 전극(113a)을 갖는 반도체 기판(110) 전면을 덮는 게이트 층간 절연막(117) 및 제어 게이트 도전막(118)을 차례로 형성한다. 게이트 층간 절연막(117)은 주로 산화물-질화물-산화물(ONO : Oxide-Nitride-Oxide)막으로 형성하지만, 본 발명의 실시예에서는 열 산화와 중온 산화 방식으로 적층되어 형성된 산화 실리콘막(SiO2)일 수 있다. 제어 게이트 도전막(118)은 도핑된 질화 실리콘막으로 형성할 수 있다.3E and 3F, a gate interlayer insulating film 117 and a control gate conductive film 118 covering the entire surface of the semiconductor substrate 110 having a pair of floating gate electrodes 113a are sequentially formed. The gate interlayer insulating layer 117 is mainly formed of an oxide-nitride-oxide (ONO) film, but in the exemplary embodiment of the present invention, a silicon oxide film (SiO 2 ) formed by being stacked in a thermal oxidation and a medium temperature oxidation method. Can be. The control gate conductive layer 118 may be formed of a doped silicon nitride layer.

도 3g를 참조하면, 제어 게이트 도전막(119) 상에 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 마스크로 사용하여 제어 게이트 도전막(118) 및 게이트 층간 절연막(117)을 연속적으로 패터닝하여 게이트 층간 절연막 패턴(117a) 및 제어 게이트 전극(118a)을 형성할 수 있다. 한 쌍의 제어 게이트 전극(118a)은 반도 체 기판(110) 및 부유 게이트 전극(113a) 각각의 상부와 중첩되게 위치할 수 있다. 한 쌍의 부유 게이트 전극(113a) 사이의 반도체 기판(110)에 불순물 이온을 주입하여 공통 소오스 영역(119)을 형성할 수 있다.Referring to FIG. 3G, a photoresist pattern is formed on the control gate conductive layer 119. The gate interlayer insulating layer pattern 117a and the control gate electrode 118a may be formed by successively patterning the control gate conductive layer 118 and the gate interlayer insulating layer 117 using the photoresist pattern as a mask. The pair of control gate electrodes 118a may be positioned to overlap the upper portions of each of the semiconductor substrate 110 and the floating gate electrode 113a. The common source region 119 may be formed by implanting impurity ions into the semiconductor substrate 110 between the pair of floating gate electrodes 113a.

상기한 방법으로 제조되는 플래시 메모리 소자는 습식 식각으로 필드 산화막을 제거함으로써, 종래기술에 비해 부유 게이트 전극과 제어 게이트 전극 사이의 유효면적이 증가할 수 있다. 유효면적의 증가는 부유 게이트 전극과 제어 게이트 전극 사이의 커패시터(capacitor) 용량인 커패시턴스(capacitance)가 증가함을 뜻한다. 커패시턴스가 증가하게 됨으로써, 부유 게이트 전극과 제어 게이트 전극 사이의 커플링 비(coupling ratio)가 높아진다. 이에 따라, 동일한 인가 전압에서 종래기술에 비해 프로그램(program) 및 소거 동작 특성이 향상된 플래시 메모리 소자를 얻을 수 있다. 또한, 부유 게이트 전극의 양쪽 상부에 형성된 뾰족한 팁은 종래기술과 같이 그 형태를 동일하게 유지함으로써, 소거 동작 특성이 저하되는 현상은 나타나지 않는다.In the flash memory device manufactured by the above method, the effective area between the floating gate electrode and the control gate electrode may be increased by removing the field oxide layer by wet etching, compared to the related art. An increase in the effective area means an increase in capacitance, which is a capacitor capacity between the floating gate electrode and the control gate electrode. As the capacitance is increased, the coupling ratio between the floating gate electrode and the control gate electrode is increased. Accordingly, it is possible to obtain a flash memory device having improved program and erase operation characteristics at the same applied voltage as compared with the prior art. In addition, the sharp tips formed on both upper portions of the floating gate electrode have the same shape as in the prior art, so that the phenomenon of erasing the erase operation characteristic does not appear.

도 4는 본 발명의 실시예에 따른 스플릿 게이트 구조를 갖는 반도체 플래시 메모리 소자를 설명하기 위한 단면도이다.4 is a cross-sectional view illustrating a semiconductor flash memory device having a split gate structure according to an exemplary embodiment of the present invention.

도 4를 참조하면, 도 3g의 부유 게이트 전극(113a) 및 제어 게이트 전극(118a)으로 이루어진 게이트의 양 측벽에 스페이서(120)를 형성하기 위한 전면 식각을 하더라도, 종래기술과는 달리 공통 소오스 영역(119)에 손상(도 2의 A)이 발생하지 않게 된다. 이는 필드 산화막(도 3c의 116)의 제거로 인하여 게이트와 반도체 기판(110)의 단차가 필드 산화막 두께의 1.5배 정도에 해당하는 두께만큼 낮아 졌기 때문이다. 설명되지 않은 도면 부호 121은 추후 공정에서 식각 저지막으로 질화 실리콘막으로 형성될 수 있다.Referring to FIG. 4, although the front side etching is performed to form the spacers 120 on both sidewalls of the gate including the floating gate electrode 113a and the control gate electrode 118a of FIG. 3G, the common source region is different from the prior art. Damage (A in FIG. 2) does not occur in 119. This is because the level difference between the gate and the semiconductor substrate 110 is reduced by a thickness corresponding to about 1.5 times the thickness of the field oxide film due to the removal of the field oxide film 116 of FIG. 3C. Unexplained reference numeral 121 may be formed of a silicon nitride film as an etch stop layer in a later process.

이와 같이 플래시 메모리 소자의 게이트와 반도체 기판 사이의 단차가 낮아짐으로써, 이 단차와 한 쌍의 부유 게이트 전극 사이의 좁은 간격의 종횡비가 작아질 수 있다. 따라서, 디자인 룰에 의한 소자의 크기가 줄어들더라도 게이트와 반도체 기판 사이의 단차와 한 쌍의 부유 게이트 전극 사이의 좁은 간격의 종횡비를 유지할 수 있다. 이에 따라, 후속의 절연막을 채우는 갭필 공정을 용이하게 수행할 수 있다. 또한, 단차가 줄어듦으로 인해 한 쌍의 부유 게이트 전극 사이의 좁은 간격에 공정을 수행하더라도 내부 응력이 집중되는 정도가 줄어들게 된다. 따라서, 공통 소오스 영역에 전위 등과 같은 결함을 발생하지 않게 되어 한 쌍의 셀 사이의 특성이 우수하며 플래시 메모리 소자가 안정적으로 동작되는 신뢰성을 얻을 수 있다.As the level difference between the gate of the flash memory device and the semiconductor substrate is lowered as described above, the aspect ratio of the narrow gap between the level difference and the pair of floating gate electrodes can be reduced. Therefore, even if the size of the device is reduced by the design rule, it is possible to maintain the aspect ratio of the gap between the gate and the semiconductor substrate and the narrow gap between the pair of floating gate electrodes. Accordingly, the gap fill process for filling the subsequent insulating film can be easily performed. In addition, since the step is reduced, the degree of concentration of internal stress is reduced even when the process is performed at a narrow distance between the pair of floating gate electrodes. Therefore, defects such as dislocations and the like do not occur in the common source region, so that the characteristics between the pair of cells are excellent and reliability in which the flash memory device is stably operated can be obtained.

상술한 것과 같이, 본 발명에 따르면 반도체 기판과 제어 게이트 전극 사이의 단차를 낮춰 갭필 능력을 향상시킴으로써, 신뢰성과 동작 특성이 우수함은 물론 디자인 룰에 따른 고집적화 제품에 적용할 수 있는 반도체 플래시 메모리 소자 및 그 제조 방법을 제공할 수 있다.As described above, according to the present invention, by reducing the gap between the semiconductor substrate and the control gate electrode to improve the gap fill capability, the semiconductor flash memory device can be applied to high integration products according to design rules as well as excellent reliability and operating characteristics; The manufacturing method can be provided.

Claims (9)

반도체 기판;Semiconductor substrates; 상기 반도체 기판 상에 형성된 한 쌍의 터널 산화막 패턴 및 부유 게이트 전극;A pair of tunnel oxide pattern and a floating gate electrode formed on the semiconductor substrate; 상기 부유 게이트 전극의 일부 및 상기 반도체 기판의 일부와 중첩되게 형성된 게이트 층간 절연막 패턴 및 제어 게이트 전극; 및A gate interlayer insulating layer pattern and a control gate electrode formed to overlap a portion of the floating gate electrode and a portion of the semiconductor substrate; And 상기 한 쌍의 부유 게이트 전극 사이의 상기 반도체 기판에 형성된 공통 소오스 영역을 포함하되, 상기 부유 게이트 전극은 상부의 양끝이 뾰족한 팁 형태를 갖는 오목렌즈 모양인 것을 특징으로 하는 반도체 플래시 메모리 소자.And a common source region formed in the semiconductor substrate between the pair of floating gate electrodes, wherein the floating gate electrode has a concave lens shape having a sharp tip shape at both ends thereof. 제 1항에 있어서,The method of claim 1, 상기 터널 산화막은 열 산화막으로 이루어지는 것을 특징으로 하는 반도체 플래시 메모리 소자.And the tunnel oxide film is a thermal oxide film. 제 1항에 있어서,The method of claim 1, 상기 부유 게이트 전극 및 상기 제어 게이트 전극은 도핑된 폴리 실리콘막으로 이루어지는 것을 특징으로 하는 반도체 플래시 메모리 소자.And the floating gate electrode and the control gate electrode are formed of a doped polysilicon film. 제 1항에 있어서,The method of claim 1, 상기 게이트 층간 절연막은 열 산화막과 중온 산화막이 적층된 산화 실리콘막으로 이루어지는 것을 특징으로 하는 반도체 플래시 메모리 소자.And the gate interlayer insulating film is formed of a silicon oxide film in which a thermal oxide film and a medium temperature oxide film are laminated. 반도체 기판 상에 터널 산화막, 부유 게이트 도전막 및 마스크막을 형성하는 단계;Forming a tunnel oxide film, a floating gate conductive film, and a mask film on a semiconductor substrate; 상기 마스크막을 패터닝하여 상기 부유 게이트 도전막의 소정 영역을 노출시키는 한 쌍의 개구부를 형성하는 단계;Patterning the mask film to form a pair of openings exposing a predetermined region of the floating gate conductive film; 상기 개구부에 의해 노출된 상기 부유 게이트 도전막 상에 필드 산화막을 형성하는 단계;Forming a field oxide film on the floating gate conductive film exposed by the opening; 상기 마스크막을 제거하는 단계;Removing the mask layer; 상기 필드 산화막을 마스크로 사용하여 상기 부유 게이트 도전막 및 상기 터널 산화막을 식각하여 터널 산화막 패턴 및 부유 게이트 전극을 형성하는 단계;Etching the floating gate conductive layer and the tunnel oxide layer using the field oxide layer as a mask to form a tunnel oxide layer pattern and a floating gate electrode; 상기 필드 산화막을 제거하는 단계;Removing the field oxide film; 상기 부유 게이트 전극이 형성된 상기 반도체 기판 전면에 게이트 층간 절연막 및 제어 게이트 도전막을 형성하는 단계;Forming a gate interlayer insulating film and a control gate conductive film on an entire surface of the semiconductor substrate on which the floating gate electrode is formed; 상기 제어 게이트 도전막 및 상기 게이트 층간 절연막을 패터닝하여 상기 부유 게이트 전극의 일부 및 상기 반도체 기판의 일부와 중첩되게 게이트 층간 절연막 패턴 및 제어 게이트 전극을 형성하는 단계; 및Patterning the control gate conductive layer and the gate interlayer insulating layer to form a gate interlayer insulating layer pattern and a control gate electrode to overlap a portion of the floating gate electrode and a portion of the semiconductor substrate; And 한 쌍의 상기 부유 게이트 전극 사이의 상기 반도체 기판에 불순물 이온을 주입하여 공통 소오스 영역을 형성하는 단계를 포함하되, 상기 부유 게이트 전극은 상부의 양끝이 뾰족한 팁 형태를 갖는 오목렌즈 모양인 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.And implanting impurity ions into the semiconductor substrate between the pair of floating gate electrodes to form a common source region, wherein the floating gate electrode has a concave lens shape having a pointed tip shape at both ends thereof. A method of manufacturing a semiconductor flash memory device. 제 5항에 있어서,The method of claim 5, 상기 터널 산화막 및 상기 필드 산화막은 열 산화 방식으로 형성되는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.And the tunnel oxide film and the field oxide film are formed by a thermal oxidation method. 제 5항에 있어서,The method of claim 5, 상기 부유 게이트 도전막 및 상기 제어 게이트 도전막은 도핑된 폴리 실리콘으로 형성되는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.And the floating gate conductive film and the control gate conductive film are formed of doped polysilicon. 제 5항에 있어서,The method of claim 5, 상기 필드 산화막은 습식 식각 방식으로 제거되는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.The field oxide layer may be removed by a wet etching method. 제 6항에 있어서,The method of claim 6, 상기 게이트 층간 절연막은 열 산화막과 중온 산화막이 적층되어 형성되는 산화 실리콘막인 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.And said gate interlayer insulating film is a silicon oxide film formed by laminating a thermal oxide film and a medium temperature oxide film.
KR1020050105103A 2005-11-03 2005-11-03 Flash memory device and method for fabricating the same KR20070048082A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050105103A KR20070048082A (en) 2005-11-03 2005-11-03 Flash memory device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050105103A KR20070048082A (en) 2005-11-03 2005-11-03 Flash memory device and method for fabricating the same

Publications (1)

Publication Number Publication Date
KR20070048082A true KR20070048082A (en) 2007-05-08

Family

ID=38272712

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050105103A KR20070048082A (en) 2005-11-03 2005-11-03 Flash memory device and method for fabricating the same

Country Status (1)

Country Link
KR (1) KR20070048082A (en)

Similar Documents

Publication Publication Date Title
CN107305892B (en) Method of forming tri-gate non-volatile flash memory cell pairs using two polysilicon deposition steps
US20090039444A1 (en) Semiconductor device and method of fabricating the same
KR100602081B1 (en) Non-volatile memory device having high coupling ratio and method for fabricating the same
US8546226B2 (en) SONOS non-volatile memory cell and fabricating method thereof
KR100723437B1 (en) Semiconductor flash memory device and method of fabricating the same
KR100611140B1 (en) Gate of transistor and method for the same, Non- volatile Memory device and method for the same
KR100549269B1 (en) Method for fabricating split gate flash memory device
KR100791331B1 (en) Nonvolatile memory device and method for fabricating the same
JP2003031702A (en) Nonvolatile semiconductor memory device and method for manufacturing the same
KR20020096610A (en) Non-volatile memory device having floating gate and Method of manufacturing the same
KR20020032783A (en) Method for fabricating cell of flash memory device
KR100526476B1 (en) Method for fabricating split gate flash memory device
KR20070048082A (en) Flash memory device and method for fabricating the same
US7754568B2 (en) Semiconductor device and method of fabricating the same
KR100330948B1 (en) Non-volatile semiconductor memory device and method for manufacturing same
KR100642383B1 (en) Flash memory device having improved erase efficiency and method of fabricating the same
KR100632048B1 (en) Method for fabricating float gate in a flash memory
KR100673154B1 (en) Method of forming isolation film in flash memroy device
KR100339420B1 (en) Method for fabricating semiconductor memory device
US7144774B1 (en) Method of fabricating non-volatile memory
KR20070069626A (en) Flash memory device and method for fabricating the same
JP5260989B2 (en) Manufacturing method of semiconductor device
TW202332011A (en) Non-volatile memory device
JP2000269363A (en) Semiconductor storage device and its manufacture
KR101051799B1 (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid