KR20070044635A

KR20070044635A - Internal voltage generator for generating constant internal voltage regardless of temperature

Info

Publication number: KR20070044635A
Application number: KR1020050100774A
Authority: KR
Inventors: 권태우
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-10-25
Filing date: 2005-10-25
Publication date: 2007-04-30

Abstract

본 발명은 온도에 무관하게 일정한 내부 전압을 발생하는 내부 전압 발생기에 관한 것으로, 본 발명에 따른 내부 전압 발생기는 온도의 변화에 비례하게 내부 전압을 조절함으로써, 온도의 변화에 무관하게 일정한 전압 레벨을 가지는 내부 전압을 발생할 수 있다.The present invention relates to an internal voltage generator that generates a constant internal voltage regardless of temperature, and the internal voltage generator according to the present invention adjusts the internal voltage in proportion to the change in temperature, thereby maintaining a constant voltage level regardless of the change in temperature. Branches may generate internal voltages.

디지털 코드 신호, 전압 분배 회로 Digital code signal, voltage distribution circuit

Description

Internal voltage generator for generating constant internal voltage regardless of temperature

도 1은 종래의 내부 전압 발생기의 개략적인 블록도이다.1 is a schematic block diagram of a conventional internal voltage generator.

도 2는 본 발명의 일실시예에 따른 내부 전압 발생기를 나타내는 도면이다.2 is a diagram illustrating an internal voltage generator according to an exemplary embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : 내부 전압 발생기 110 : 전압 발생기100: internal voltage generator 110: voltage generator

120 : 제어 로직 회로 130 : 전압 분배 회로120: control logic circuit 130: voltage distribution circuit

131 : 제1 저항 회로 132 : 제2 저항 회로131: first resistor circuit 132: second resistor circuit

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 내부 전압 발생기에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an internal voltage generator of a semiconductor memory device.

일반적으로, 반도체 메모리 장치는 외부에서 공급되는 비교적 높은 외부 전원전압에 기초하여 내부 전압을 발생하는 내부 전압 발생기를 포함한다. 도 1은 종래의 내부 전압 발생기의 개략적인 블록도이다. 도 1에서 참조되는 것과 같이, 내 부 전압 발생기(10)는 외부 전압(VEXT)을 수신하고, 상기 외부 전압(VEXT)에 기초하여 내부 전압(VINT)을 발생하고, 상기 내부 전압(VINT)을 내부 회로(미도시)에 공급한다. 바람직하게, 상기 내부 전압(VINT)은 설정된 전압 레벨로 일정하게 유지되어야 한다. 그 이유는, 상기 내부 전압(VINT)이 변화될 때, 상기 내부 전압(VINT)이 공급되는 상기 내부 회로가 정상적으로 동작하지 못하고, 오동작할 수 있기 때문이다. 따라서 상기 내부 전압 발생기(10)는 상기 내부 전압(VINT)을 항상 일정한 전압 레벨로 유지해야 한다. 그러나, 상기 내부 전압 발생기(10)의 동작은 온도에 큰 영향을 받는다. 따라서, 반도체 칩 내부의 온도가 변화됨에 따라 상기 내부 전압 발생기(10)로부터 출력되는 상기 내부 전압(VINT)의 레벨이 변화하는 문제점이 있다. 그 결과, 상기 내부 전압(VINT)이 공급되는 상기 내부 회로가 오동작하게 된다.In general, a semiconductor memory device includes an internal voltage generator that generates an internal voltage based on a relatively high external power supply voltage supplied from an external source. 1 is a schematic block diagram of a conventional internal voltage generator. As referenced in FIG. 1, the internal voltage generator 10 receives an external voltage VEXT, generates an internal voltage VINT based on the external voltage VEXT, and generates the internal voltage VINT. Supply to an internal circuit (not shown). Preferably, the internal voltage VINT should be kept constant at a set voltage level. This is because when the internal voltage VINT is changed, the internal circuit supplied with the internal voltage VINT may not operate normally and may malfunction. Therefore, the internal voltage generator 10 must maintain the internal voltage VINT at a constant voltage level at all times. However, the operation of the internal voltage generator 10 is greatly affected by temperature. Therefore, there is a problem that the level of the internal voltage VINT output from the internal voltage generator 10 changes as the temperature inside the semiconductor chip changes. As a result, the internal circuit to which the internal voltage VINT is supplied malfunctions.

따라서, 본 발명이 이루고자 하는 기술적 과제는 온도의 변화에 비례하게 내부 전압을 조절함으로써, 온도의 변화에 무관하게 일정한 전압 레벨을 가지는 내부 전압을 발생하는 내부 전압 발생기를 제공하는 데 있다.Accordingly, an object of the present invention is to provide an internal voltage generator that generates an internal voltage having a constant voltage level regardless of temperature change by adjusting an internal voltage in proportion to a change in temperature.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 내부 전압 발생기는, 외부 전압에 기초하여 내부 전압을 발생하고, 내부 전압을 출력 노드에 출력하는 전압 발생기; 온도 센서로부터 수신되는 디지털 코드 신호와 선택 제어 신호에 응답하여, 제어 신호들을 출력하는 제어 로직 회로; 및 제어 신호들에 응답하여 저항 값을 변경하고, 그 변경된 저항값에 의해 결정되는 저항 비율로 전원 전압을 분배하여, 그 분배된 전압을 출력 노드에 발생하여, 내부 전압의 레벨을 변화시키는 전압 분배 회로를 포함한다.In accordance with an aspect of the present invention, an internal voltage generator includes: a voltage generator configured to generate an internal voltage based on an external voltage and output an internal voltage to an output node; A control logic circuit outputting control signals in response to the digital code signal and the selection control signal received from the temperature sensor; And a voltage distribution that changes the resistance value in response to the control signals, distributes the power supply voltage at a resistance ratio determined by the changed resistance value, generates the divided voltage at the output node, and changes the level of the internal voltage. It includes a circuit.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2는 본 발명의 일실시예에 따른 내부 전압 발생기를 나타내는 도면이다. 도 2를 참고하면, 내부 전압 발생기(100)는 전압 발생기(110), 제어 로직 회로(120), 및 전압 분배 회로(130)를 포함한다. 상기 전압 발생기(110)는 외부 전압(VE)에 기초하여 내부 전압(VI1)을 발생하고, 상기 내부 전압(VI1)을 출력 노드(NOUT)에 출력한다. 상기 제어 로직 회로(120)는 온도 센서(미도시)로부터 수신되는 디지털 코드 신호(TCODE)와 선택 제어 신호(UNUSE)에 응답하여, 제어 신호들(CTL1, CTL2)을 출력한다. 상기 디지털 코드 신호(TCODE)는 비트들(T1, T2)을 포함한다. 여기에서, 상기 디지털 코드 신호(TCODE)의 비트 수는 필요에 따라 증가하거나 또는 감소할 수 있다. 바람직하게, 반도체 칩 내부의 온도가 증가할 때, 상기 디지털 코드 신호(TCODE)의 비트 값이 증가하고, 반도체 칩 내부의 온도가 감소할 때, 상기 디지털 코드 신호(TCODE)의 비트 값이 감소한다.2 is a diagram illustrating an internal voltage generator according to an exemplary embodiment of the present invention. 2, the internal voltage generator 100 includes a voltage generator 110, a control logic circuit 120, and a voltage divider circuit 130. The voltage generator 110 generates an internal voltage VI1 based on an external voltage VE and outputs the internal voltage VI1 to an output node NOUT. The control logic circuit 120 outputs control signals CTL1 and CTL2 in response to a digital code signal TCODE and a selection control signal UNUSE received from a temperature sensor (not shown). The digital code signal TCODE includes bits T1 and T2. Here, the number of bits of the digital code signal TCODE may increase or decrease as necessary. Preferably, when the temperature inside the semiconductor chip increases, the bit value of the digital code signal TCODE increases, and when the temperature inside the semiconductor chip decreases, the bit value of the digital code signal TCODE decreases. .

상기 제어 로직 회로(120)의 구성 및 구체적인 동작을 좀 더 상세히 설명하 면 다음과 같다. 상기 제어 로직 회로(120)는 NOR 게이트들(121, 122)을 포함한다. 바람직하게, 상기 제어 로직 회로(120)에 포함되는 NOR 게이트의 수는 상기 디지털 코드 신호(TCODE)의 비트 수와 동일하게 설정될 수 있다. 상기 NOR 게이트(121)는 상기 비트(T1)와 상기 선택 제어 신호(UNUSE)에 응답하여, 상기 제어 신호(CTL1)를 출력한다. 바람직하게, 상기 NOR 게이트(121)는 상기 비트(T1)가 로직 '1'이고 상기 선택 제어 신호(UNUSE)가 로직 '1'일 때, 상기 제어 신호(CTL1)를 로직 '하이'로 디세이블시킨다. 또, 상기 비트(T1)와 상기 선택 제어 신호(UNUSE) 중 어느 하나가 로직 '0'일 때, 상기 NOR 게이트(121)는 상기 제어 신호(CTL1)를 로직 '로우'로 인에이블시킨다. 상기 NOR 게이트(122)는 상기 비트(T2)와 상기 선택 제어 신호(UNUSE)에 응답하여, 제어 신호(CTL2)를 출력한다. 상기 NOR 게이트(122)는 상기 NOR 게이트(121)와 유사하게 동작하여, 상기 제어 신호(CTL2)를 로직 '로우'로 인에이블시키거나 또는 로직 '하이'로 디세이블시킨다. 결과적으로, 상기 선택 제어 신호(UNUSE)가 로직 '로우'일 때, 상기 제어 로직 회로(120)는 상기 디지털 코드 신호(TCODE)의 비트(T1 또는 T2)의 값이 증가하면(즉, 로직 '1'로 되면), 상기 제어 신호(CTL1 또는 CTL2)를 로직 로우로 인에이블시킨다. 또, 상기 선택 제어 신호(UNUSE)가 로직 '로우'일 때, 상기 디지털 코드 신호(TCODE)의 비트(T1 또는 T2)의 값이 감소하면(즉, 로직 '0'으로 되면), 상기 제어 로직 회로(120)는 상기 제어 신호(CTL1 또는 CTL2)를 로직 하이로 디세이블시킨다. The configuration and specific operation of the control logic circuit 120 will be described in more detail as follows. The control logic circuit 120 includes NOR gates 121 and 122. Preferably, the number of NOR gates included in the control logic circuit 120 may be set equal to the number of bits of the digital code signal TCODE. The NOR gate 121 outputs the control signal CTL1 in response to the bit T1 and the selection control signal UNUSE. Preferably, the NOR gate 121 disables the control signal CTL1 to logic 'high' when the bit T1 is logic '1' and the selection control signal UNUSE is logic '1'. Let's do it. In addition, when either one of the bit T1 and the selection control signal UNUSE is a logic '0', the NOR gate 121 enables the control signal CTL1 to a logic 'low'. The NOR gate 122 outputs a control signal CTL2 in response to the bit T2 and the selection control signal UNUSE. The NOR gate 122 operates similarly to the NOR gate 121 to enable the control signal CTL2 to logic 'low' or to disable logic 'high'. As a result, when the selection control signal UNUSE is logic 'low', the control logic circuit 120 may increase the value of the bit T1 or T2 of the digital code signal TCODE (ie, the logic ' 1 '), enable the control signal (CTL1 or CTL2) to a logic low. Further, when the selection control signal UNUSE is logic 'low', if the value of the bit T1 or T2 of the digital code signal TCODE decreases (ie, becomes logic '0'), the control logic Circuit 120 disables the control signal CTL1 or CTL2 to logic high.

상기 전압 분배 회로(130)는 제1 저항 회로(131)와 제2 저항 회로(132)를 포함한다. 상기 제1 저항 회로(131)는 전원 전압(VDD)과 상기 출력 노드(NOUT) 사이 에 연결되고, 제1 저항값을 가진다. 좀 더 상세하게는, 상기 제1 저항 회로(131)는 제1 PMOS 트랜지스터들(PM1∼PM9)과 제2 PMOS 트랜지스터들(PM11∼PM13)을 포함한다. 상기 제1 PMOS 트랜지스터들(PM1∼PM9)은 상기 전원 전압(VDD)과 상기 출력 노드(NOUT) 사이에 직렬로 연결된다. 바람직하게, 상기 제2 PMOS 트랜지스터들(PM11∼PM13) 각각의 저항값은 상기 제1 PMOS 트랜지스터들(PM1∼PM9) 각각의 저항값보다 더 작다. 상기 제2 PMOS 트랜지스터(PM11)의 소스 단자와 드레인 단자는 상기 제1 PMOS 트랜지스터(PM4)의 소스 단자와 드레인 단자에 각각 연결된다. 상기 제2 PMOS 트랜지스터(PM12)의 소스 단자와 드레인 단자는 상기 제1 PMOS 트랜지스터(PM6)의 소스 단자와 드레인 단자에 각각 연결된다. 상기 제2 PMOS 트랜지스터들(PM11, PM12)은 상기 제어 신호(CTL1)에 응답하여 턴 온 또는 오프된다. 바람직하게, 상기 제어 신호(CTL1)가 로직 '로우'로 인에이블될 때, 상기 제2 PMOS 트랜지스터들(PM11, PM12)이 동시에 턴 온된다. 상기 제2 PMOS 트랜지스터(PM13)의 소스 단자와 드레인 단자는 상기 제1 PMOS 트랜지스터(PM8)의 소스 단자와 드레인 단자에 각각 연결된다. 바람직하게, 상기 제어 신호(CTL2)가 로직 '로우'로 인에이블될 때, 상기 제2 PMOS 트랜지스터(PM13)가 턴 온된다. 상기 제2 PMOS 트랜지스터들(PM11∼PM13)가 모두 턴 온될 때, 상기 제1 저항 회로(131)의 상기 제1 저항값이 최소로 되고, 상기 제2 PMOS 트랜지스터들(P11∼P13)이 모두 턴 오프될 때, 상기 제1 저항 회로(131)의 상기 제1 저항값이 최대로 된다. 상기 제1 저항 회로(131)에 포함되는 상기 제1 PMOS 트랜지스터의 수와 상기 제2 PMOS 트랜지스터의 수는 필요에 따라 증가하거나 또는 감소할 수 있다.The voltage distribution circuit 130 includes a first resistor circuit 131 and a second resistor circuit 132. The first resistor circuit 131 is connected between the power supply voltage VDD and the output node NOUT and has a first resistance value. In more detail, the first resistor circuit 131 includes first PMOS transistors PM1 to PM9 and second PMOS transistors PM11 to PM13. The first PMOS transistors PM1 to PM9 are connected in series between the power supply voltage VDD and the output node NOUT. Preferably, the resistance value of each of the second PMOS transistors PM11 to PM13 is smaller than the resistance value of each of the first PMOS transistors PM1 to PM9. The source terminal and the drain terminal of the second PMOS transistor PM11 are connected to the source terminal and the drain terminal of the first PMOS transistor PM4, respectively. The source terminal and the drain terminal of the second PMOS transistor PM12 are connected to the source terminal and the drain terminal of the first PMOS transistor PM6, respectively. The second PMOS transistors PM11 and PM12 are turned on or off in response to the control signal CTL1. Preferably, when the control signal CTL1 is enabled as logic 'low', the second PMOS transistors PM11 and PM12 are simultaneously turned on. The source terminal and the drain terminal of the second PMOS transistor PM13 are connected to the source terminal and the drain terminal of the first PMOS transistor PM8, respectively. Preferably, when the control signal CTL2 is enabled as logic 'low', the second PMOS transistor PM13 is turned on. When all of the second PMOS transistors PM11 to PM13 are turned on, the first resistance value of the first resistor circuit 131 becomes minimum, and the second PMOS transistors P11 to P13 are all turned on. When turned off, the first resistance value of the first resistance circuit 131 becomes maximum. The number of the first PMOS transistors and the number of the second PMOS transistors included in the first resistor circuit 131 may increase or decrease as necessary.

상기 제2 저항 회로(132)는 NMOS 트랜지스터로서 구현될 수 있다. 이하, 상기 제2 저항 회로(132)는 NMOS 트랜지스터(132)로서 참조된다. 상기 NMOS 트랜지스터(132)의 게이트와 드레인은 상기 출력 노드(NOUT)에 함께 연결되고, 그 소스는 그라운드 전압(VSS)에 연결된다. 상기 NMOS 트랜지스터(132)는 제2 저항값을 가진다. 상기 제1 저항 회로(131)와 상기 NMOS 트랜지스터(132)의 저항 비율에 의해 상기 전원 전압(VDD)이 분배되고, 상기 출력 노드(NOUT)에서 분배된 전압(VD)이 발생한다. 이때, 상기 제1 저항 회로(131)의 상기 제1 저항값이 변경될 때, 상기 제1 저항 회로(131)와 상기 NMOS 트랜지스터(132)의 저항 비율이 변경되므로, 상기 분배된 전압(VD)이 변경된다. 이를 좀 더 상세히 설명하면, 상기 제1 저항 회로(131)의 상기 제1 저항값이 증가할 때, 상기 분배된 전압(VD)이 감소하고, 상기 제1 저항 회로(131)의 상기 제1 저항값이 감소할 때, 상기 분배된 전압(VD)이 증가한다. 이처럼, 상기 출력 노드(NOUT)에 발생하는 상기 분배된 전압(VD)의 레벨이 변화되면, 상기 내부 전압(VI1)의 레벨을 변화된다. 그 결과, 상기 출력 노드(NOUT)에서는 최종적으로 상기 전압 분배 회로(130)에 의해 레벨이 조절된 내부 전압(VI2)이 출력된다.The second resistor circuit 132 may be implemented as an NMOS transistor. Hereinafter, the second resistor circuit 132 is referred to as an NMOS transistor 132. The gate and the drain of the NMOS transistor 132 are connected together to the output node NOUT, and the source thereof is connected to the ground voltage VSS. The NMOS transistor 132 has a second resistance value. The power supply voltage VDD is divided by the resistance ratio between the first resistor circuit 131 and the NMOS transistor 132, and the voltage VD distributed at the output node NOUT is generated. In this case, when the first resistance value of the first resistance circuit 131 is changed, the resistance ratio of the first resistance circuit 131 and the NMOS transistor 132 is changed, so that the divided voltage VD is changed. Is changed. In more detail, when the first resistance value of the first resistor circuit 131 increases, the divided voltage VD decreases and the first resistor of the first resistor circuit 131 increases. As the value decreases, the divided voltage VD increases. As such, when the level of the divided voltage VD generated at the output node NOUT is changed, the level of the internal voltage VI1 is changed. As a result, the output node NOUT finally outputs the internal voltage VI2 whose level is adjusted by the voltage distribution circuit 130.

다음으로, 상기 내부 전압 발생기(100)의 동작을 상세히 설명한다. 예를 들어, 반도체 칩 내부의 온도의 범위에 따라 상기 디지털 코드 신호(TCODE)의 상기 비트들(T1, T2)의 값들이 아래의 표로 나타낸 것과 같다고 가정하자.Next, the operation of the internal voltage generator 100 will be described in detail. For example, suppose that the values of the bits T1 and T2 of the digital code signal TCODE are as shown in the following table according to the temperature range inside the semiconductor chip.

온도Temperature T1T1 T2T2 15 ℃ 이하15 ℃ or less 00 00 15 ℃∼45 ℃15 ℃ to 45 ℃ 00 1One 45 ℃∼70 ℃45 ℃ to 70 ℃ 1One 00 70 ℃ 이상Above 70 ℃ 1One 1One

예를 들어, 반도체 칩 내부의 온도가 13℃일 때, 상기 내부 전압 발생기(100)의 동작은 다음과 같다. 먼저, 상기 전압 발생기(110)가 상기 외부 전압(VE)에 기초하여, 상기 내부 전압(VI1)을 발생하고, 상기 내부 전압(VI1)을 출력 노드(NOUT)에 출력한다. 이때, 상기 전압 발생기(110)는 온도의 영향을 받아 설정된 전압보다 높은 상기 내부 전압(VI1)을 발생한다. 상기 [표 1]과 같이, 상기 디지털 코드 신호(TCODE)의 비트들(T1, T2)이 로직 '00'으로 되고, 상기 선택 제어 신호(UNUSE)는 로직 '0'으로 고정된다. 상기 제어 로직 회로(120)는 상기 선택 제어 신호(UNUSE)와 상기 비트들(T1, T2)에 응답하여, 상기 제어 신호들(CTL1, CTL2)을 모두 로직 하이로 디세이블시킨다. 그 결과, 상기 제1 저항 회로(131)의 상기 제2 PMOS 트랜지스터들(PM11∼PM13)이 모두 턴 오프된다. 그 결과, 상기 제1 저항 회로(131)의 전체 저항값은 상기 제1 PMOS 트랜지스터들(PM1∼PM9)에 의해 결정된다. 다시 말하면, 상기 제1 저항 회로(131)의 저항값이 최대로 된다. 그 결과, 상기 출력 노드(NOUT)에서 발생되는 상기 분배된 전압(VD)이 감소한다. 상기 분배된 전압(VD)이 감소하면, 상기 분배된 전압(VD)과 상기 내부 전압(VI1)에 의해 결정되는 상기 내부 전압(VI2)의 레벨이 감소한다. 따라서, 상기 전압 발생기(110)가 상기 설정된 전압보다 높은 상기 내부 전압(VI1)을 발생하더라도, 상기 전압 분배 회로(130)가 상기 분배된 전압(VD)을 감소시키므로, 상기 출력 노드(NOUT)에서 최종적으로 출력되는 상기 내부 전압(VI2)이 설정된 전압으로 유지될 수 있다. 한편, 상기 선택 제어 신호(UNUSE)가 로직 '1'로 고정되면, 상기 제어 신호들(CTL1, CTL2)은 모두 로직 로우로 고정된다. 그 결과, 상기 제1 저항 회로(131)의 제1 저항값이 최소로 유지된다. 따라서 상기 선택 제어 신호(UNUSE)가 로직 '1'로 고정되면, 상기 전압 분배 회로(130)가 온도의 변화에 비례하게 상기 내부 전압(VI2)의 레벨을 조절하는 동작을 정지하게 된다.For example, when the temperature inside the semiconductor chip is 13 ° C, the operation of the internal voltage generator 100 is as follows. First, the voltage generator 110 generates the internal voltage VI1 based on the external voltage VE, and outputs the internal voltage VI1 to the output node NOUT. In this case, the voltage generator 110 generates the internal voltage VI1 higher than the set voltage under the influence of temperature. As shown in Table 1, the bits T1 and T2 of the digital code signal TCODE become logic '00', and the selection control signal UNUSE is fixed to logic '0'. The control logic circuit 120 disables all of the control signals CTL1 and CTL2 to logic high in response to the selection control signal UNUSE and the bits T1 and T2. As a result, all of the second PMOS transistors PM11 to PM13 of the first resistor circuit 131 are turned off. As a result, the total resistance value of the first resistor circuit 131 is determined by the first PMOS transistors PM1 to PM9. In other words, the resistance value of the first resistor circuit 131 becomes maximum. As a result, the divided voltage VD generated at the output node NOUT is reduced. When the divided voltage VD decreases, the level of the internal voltage VI2 determined by the divided voltage VD and the internal voltage VI1 decreases. Therefore, even if the voltage generator 110 generates the internal voltage VI1 higher than the set voltage, the voltage divider 130 reduces the divided voltage VD, and therefore, at the output node NOUT. The internal voltage VI2 that is finally output may be maintained at a set voltage. Meanwhile, when the selection control signal UNUSE is fixed to logic '1', all of the control signals CTL1 and CTL2 are fixed to logic low. As a result, the first resistance value of the first resistance circuit 131 is kept to a minimum. Therefore, when the selection control signal UNUSE is fixed to logic '1', the voltage distribution circuit 130 stops controlling the level of the internal voltage VI2 in proportion to the change in temperature.

다음으로, 반도체 칩 내부의 온도가 75℃일 때, 상기 내부 전압 발생기(100)의 동작은 다음과 같다. 상기 전압 발생기(110)가 상기 외부 전압(VE)에 기초하여, 상기 내부 전압(VI1)을 발생하고, 상기 내부 전압(VI1)을 출력 노드(NOUT)에 출력한다. 이때, 상기 전압 발생기(110)는 온도의 영향을 받아 상기 설정된 전압보다 낮은 상기 내부 전압(VI1)을 발생한다. 상기 [표 1]과 같이, 상기 디지털 코드 신호(TCODE)의 비트들(T1, T2)을 로직 '11'로 된다. 한편, 상기 선택 제어 신호(UNUSE)는 로직 '0'으로 고정된다. 상기 제어 로직 회로(120)은 상기 선택 제어 신호(UNUSE)와 상기 비트들(T1, T2)에 응답하여, 상기 제어 신호들(CTL1, CTL2)을 모두 로직 로우로 인에이블시킨다. 그 결과, 상기 제1 저항 회로(131)의 상기 제2 PMOS 트랜지스터들(PM11∼PM13)이 모두 턴 온된다. 그 결과, 상기 제1 저항 회로(131)의 전체 저항값은 상기 제1 PMOS 트랜지스터들(PM1∼PM3, PM5, PM7, PM9)에 의해 결정된다. 다시 말하면, 상기 제1 저항 회로(131)의 저항값이 최소로 된다. 그 결과, 상기 출력 노드(NOUT)에서 발생되는 상기 분배된 전압(VD)이 증가한다. 상기 분배된 전압(VD)이 증가하면, 상기 분배된 전압(VD)과 상기 내부 전압(VI1)에 의해 결정되는 상기 내부 전압(VI2)의 레벨이 증가한다. 따라서, 상기 전압 발생기(110)가 상기 설정된 전압보다 낮은 상기 내부 전압(VI1)을 발생하더라도, 상기 전압 분배 회로(130)가 상기 분배된 전압(VD)을 증가시키므로, 상기 출력 노드(NOUT)에서 최종적으로 출력되는 상기 내부 전압(VI2)이 설정된 전압으로 유지될 수 있다.Next, when the temperature inside the semiconductor chip is 75 ° C., the operation of the internal voltage generator 100 is as follows. The voltage generator 110 generates the internal voltage VI1 based on the external voltage VE, and outputs the internal voltage VI1 to the output node NOUT. In this case, the voltage generator 110 generates the internal voltage VI1 lower than the set voltage under the influence of temperature. As shown in Table 1, the bits T1 and T2 of the digital code signal TCODE are logic '11'. On the other hand, the selection control signal (UNUSE) is fixed to a logic '0'. The control logic circuit 120 enables all of the control signals CTL1 and CTL2 to logic low in response to the selection control signal UNUSE and the bits T1 and T2. As a result, all of the second PMOS transistors PM11 to PM13 of the first resistor circuit 131 are turned on. As a result, the total resistance value of the first resistor circuit 131 is determined by the first PMOS transistors PM1 to PM3, PM5, PM7, and PM9. In other words, the resistance value of the first resistor circuit 131 is minimized. As a result, the divided voltage VD generated at the output node NOUT increases. When the divided voltage VD increases, the level of the internal voltage VI2 determined by the divided voltage VD and the internal voltage VI1 increases. Therefore, even if the voltage generator 110 generates the internal voltage VI1 lower than the set voltage, the voltage divider 130 increases the divided voltage VD, and therefore, at the output node NOUT. The internal voltage VI2 that is finally output may be maintained at a set voltage.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 내부 전압 발생기는 온도의 변화에 비례하게 내부 전압을 조절함으로써, 온도의 변화에 무관하게 일정한 전압 레벨을 가지는 내부 전압을 발생할 수 있다.As described above, the internal voltage generator according to the present invention may generate an internal voltage having a constant voltage level regardless of the temperature change by adjusting the internal voltage in proportion to the change in temperature.

Claims

A voltage generator generating an internal voltage based on an external voltage and outputting the internal voltage to an output node;

A control logic circuit outputting control signals in response to the digital code signal and the selection control signal received from the temperature sensor; And

Changing a resistance value in response to the control signals, and distributing a power supply voltage at a resistance ratio determined by the changed resistance value, generating the divided voltage at the output node to change the level of the internal voltage. An internal voltage generator comprising a voltage divider circuit.

The method of claim 1,

The digital code signal comprises a plurality of bits,

And the control logic circuit comprises a plurality of NOR gates respectively outputting the control signals in response to each of the plurality of bits and the selection control signal, respectively.

The method of claim 1,

The voltage distribution circuit,

A first resistor circuit coupled between the power supply voltage and the output node and having a first resistance value; And

A second resistor circuit coupled between the output node and a ground voltage, the second resistor circuit having a second resistor value;

The first resistor circuit changes the first resistor value in response to the control signals, and the power supply voltage is divided by a resistance ratio of the first and second resistor circuits, thereby distributing the divided voltage at the output node. This occurs with an internal voltage generator.

The method of claim 3, wherein the first resistor circuit,

A plurality of first MOS transistors connected in series between the power supply voltage and the output node; And

A plurality of second MOS transistors whose source and drain terminals are respectively connected to source and drain terminals of some of the plurality of first MOS transistors, each of which is turned on or off in response to the control signals,

And an resistance value of each of the plurality of second MOS transistors is smaller than a resistance value of each of the plurality of first MOS transistors.

The method of claim 4, wherein

When the plurality of second MOS transistors are all turned on, the resistance value of the first resistor circuit is smaller than the resistance value of the first resistor circuit when the plurality of second MOS transistors are all turned off. .

The method of claim 5,

The digital code signal comprises a plurality of bits,

When the temperature increases, the bit value of the digital code signal increases, and when the temperature decreases, the bit value of the digital code signal decreases,

The control logic circuit increases the number of control signals enabled to logic low of the control signals when the bit value of the digital code signal increases, and the control signals when the bit value of the digital code signal decreases. An internal voltage generator that increases the number of control signals that are disabled to either logic high.

The method of claim 6,

The plurality of second MOS transistors respectively receive the control signals, and each of the plurality of second MOS transistors is turned on when the corresponding control signal is enabled to logic low, and the corresponding control signal is Turn off when disabled to logic high,

The divided voltage generated at the output node is increased when the number of the second MOS transistors turned on among the plurality of second MOS transistors increases, and is turned off among the plurality of second MOS transistors. 2 Internal voltage generator that decreases as the number of MOS transistors increases.