KR20070044519A - Circuit for detecting voltage difference - Google Patents

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KR20070044519A
KR20070044519A KR1020050100497A KR20050100497A KR20070044519A KR 20070044519 A KR20070044519 A KR 20070044519A KR 1020050100497 A KR1020050100497 A KR 1020050100497A KR 20050100497 A KR20050100497 A KR 20050100497A KR 20070044519 A KR20070044519 A KR 20070044519A
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노정진
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한국전자통신연구원
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    • G01R19/10—Measuring sum, difference or ratio

Abstract

기존의 램프파형 신호 발생기의 전류분석을 통하여 저항과 증폭기를 사용함 없이 출력전압과 입력전압의 전압차를 검출할 수 있는 전압차 검출 회로. A voltage difference detection circuit that can detect a voltage difference between an output voltage and an input voltage without using a resistor and an amplifier through current analysis of a conventional ramp waveform signal generator.

본 발명의 일 실시예에 따른 전압차 검출회로는 제1 전압레벨과 제2 전압레벨의 차를 검출하기 위한 것으로서, 상기 제1 전압레벨이 인가되는 제1 노드; 상기 제1 노드에 결합되는 제1 미러회로; 상기 제1 미러회로의 입력전류와 출력전류가 유입되는 제2 노드; 상기 제1 노드 및 상기 제1 미러회로에 결합되는 제2 미러회로; 상기 제2 미러회로의 출력전류가 유입되는 제3 노드; 및 상기 제2 노드를 통해 상기 제1 미러회로에 연결되고 상기 제2 미러회로의 출력단으로 출력되는 전류값이 상기 제1 전압레벨과 상기 제2 전압레벨의 차 형태로 출력되도록 상기 전압차 검출회로에 포함된 반도체 소자값을 조절하는 조절부; 를 포함한다.A voltage difference detection circuit according to an embodiment of the present invention is for detecting a difference between a first voltage level and a second voltage level, and includes: a first node to which the first voltage level is applied; A first mirror circuit coupled to the first node; A second node into which the input current and the output current of the first mirror circuit are introduced; A second mirror circuit coupled to the first node and the first mirror circuit; A third node into which the output current of the second mirror circuit is introduced; And the voltage difference detection circuit connected to the first mirror circuit through the second node and outputting a current value output to an output terminal of the second mirror circuit in the form of a difference between the first voltage level and the second voltage level. Adjusting unit for adjusting the semiconductor element value included in; It includes.

컨버터, 신호 발생기, 전압차 검출 Converter, Signal Generator, Voltage Difference Detection

Description

전압차 검출회로{Circuit for Detecting Voltage Difference}Circuit for Detecting Voltage Difference

도 1은 램프파형 신호 발생기가 포함된 전류제어(Current Programmed Control) 방식의 DC-DC 컨버터의 회로를 보여주는 도면,1 is a diagram illustrating a circuit of a current-controlled DC-DC converter including a ramp waveform signal generator;

도 2는 램프파형 신호 발생기에 의해 생성된 램프파형의 신호를 보여주는 도면,2 is a view showing a signal of a ramp waveform generated by a ramp waveform signal generator;

도 3은 램프파형 신호 발생기에 의해 램프 파형신호가 생성될 때 스위치 M1이 온/오프 되는 것을 그래프로 보여주는 도면,3 is a graph showing that the switch M1 is turned on / off when the ramp waveform signal is generated by the ramp waveform signal generator;

도 4는 종래의 램프파형 신호 발생기의 회로를 보여주는 도면,4 is a view showing a circuit of a conventional ramp waveform signal generator,

도 5는 본 발명의 일 실시예에 따른 램프파형 신호발생기를 보여주는 도면,5 is a view showing a ramp waveform signal generator according to an embodiment of the present invention;

도 6은 종래의 전압차 검출부를 사용한 램프파형 신호 발생기의 출력파형을 확대한 그래프를 보여주는 도면,6 is a graph showing an enlarged graph of an output waveform of a ramp waveform signal generator using a conventional voltage difference detector;

도 7은 본 발명의 일 실시예에 따른 전압차 검출부를 사용한 램프파형 신호 발생기의 출력파형을 확대한 그래프를 보여주는 도면이다.7 is a diagram illustrating an enlarged graph of an output waveform of a ramp waveform signal generator using a voltage difference detector according to an exemplary embodiment of the present invention.

본 발명에 따른 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.In the drawings according to the present invention, the same reference numerals are used for components having substantially the same configuration and function.

*도면의 주요부분에 대한 부호의 설명** Explanation of symbols for main parts of drawings *

10, 100 : 전압차 검출부 110 : 조절부10, 100: voltage difference detection unit 110: control unit

120 : 제1 미러회로 130 : 제2 미러회로120: first mirror circuit 130: second mirror circuit

20, 200 : 신호 발생부20, 200: signal generator

본 발명은 DC-DC 컨버터에 관한 것으로서, 보다 구체적으로 DC-DC 컨버터에 사용되는 램프파형 신호 발생기의 전압차 검출회로에 관한 것이다.The present invention relates to a DC-DC converter, and more particularly, to a voltage difference detection circuit of a ramp waveform signal generator used in a DC-DC converter.

일반적으로 DC-DC컨버터는 입력전압레벨을 소정의 전압레벨로 승압 또는 감압하기 위한 것이다. 이러한 DC-DC컨버터에는 컨버터를 제어하기 위하여 컨트롤러가 사용되는데 일반적으로 입력전류를 컨트롤하는 방식인 "전류제어 컨트롤러(Current Programmed Controller)"가 널리 사용되고 있다. 그러나 이러한 전류제어(Current Programmed Control) 방식의 DC-DC 컨버터는 PWM(Pulse- Width Modulation) 듀티(duty)가 50%를 넘을 경우 안정성에 문제가 발생하므로 일반적으로 전류제어 방식의 DC-DC 컨버터에는 램프파형 신호 발생기가 사용된다.In general, the DC-DC converter is for boosting or reducing the input voltage level to a predetermined voltage level. In the DC-DC converter, a controller is used to control the converter. In general, a "Current Programmed Controller", which controls an input current, is widely used. However, the current-controlled DC-DC converter has a stability problem when the PWM (Pulse-Width Modulation) duty exceeds 50%. Ramp waveform signal generator is used.

도 1에 램프파형 신호 발생기가 포함된 전류제어(Current Programmed Control) 방식의 DC-DC 컨버터의 회로가 도시되어 있으며 도 2에는 램프파형 신호 발생기에 의해 생성된 램프파형의 신호가 도시되어 있다. 도 1을 참조하여 전류제어 방식의 DC-DC 컨버터의 동작원리를 설명하면, 먼저 래치회로(SR-Latch, 2)가 세트(set)는 일정한 주기를 갖는 클럭신호에 의해 결정되고, 리세트(Reset)는 피드백 시스템과 비교기에 의해서 결정된다. 이때, Vout(t)는 2개의 저항 R11, R12에 의해 분배되어지고, 분배되어서 피드백된 Vfb와 기준전압(Reference Voltage)인 Vref가 에러앰프(Error Amp, 8)에 의해 비교되게 되는데, 피드백 된 신호가 Vref보다 작은 경우 에러앰프의 출력전압이 상승하게 된다. 이 결과 비교기(6)의 출력이 하이(High) 상태가 되는 타이밍이 지연되게 되어 래치회로(SR-Latch, 2)가 리세트(Reset)되는 시간도 지연되게 되며, 따라서 스위치 M1을 온/오프하는 PWM 펄스의 듀티가 증가하며, 출력전압인 Vout(t)이 상승하게 된다.1 shows a circuit of a current-controlled DC-DC converter including a ramp waveform signal generator, and FIG. 2 shows a ramp waveform signal generated by the ramp waveform signal generator. Referring to FIG. 1, the operation principle of the DC-DC converter of the current control method will be described. First, the latch circuit SR-Latch 2 is determined by a clock signal having a predetermined period, and the reset ( Reset) is determined by the feedback system and the comparator. At this time, Vout (t) is distributed by two resistors R11 and R12, and the distributed Vfb and the reference voltage Vref are compared by an error amplifier 8 (Error Amp, 8). If the signal is smaller than Vref, the output voltage of the error amplifier is increased. As a result, the timing at which the output of the comparator 6 becomes high is delayed, which also delays the time when the latch circuit SR-Latch 2 is reset, thus turning on / off the switch M1. The duty of the PWM pulse increases, and the output voltage Vout (t) increases.

도 3은 램프파형 신호 발생기에 의해 램프 파형신호가 생성될 때 스위치 M1이 온/오프 되는 그래프를 보여주는데 도시된 바와 같이 인덕터에 흐르는 전류인 iL(t)가 제어신호인ic와 램프파형 신호인ia(t)의 차와 동일한 경우, 즉 iL(t)=ic-ia(t)인 경우에 M1이 오프된다. 여기서, iL(t)는 PWM 펄스가 하이(High) 상태일 때는 m1의 기울기로 증가하고, PWM펄스가 로우(Low) 상태일 때는 m2의 기울기로 감소하게 되고, 이때 스위치M1이 오프되기 때문에 iL(t)가 다이오드를 통해 컨버터의 출력단의 커패시터에 공급되게 된다.3 shows a graph in which the switch M1 is turned on / off when the ramp waveform signal is generated by the ramp waveform signal generator. As shown in FIG. 3, i L (t), which is a current flowing through the inductor, is a control signal i c and a ramp waveform signal. M1 is turned off if it is equal to the difference of i a (t), i.e., i L (t) = i c -i a (t). Here, i L (t) increases with the slope of m1 when the PWM pulse is high, and decreases with the slope of m2 when the PWM pulse is Low, and the switch M1 is turned off. i L (t) is fed through the diode to the capacitor at the output of the converter.

도 1에 도시된 컨버터가 부스터 컨버터라고 가정하는 경우 m1 및 m2는 수학식1에 의해 산출된다.Assuming that the converter shown in FIG. 1 is a booster converter, m1 and m2 are calculated by equation (1).

Figure 112005060413294-PAT00001
Figure 112005060413294-PAT00002
,
Figure 112005060413294-PAT00001
Figure 112005060413294-PAT00002
,

상술한 수학식1을 참조할때 스위치 M1을 오프시키게 되는 m2의 값은 출력전압과 입력전압의 차의 형태로 나타나게 됨을 알 수 있다. 따라서, 기존의 DC-DC 부스터 컨버터에서는 출력전압과 입력전압의 차를 검출하기 위해서 복수개의 저항과 증폭기로 구성된 회로를 이용하였다.Referring to Equation 1, it can be seen that the value of m2 for turning off the switch M1 is represented as a difference between the output voltage and the input voltage. Therefore, the conventional DC-DC booster converter uses a circuit composed of a plurality of resistors and amplifiers to detect the difference between the output voltage and the input voltage.

그러나 종래와 같이 복수개의 저항과 증폭기를 사용하는 경우, 회로의 사이즈가 커지게 되어 시스템 온 칩(System On Chip)의 구현이 어렵다는 문제가 있었다. 특히 최근들어 모든 시스템이 온칩화 되는 추세임을 감안할때 이러한 문제점은 더욱 심각하다 할 수 있다.However, in the case of using a plurality of resistors and amplifiers as in the related art, there is a problem that it is difficult to implement a system on chip due to the size of the circuit. This problem is particularly serious given the recent trend toward on-chip all systems.

상술한 문제점을 해결하기 위하여 본 발명은 기존의 램프파형 신호 발생기의 전류분석을 통하여 저항과 증폭기를 사용함 없이 출력전압과 입력전압의 전압차를 검출할 수 있는 전압차 검출 회로를 제공하는 것을 그 기술적 과제로 한다. In order to solve the above problems, the present invention provides a voltage difference detecting circuit capable of detecting a voltage difference between an output voltage and an input voltage without using a resistor and an amplifier through current analysis of a conventional ramp waveform signal generator. It is a task.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 전압차 검출회로는 제1 전압레벨과 제2 전압레벨의 차를 검출하기 위한 것으로서, 상기 제1 전압레벨이 인가되는 제1 노드; 상기 제1 노드에 결합되는 제1 반도체 타입의 제1 미러회로; 상기 제1 미러회로의 입력전류와 출력전류가 유입되는 제2 노드; 상기 제1 노드 및 상기 제1 미러회로에 결합되는 제2 반도체 타입의 제2 미러회로; 상기 제2 미러회로의 출력전류가 유입되는 제3 노드; 및 상기 제1 및 제2 노드를 통해 상기 제1 미러회로에 연결되고 상기 제2 미러회로의 출력단으로 출력되는 전류값이 상기 제1 전압레벨과 상기 제2 전압레벨의 차 형태로 출력되도록 상기 전압차 검출회로에 포함된 반도체 소자값을 조절하는 조절부;를 포함하고, 상기 제2 전압레벨은 상기 조절부의 입력전압인 것을 특징으로 한다.According to an aspect of the present invention, there is provided a voltage difference detection circuit for detecting a difference between a first voltage level and a second voltage level, the first node to which the first voltage level is applied; A first mirror circuit of a first semiconductor type coupled to the first node; A second node into which the input current and the output current of the first mirror circuit are introduced; A second mirror circuit of a second semiconductor type coupled to the first node and the first mirror circuit; A third node into which the output current of the second mirror circuit is introduced; And the current value connected to the first mirror circuit through the first and second nodes and output to the output terminal of the second mirror circuit in the form of a difference between the first voltage level and the second voltage level. And a controller for adjusting a semiconductor element value included in the difference detection circuit, wherein the second voltage level is an input voltage of the controller.

일 실시예에 있어서 상기 제1 미러회로는 공통 게이트 전극을 갖는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 드레인 전극은 상기 제1 노드와 저항을 통해 연결됨과 동시에 상기 공통 게이트 전극에 연결되어 상기 제1 미러회로의 입력을 형성하며, 제2 트랜지스터의 드레인 전극은 상기 제1 미러회로의 출력을 형성하고, 상기 제1 및 제2 트랜지스트의 소스 전극들은 상기 제2 노드에 연결된다.In an embodiment, the first mirror circuit includes a first transistor and a second transistor having a common gate electrode, and the drain electrode of the first transistor is connected to the first node through a resistor and at the same time, the common gate electrode. Is connected to form an input of the first mirror circuit, a drain electrode of a second transistor forms an output of the first mirror circuit, and source electrodes of the first and second transistors are connected to the second node. do.

또한, 상기 제2 미러회로는 공통 게이트 전극을 갖는 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 제3 트랜지스터의 드레인 전극은 상기 공통 게이트 전극 및 상기 제2 트랜지스터의 드레인 전극에 연결되어 상기 제2 미러회로의 입력을 형성하며, 상기 제4 트랜지스터의 드레인 전극은 상기 제3 노드에 연결되어 상기 제2 미러회로의 출력을 형성하고, 상기 제3 및 제4 트랜지스터의 소스 전극들은 상기 제1 노드에 연결된다.The second mirror circuit may include a third transistor and a fourth transistor having a common gate electrode, and the drain electrode of the third transistor is connected to the common gate electrode and the drain electrode of the second transistor to form the second transistor. A drain electrode of the fourth transistor is connected to the third node to form an output of the second mirror circuit, and source electrodes of the third and fourth transistors are connected to the first node. Connected.

한편, 상기 조절부는 캐스코드 연결된 제5 트랜지스터 및 제6 트랜지스터를 포함하고, 제5 트랜지스터의 드레인 전극에는 상기 제1 전압레벨이 인가되고 게이트 전극에는 상기 제2 전압레벨이 인가되며 소스전극은 상기 제6 트랜지스터에 연결되며, 제6 트랜지스터의 드레인 전극은 상기 제2 노드 및 상기 제5 트랜지스터의 소스 전극과 연결되고 게이트 전극에는 제3 전압레벨이 인가되며 소스 전극은 접지 된다.On the other hand, the control unit includes a cascode-connected fifth and sixth transistors, wherein the first voltage level is applied to the drain electrode of the fifth transistor, the second voltage level is applied to the gate electrode, and the source electrode is the second electrode. A sixth transistor, a drain electrode of the sixth transistor is connected to the source electrode of the second node and the fifth transistor, a third voltage level is applied to the gate electrode, and the source electrode is grounded.

바람직한 실시예에 있어서, 상기 조절부는 상기 제1, 제2, 및 제6 트랜지스터의 소자값의 조절을 통해 상기 제1 미러회로의 공통 게이트 전극과 접지 사이에 인가되는 전압레벨과 상기 제1 전압레벨을 일치시킴으로서 상기 제2 미러회로의 출력전류가 상기 제1 전압레벨과 상기 제2 전압레벨의 차 형태로 출력되게 하며, 여기서 상기 제1, 제2, 및 제6 트랜지스터의 소자값은 제3 전압레벨의 조절에 의해 조절된다.In a preferred embodiment, the control unit is a voltage level applied between the common gate electrode of the first mirror circuit and the ground by adjusting the device value of the first, second, and sixth transistor and the first voltage level By matching the output current of the second mirror circuit in the form of the difference between the first voltage level and the second voltage level, wherein the element values of the first, second, and sixth transistors are the third voltage. It is adjusted by adjusting the level.

일 실시예에 있어서, 상기 제1 반도체 타입은 N채널 모스 트랜지스터로 구성되고, 상기 제2 반도체 타입은 P채널 모스 트랜지스터로 구성된다.In one embodiment, the first semiconductor type is composed of N-channel MOS transistors, and the second semiconductor type is composed of P-channel MOS transistors.

다른 실시예에 있어서, 상기 전압차 검출회로는 상기 제3 노드를 통해 출력되는 출력전류를 별도의 적분기의 입력단으로 입력시킴으로써 상기 적분기가 램프파형의 신호를 생성하도록 한다.In another embodiment, the voltage difference detection circuit inputs an output current output through the third node to an input terminal of a separate integrator so that the integrator generates a ramp waveform signal.

이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 종래의 램프파형 신호 발생기의 회로를 보여주는 도면이다. 도시된 바와 같이 종래의 램프파형 신호 발생기는 램프파형의 신호를 발생시키는 신호 발생부(20)와 출력전압Vout(t)과 입력전압Vg(t)의 차를 산출하여 상기 신호 발생부로 입력하는 전압차 검출부(10)로 구성된다.4 is a diagram illustrating a circuit of a conventional ramp waveform signal generator. As shown, the conventional ramp waveform signal generator calculates a difference between the signal generator 20 which generates the ramp waveform signal, the output voltage Vout (t) and the input voltage Vg (t), and inputs the voltage to the signal generator. The difference detection unit 10 is configured.

신호 발생부(20)는 적분기로 구현되는 증폭기(AMP2)와 도 1에 도시된 래치회로(2)에서 발생하는 출력신호에 동기화되어 적분기를 리세트(Reset)시키는 스위치(S11) 및 커패시터(C11)로 구성된다. 신호발생부(20)는 상기 전압차 검출부(10)로 부터 입력되는 {Vout(t)-Vg(t)}의 값을 적분함으로써 램프파형을 발생기킨다.The signal generator 20 includes a switch S11 and a capacitor C11 for resetting the integrator in synchronization with an amplifier AMP2 implemented as an integrator and an output signal generated by the latch circuit 2 shown in FIG. 1. It consists of The signal generator 20 generates a ramp waveform by integrating the values of {Vout (t) -Vg (t)} input from the voltage difference detector 10.

전압차 검출부(10)는 도시된 바와 같이 4개의 저항들(R1, R2, R3, R4)과 1개의 증폭기(AMP1)로 구성된다. 도시된 전압차 검출(10)부의 동작원리를 R4/R2와 R3/R1이 동일하다는 가정아래 중첩의 원리(Seperposition)를 이용하여 설명하면 다음과 같다.As illustrated, the voltage difference detector 10 includes four resistors R1, R2, R3, and R4 and one amplifier AMP1. The operation principle of the illustrated voltage difference detection unit 10 will be described using the superposition under the assumption that R4 / R2 and R3 / R1 are the same.

먼저, Vout(t)을 접지로 연결한 상태에서 Vo와의 관계를 수식화하면 다음과 같다. First, when Vout (t) is connected to ground, the relationship with Vo is formulated as follows.

Figure 112005060413294-PAT00003
Figure 112005060413294-PAT00003

다음으로 Vg(t)을 접지로 연결한 상태에서 Vo와의 관계를 수식화하면 다음과 같다.Next, when Vg (t) is connected to ground, the relationship with Vo is formulated as follows.

Figure 112005060413294-PAT00004
Figure 112005060413294-PAT00004

따라서, 중첩의 원리에 의해 Vo는 다음과 같이 나타낼 수 있다.Therefore, Vo can be expressed as follows by the principle of superposition.

Figure 112005060413294-PAT00005
Figure 112005060413294-PAT00005

즉, 상술한 바와 같이 종래의 램프파형 신호 발생기에서는 복수개의 저항과 증폭기를 이용하여 출력전압과 입력전압의 전압차를 검출함을 알 수 있다.That is, as described above, it can be seen that the conventional ramp waveform signal generator detects the voltage difference between the output voltage and the input voltage using a plurality of resistors and amplifiers.

도 5는 본 발명의 일 실시예에 따른 램프파형 신호발생기를 도시한 것으로서, 도시된 바와 같이 본 실시예에 따른 램프파형 신호 발생기는 신호 발생부(200)와 전압차 검출부(100)를 포함한다. 신호 발생부(200)는 도 1에 도시된 신호 발생부(20)와 그 구성 및 동작이 동일하므로 상세한 설명은 생략하기로 한다.5 illustrates a ramp waveform signal generator according to an embodiment of the present invention. As shown, the ramp waveform signal generator according to the present embodiment includes a signal generator 200 and a voltage difference detector 100. . Since the signal generator 200 has the same configuration and operation as the signal generator 20 illustrated in FIG. 1, detailed description thereof will be omitted.

전압차 검출부(100)는 복수개의 저항들과 증폭기를 사용하여 전압차를 검출하는 도 4의 전압차 검출부(10)와 달리 전류미러(Current Morrir)회로를 이용하여 출력전압과 입력전압의 전압차를 검출한다.Unlike the voltage difference detector 10 of FIG. 4, which detects a voltage difference using a plurality of resistors and an amplifier, the voltage difference detector 100 uses a current mirror circuit to output a voltage difference between an output voltage and an input voltage. Detect.

구체적으로 본 발명의 실시예에 따른 전압차 검출부(100)는 출력전압인 Vout이 인가되는 제1 노드(N1), 상기 제1 노드에 결합되는 제1 미러회로(120), 상기 제1 미러회로(120)의 입력전류와 출력전류가 유입되는 제2 노드(N2), 상기 제1 노드(N1) 및 상기 제1 미러회로(120)에 결합되는 제2 미러회로(130), 제2 미러회로(130)의 출력전류가 유입되는 제3 노드(N3), 및 상기 제2 노드(N2)를 통해 상기 제1 미러회로(120)에 연결되고 상기 제2 미러회로(130)의 출력단으로 출력되는 전류값이 출력전압과 입력전압의 차 형태로 출력되도록 전압차 검출회로에 포함된 반도체 소자값을 조절하는 조절부(110)를 포함한다.Specifically, the voltage difference detecting unit 100 according to the embodiment of the present invention includes a first node N1 to which an output voltage Vout is applied, a first mirror circuit 120 coupled to the first node, and the first mirror circuit. The second mirror circuit 130 and the second mirror circuit coupled to the second node N2, the first node N1, and the first mirror circuit 120, into which the input current and the output current of 120 are introduced. A third node N3 into which the output current of 130 is introduced, and a second node N2 connected to the first mirror circuit 120 and output to an output terminal of the second mirror circuit 130. The adjusting unit 110 adjusts the semiconductor element value included in the voltage difference detection circuit so that the current value is output in the form of the difference between the output voltage and the input voltage.

제1 미러회로(120)는 2개의 N채널 모스 트랜지스터로 구성되는데, 여기서 제1 트랜지스터(M1)는 다이오드 결합된다. 제1 트랜지스터(M1)의 드레인 전극은 저항R을 통해 제1 노드(N1)에 연결되어 제1 전류미러(120)의 입력이 되며 게이트 전극은 노드(N12)를 통해 제2 트랜지스터(M2)의 게이트 전극과 상호 연결되고 소스 전극은 제2 노드(N2)에 연결된다. 한편, 제2 트랜지스터(M2)의 드레인 전극은 제2 전류미러(130)의 입력인 노드(N34)에 결합되고 제1 전류미러(120)의 출력이 되며 게이트 전극은 노드N12를 통해 제1 트랜지스터(M1)Z의 게이트 전극과 연결되며 소스 전극은 제2 노드(N2)에 연결된다.The first mirror circuit 120 is composed of two N-channel MOS transistors, where the first transistor M1 is diode coupled. The drain electrode of the first transistor M1 is connected to the first node N1 through the resistor R to be input to the first current mirror 120, and the gate electrode of the second transistor M2 is connected to the node N12 through the node N12. Interconnected with the gate electrode and the source electrode is connected to the second node (N2). Meanwhile, the drain electrode of the second transistor M2 is coupled to the node N34, which is an input of the second current mirror 130, becomes the output of the first current mirror 120, and the gate electrode is connected to the first transistor through the node N12. It is connected to the gate electrode of (M1) Z and the source electrode is connected to the second node (N2).

제2 미러회로(130)는 2개의 P채널 모스 트랜지스터로 구성되는데, 여기서 제3 트랜지스터(M3)는 다이오드 결합된다. 제3 트랜지스터(M3)의 소스 전극은 제4 트랜지스터(M4)의 소스 전극과 함께 제1 노드(N1)에 연결되고, 제3 트랜지스터(M3)의 게이트 전극과 제4 트랜지스터(M4)의 게이트 전극은 노드N34를 통해 상호연결되며, 제3 트랜지스터(M3)의 드레인 전극은 상술한 바와 같이 제1 전류미러(120)의 드레인 전극과 연결되어 제2 전류미러(130)의 입력이 되고, 제4 트랜지스터(M4)의 드레인 전극은 제3 노드(N3)에 연결되어 제2 전류미러(130)의 출력이 된다.The second mirror circuit 130 is composed of two P-channel MOS transistors, where the third transistor M3 is diode coupled. The source electrode of the third transistor M3 is connected to the first node N1 together with the source electrode of the fourth transistor M4, and the gate electrode of the third transistor M3 and the gate electrode of the fourth transistor M4. Are interconnected through the node N34, and the drain electrode of the third transistor M3 is connected to the drain electrode of the first current mirror 120 as described above and becomes the input of the second current mirror 130, and the fourth The drain electrode of the transistor M4 is connected to the third node N3 to be the output of the second current mirror 130.

조절부(110)는 2개의 N채널 모스 트랜지스터로 구성되는데 2개의 트랜지스터는 캐스코드 연결되어 제5 트랜지스터(M5)의 소스 전극이 제6 트랜지스터(M6)의 드레인 전극에 연결된다. 제5 트랜지스터(M5)의 드레인 전극에는 출력전압인 Vout이 인가되고 게이트 전극에는 입력전압인 Vg가 인가되며 소스 전극은 상술한 바와 제6 트랜지스터(M6)의 드레인 전극과 연결되는데, 이때 제6 트랜지스터(M6)의 드레인 전극은 제2 노드(N2)에도 연결된다. 제6 트랜지스터(M6)의 게이트 전극에는 전압 Vb가 인가되고, 소스 전극은 접지에 연결된다.The adjusting unit 110 is composed of two N-channel MOS transistors, and the two transistors are cascoded so that the source electrode of the fifth transistor M5 is connected to the drain electrode of the sixth transistor M6. The output voltage Vout is applied to the drain electrode of the fifth transistor M5 and the input voltage Vg is applied to the gate electrode, and the source electrode is connected to the drain electrode of the sixth transistor M6 as described above. The drain electrode of M6 is also connected to the second node N2. The voltage Vb is applied to the gate electrode of the sixth transistor M6, and the source electrode is connected to the ground.

본 실시예에 있어서 제2 미러회로(130)의 출력전류가 출력전압과 입력전압의 차의 형태로 출력되게 하기 위해 제1 미러회로(120)의 공통 게이트 전극과 접지 간 의 전압인 V1의 전압레벨이 입력전압의 전압레벨과 동일하도록 설정하여야 한다. 이를 위해 먼저, 제6 트랜지스터(M6)의 게이트 전극에 인가되는 Vb를 조절하여 제6 트랜지스터(M6)의 드레인 전류가 일정하도록 제6 트랜지스터(M6)의 바이어스 전압을 결정하고, 다음으로 일정한 드레인 전류를 기준으로 하여 제1, 제2, 및 제5 트랜지스터(M1, M2, M5)의 소자값인 (W/L)비를 조절함으로써 V1과 Vg를 동일하게 설정한다.In this embodiment, in order to output the output current of the second mirror circuit 130 in the form of the difference between the output voltage and the input voltage, the voltage of V1 which is the voltage between the common gate electrode of the first mirror circuit 120 and the ground. The level must be set equal to the voltage level of the input voltage. To this end, first, the bias voltage of the sixth transistor M6 is determined such that the drain current of the sixth transistor M6 is constant by adjusting Vb applied to the gate electrode of the sixth transistor M6, and then the constant drain current. V1 and Vg are set equal by adjusting the (W / L) ratio which is an element value of the first, second, and fifth transistors M1, M2, and M5 on the basis of.

상술한 바와 같은 전압차 검출부의 동작원리를 Vb와 제1, 제2, 및 제5 트랜지스터(M1, M2, M5)의 W/L의 비율 조절에 의해 V1과 Vg가 동일하게 설정된 것으로 하여 설명한다.The operation principle of the voltage difference detector as described above will be described as V1 and Vg are set equally by adjusting the ratio of Vb and W / L of the first, second, and fifth transistors M1, M2, and M5. .

먼저, V1과 Vg가 동일하기 때문에 제1 미러회로(120)의 입력전류인 I1은 다음과 같이 정의된다.First, since V1 and Vg are the same, I1 which is an input current of the first mirror circuit 120 is defined as follows.

Figure 112005060413294-PAT00006
Figure 112005060413294-PAT00006

제1 미러회로(120)의 입력전류는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 (W/L)비에 의해 제2 트랜지스터(M2)의 드레인 전극으로 복사되어 출력되고, 이러한 제1 미러회로(120)의 출력전류는 다시 제2 미러회로(130)의 입력전류가 되어 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)의 (W/L)비에 의해 제4 트랜지스터(M4)의 드레인 전극으로 출력되게 된다.The input current of the first mirror circuit 120 is copied and output to the drain electrode of the second transistor M2 by the ratio (W / L) of the first transistor M1 and the second transistor M2. The output current of the first mirror circuit 120 becomes the input current of the second mirror circuit 130 again and the fourth transistor M4 by the ratio (W / L) of the third transistor M3 and the fourth transistor M4. Output to the drain electrode.

제1 미러회로(120)의 출력전류를 I2라 할때, 제1 미러회로(120)의 입력전류 인 I1과 출력전류인 I2의 관계를 살펴보면 다음과 같다.When the output current of the first mirror circuit 120 is referred to as I2, the relationship between the input current I1 and the output current I2 of the first mirror circuit 120 is as follows.

Figure 112005060413294-PAT00007
Figure 112005060413294-PAT00007

또한, 제1 미러회로(120)의 출력전류이자 제2 미러회로(130)의 입력전류인 I2와 와 제2 미러회로(130)의 출력전류인 Iout과의 관계를 살펴보면 다음과 같다.In addition, the relationship between the output current of the first mirror circuit 120 and the input current I2 of the second mirror circuit 130 and the output current Iout of the second mirror circuit 130 will be described below.

Figure 112005060413294-PAT00008
Figure 112005060413294-PAT00008

따라서, 수학식 5 내지 수학식 7를 이용하여 제2 미러회로(130)의 출력전류인 Iout을 정의하면 다음과 같이 정의된다.Therefore, if Iout, the output current of the second mirror circuit 130, is defined using Equations 5 to 7, it is defined as follows.

Figure 112005060413294-PAT00009
Figure 112005060413294-PAT00009

결과적으로 제2 미러회로(130)의 출력전류인 Iout는 출력전압인 Vout와 입력전압인 Vg의 차에 의해 결정되고, 이렇게 결정된 전류 Iout가 신호 발생부의 적분기에 입력되어 램프파형 신호 발생기가 램프파형의 신호를 생성하게 된다.As a result, the output current Iout of the second mirror circuit 130 is determined by the difference between the output voltage Vout and the input voltage Vg, and the current Iout thus determined is input to the integrator of the signal generator so that the ramp waveform signal generator is ramped. Will generate a signal of.

도 6은 종래의 전압차 검출부를 사용한 램프파형 신호 발생기의 출력파형을 확대한 그래프를 도시한 것이고 도 7은 본 발명의 일 실시예에 따른 전압차 검출부를 사용한 램프파형 신호 발생기의 출력파형을 확대한 그래프를 도시한 것이다. 도시된 바와 같이 본 발명의 전압차 검출부를 사용한 램프파형 신호 발생기의 출력파형이 기존의 전압차 검출부를 사용한 램프파형 신호 발생기의 출력파형과 거의 동일함을 알 수 있다.FIG. 6 illustrates an enlarged graph of an output waveform of a ramp waveform signal generator using a conventional voltage difference detector, and FIG. 7 illustrates an enlarged output waveform of a ramp waveform signal generator using a voltage difference detector according to an embodiment of the present invention. One graph is shown. As shown, it can be seen that the output waveform of the ramp waveform signal generator using the voltage difference detector of the present invention is almost the same as the output waveform of the ramp waveform signal generator using the conventional voltage difference detector.

상술한 바와 같이 본 발명에 따르면, 기존의 램프파형 신호 발생기의 전압차 검출부에 사용되었던 저항과 증폭기를 사용하지 않고 복수개의 미러회로를 사용하여 전압차를 검출할 수 있으므로 회로의 크기를 현저하게 줄일 수 있어 시스템 온 칩을 용이하게 구현할 수 있다는 효과가 있다. As described above, according to the present invention, since the voltage difference can be detected using a plurality of mirror circuits without using a resistor and an amplifier used in the voltage difference detection unit of the conventional ramp waveform signal generator, the size of the circuit is significantly reduced. In this case, the system-on-chip can be easily implemented.

Claims (8)

제1 전압레벨과 제2 전압레벨의 차를 검출하는 전압차 검출회로로서,A voltage difference detection circuit for detecting a difference between a first voltage level and a second voltage level, 상기 제1 전압레벨이 인가되는 제1 노드;A first node to which the first voltage level is applied; 상기 제1 노드에 결합되는 제1 미러회로;A first mirror circuit coupled to the first node; 상기 제1 미러회로의 입력전류와 출력전류가 유입되는 제2 노드;A second node into which the input current and the output current of the first mirror circuit are introduced; 상기 제1 노드 및 상기 제1 미러회로에 결합되는 제2 미러회로;A second mirror circuit coupled to the first node and the first mirror circuit; 상기 제2 미러회로의 출력전류가 유입되는 제3 노드; 및A third node into which the output current of the second mirror circuit is introduced; And 상기 제 1 및 제2 노드를 통해 상기 제1 미러회로에 연결되고 상기 제2 미러회로의 출력단으로 출력되는 전류값이 상기 제1 전압레벨과 상기 제2 전압레벨의 차 형태로 출력되도록 상기 전압차 검출회로에 포함된 반도체 소자값을 조절하는 조절부;를 포함하고,The voltage difference such that a current value connected to the first mirror circuit through the first and second nodes and output to the output terminal of the second mirror circuit is output in the form of a difference between the first voltage level and the second voltage level. And an adjusting unit for adjusting a semiconductor element value included in the detection circuit. 상기 제2 전압레벨은 상기 조절부의 입력전압인 것을 특징으로 하는 전압차 검출회로.And the second voltage level is an input voltage of the controller. 제 1항에 있어서,The method of claim 1, 상기 제1 미러회로는 공통 게이트 전극을 갖는 제1 트랜지스터 및 제2 트랜지스터를 포함하고,The first mirror circuit includes a first transistor and a second transistor having a common gate electrode, 상기 제1 트랜지스터의 드레인 전극은 상기 제1 노드와 저항을 통해 연결됨과 동시에 상기 공통 게이트 전극에 연결되어 상기 제1 미러회로의 입력을 형성하 며,The drain electrode of the first transistor is connected to the first node through a resistor and is connected to the common gate electrode to form an input of the first mirror circuit. 제2 트랜지스터의 드레인 전극은 상기 제1 미러회로의 출력을 형성하고, 상기 제1 및 제2 트랜지스트의 소스 전극들은 상기 제2 노드에 연결되는 전압차 검출회로.And a drain electrode of the second transistor forms an output of the first mirror circuit, and source electrodes of the first and second transistors are connected to the second node. 제 1항에 있어서,The method of claim 1, 상기 제2 미러회로는 공통 게이트 전극을 갖는 제3 트랜지스터 및 제4 트랜지스터를 포함하고,The second mirror circuit includes a third transistor and a fourth transistor having a common gate electrode, 상기 제3 트랜지스터의 드레인 전극은 상기 공통 게이트 전극 및 상기 제2 트랜지스터의 드레인 전극에 연결되어 상기 제2 미러회로의 입력을 형성하며,The drain electrode of the third transistor is connected to the common gate electrode and the drain electrode of the second transistor to form an input of the second mirror circuit, 상기 제4 트랜지스터의 드레인 전극은 상기 제3 노드에 연결되어 상기 제2 미러회로의 출력을 형성하고, 상기 제3 및 제4 트랜지스터의 소스 전극들은 상기 제1 노드에 연결되는 전압차 검출회로.And a drain electrode of the fourth transistor is connected to the third node to form an output of the second mirror circuit, and source electrodes of the third and fourth transistors are connected to the first node. 제 1항에 있어서,The method of claim 1, 상기 조절부는 캐스코드 연결된 제5 트랜지스터 및 제6 트랜지스터를 포함하고,The control unit includes a cascode-connected fifth transistor and a sixth transistor, 제5 트랜지스터의 드레인 전극에는 상기 제1 전압레벨이 인가되고 게이트 전극에는 상기 제2 전압레벨이 인가되며 소스전극은 상기 제6 트랜지스터에 연결되며,The first voltage level is applied to the drain electrode of the fifth transistor, the second voltage level is applied to the gate electrode, and the source electrode is connected to the sixth transistor. 제6 트랜지스터의 드레인 전극은 상기 제2 노드 및 상기 제5 트랜지스터의 소스 전극과 연결되고 게이트 전극에는 제3 전압레벨이 인가되며 소스 전극은 접지되는 전압차 검출회로.And a drain voltage of the sixth transistor is connected to the source electrode of the second node and the fifth transistor, a third voltage level is applied to the gate electrode, and the source electrode is grounded. 제 4항에 있어서,The method of claim 4, wherein 상기 조절부가 상기 제1, 제2, 및 제6 트랜지스터의 소자값의 조절을 통해 상기 제1 미러회로의 공통 게이트 전극과 접지 사이에 인가되는 전압레벨과 상기 제2 전압레벨을 일치시킴으로서 상기 제2 미러회로의 출력전류가 상기 제1 전압레벨과 상기 제2 전압레벨의 차 형태로 출력되게 하는 전압차 검출회로.The second adjusting unit may match the voltage level applied between the common gate electrode of the first mirror circuit and the ground by adjusting the device values of the first, second, and sixth transistors so as to match the second voltage level. And a voltage difference detection circuit for causing an output current of the mirror circuit to be output in the form of a difference between the first voltage level and the second voltage level. 제 5항에 있어서,The method of claim 5, 상기 제1, 제2, 및 제6 트랜지스터의 소자값은 제3 전압레벨의 조절에 의해 조절되는 전압차 검출회로.And a device value of the first, second, and sixth transistors is adjusted by adjusting a third voltage level. 제 1항에 있어서,The method of claim 1, 상기 제1 미러회로는 N채널 모스 트랜지스터들로 구성되고, 상기 제2 미러회로는 P채널 모스 트랜지스터들로 구성되는 전압차 검출회로.And the first mirror circuit is composed of N-channel MOS transistors, and the second mirror circuit is composed of P-channel MOS transistors. 제 1항 내지 제 7항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 7, 상기 제3 노드를 통해 출력되는 출력전류를 별도의 적분기의 입력단으로 입 력시킴으로써 상기 적분기가 램프파형의 신호를 생성하도록 하는 전압차 검출회로.And a voltage difference detection circuit for inputting the output current output through the third node to an input terminal of a separate integrator so that the integrator generates a ramp waveform signal.
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