KR20070040670A - Method of fabricating the semiconductor memory device having storage node contact spacer layer - Google Patents

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KR20070040670A
KR20070040670A KR1020050096258A KR20050096258A KR20070040670A KR 20070040670 A KR20070040670 A KR 20070040670A KR 1020050096258 A KR1020050096258 A KR 1020050096258A KR 20050096258 A KR20050096258 A KR 20050096258A KR 20070040670 A KR20070040670 A KR 20070040670A
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박동수
이금범
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주식회사 하이닉스반도체
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Abstract

본 발명의 스토리지노드컨택 스페이서막을 갖는 반도체 메모리소자의 제조방법은, 반도체기판 위의 절연막을 관통하여 하부의 도전막을 노출시키는 스토리지노드컨택용 홀을 형성하는 단계와, 스토리지노드컨택용 홀의 측면에 스토리지노드컨택 스페이서막을 형성하는 단계와, 스토리지노드컨택 스페이서막을 갖는 스토리지노드컨택용 홀 내부를 도전막으로 매립하여 스토리지노드컨택을 형성하는 단계와, 절연막 및 스토리지노드컨택 위에 스토리지노드컨택 스페이서막과의 식각선택비를 갖는 식각정지막을 형성하는 단계와, 식각정지막 위에 몰드절연막을 형성하는 단계와, 몰드절연막의 일부를 제거하여 식각정지막의 일부표면을 노출시키는 단계와, 그리고 식각정지막의 일부를 제거하여 스토리지노드컨택의 일부 표면을 노출시키는 스토리지노드 컨택홀을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor memory device having a storage node contact spacer film according to the present invention comprises the steps of forming a storage node contact hole through the insulating film on the semiconductor substrate to expose the lower conductive film, and the storage on the side of the storage node contact hole Forming a node contact spacer layer, forming a storage node contact by filling an inside of the storage node contact hole having the storage node contact spacer layer with a conductive layer, and etching the storage node contact spacer layer on the insulating layer and the storage node contact Forming an etch stop film having a selectivity ratio, forming a mold insulating film on the etch stop film, removing a portion of the mold insulating film to expose a surface of the etch stop film, and removing a portion of the etch stop film A story that exposes some surfaces of a storage node contact And forming a node contact hole.

스토리지노드컨택 스페이서막, 금속-절연체-금속 커패시터, 식각선택비, 식각정지막, 지그재그 Storage node contact spacer film, metal-insulator-metal capacitor, etch selectivity, etch stop film, zigzag

Description

스토리지노드컨택 스페이서막을 갖는 반도체 메모리소자의 제조방법{Method of fabricating the semiconductor memory device having storage node contact spacer layer}A method of manufacturing a semiconductor memory device having a storage node contact spacer layer {Method of fabricating the semiconductor memory device having storage node contact spacer layer}

도 1 및 도 2는 일반적인 스토리지노드를 설명하기 위하여 나타내 보인 레이아웃도이다.1 and 2 are layout diagrams shown to explain a general storage node.

도 3은 지그재그 형태의 배치구조를 갖는 스토리지노드를 나타내 보인 레이아웃도이다.3 is a layout diagram illustrating a storage node having a zigzag arrangement structure.

도 4는 종래의 스토리지노드컨택 스페이서막을 갖는 반도체 메모리소자의 제조방법의 문제점을 설명하기 위하여 나타내 보인 단면도이다.4 is a cross-sectional view illustrating a problem of a method of manufacturing a semiconductor memory device having a conventional storage node contact spacer film.

도 5 내지 도 13은 본 발명에 따른 스토리지노드컨택 스페이서막을 갖는 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.5 to 13 are cross-sectional views illustrating a method of manufacturing a semiconductor memory device having a storage node contact spacer layer according to the present invention.

본 발명은 반도체 메모리소자의 제조방법에 관한 것으로서, 특히 스토리지노드컨택 스페이서막을 갖는 반도체 메모리소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a semiconductor memory device having a storage node contact spacer film.

도 1 및 도 2는 일반적인 스토리지노드를 설명하기 위하여 나타내 보인 레이 아웃도이다. 도 1 및 도 2에서 동일한 참조부호는 동일한 요소를 나타낸다.1 and 2 are layout views shown to illustrate a general storage node. Like reference numerals in FIGS. 1 and 2 denote like elements.

먼저 도 1을 참조하면, 반도체기판(미도시) 위에서 비트라인(110)이 스트라이프 형태로 상호 이격되면서 나란하게 배치된다. 도면에 나타내지는 않았지만, 비트라인(110)은 랜딩플러그(미도시)를 통해 반도체기판의 비트라인컨택영역과 연결된다. 비트라인(110) 사이에는 스토리지노드컨택(120)이 배치되고, 그 위로 스토리지노드컨택(120)을 노출시키는 스토리지노드 컨택홀(130)이 배치된다.First, referring to FIG. 1, bit lines 110 are spaced apart from each other in a stripe shape on a semiconductor substrate (not shown). Although not illustrated, the bit line 110 is connected to the bit line contact region of the semiconductor substrate through a landing plug (not shown). The storage node contact 120 is disposed between the bit lines 110, and the storage node contact hole 130 exposing the storage node contact 120 is disposed thereon.

다음에 도 2를 참조하면, 높은 커패시턴스에 대한 요구에 부응하기 위하여 스토리지노드 컨택홀(230)의 면적을 증대시킨 경우로서, 도면에서 "A"로 나타낸 바와 같이 비트라인(110)이 배치되는 방향을 따라 인접하게 위치하는 스토리지노드 컨택홀(230)이 접촉되어 스토리지노드 브리지(bridge)가 발생한다.Referring to FIG. 2, when the area of the storage node contact hole 230 is increased to meet the demand for high capacitance, the direction in which the bit line 110 is disposed as indicated by "A" in the figure. The storage node contact holes 230 adjacent to each other are in contact with each other to generate a storage node bridge.

도 3은 이와 같은 스토리지노드 브리지를 억제하기 위하여 지그재그 형태의 배치구조를 갖는 스토리지노드를 나타내 보인 레이아웃도이다. 도 3에서 도 1 및 도 2와 동일한 참조부호는 동일한 요소를 나타낸다.FIG. 3 is a layout diagram illustrating a storage node having a zigzag arrangement in order to suppress such a storage node bridge. In FIG. 3, the same reference numerals as used in FIGS. 1 and 2 denote the same elements.

도 3을 참조하면, 스토리지노드 컨택홀(330)이 지그재그(zigzag) 형태로 배치되며, 이에 따라 스토리지노드 컨택홀(330)의 크기를 증가시켜도, 인접한 스토리지노드 컨택홀과의 브리지가 발생하지 않는다. Referring to FIG. 3, the storage node contact holes 330 are arranged in a zigzag form, and thus, even if the size of the storage node contact holes 330 is increased, bridges with adjacent storage node contact holes do not occur. .

도 4는 종래의 스토리지노드컨택 스페이서막을 갖는 반도체 메모리소자의 제조방법의 문제점을 설명하기 위하여 나타내 보인 단면도이다.4 is a cross-sectional view illustrating a problem of a method of manufacturing a semiconductor memory device having a conventional storage node contact spacer film.

도 4를 참조하면, 반도체기판(400) 위의 제1 절연막(410) 위에 비트라인(110) 및 제2 절연막(420)이 배치된다. 도면에 나타내지는 않았지만, 제1 절연막 (410) 내에는 반도체기판(400)의 불순물영역과 연결되는 랜딩플러그가 배치된다. 비트라인(110) 사이에는 제2 절연막(420)을 관통하여 랜딩플러그와 연결되는 스토리지노드컨택(120)이 배치된다. 스토리지노드컨택(120)과 제2 절연막(420) 사이에는 질화막으로 이루어진 스토리지노드컨택 스페이서막(122)이 배치된다. 제2 절연막(420) 위에는 질화막으로 이루어진 식각정지막(430) 및 제3 절연막(440)이 순차적으로 배치된다. 스토리지노드 컨택홀(330)은 제3 절연막(440) 및 식각정지막(430)을 관통하여 스토리지노드컨택(120)의 일부를 노출시킨다.Referring to FIG. 4, a bit line 110 and a second insulating layer 420 are disposed on the first insulating layer 410 on the semiconductor substrate 400. Although not illustrated, a landing plug connected to the impurity region of the semiconductor substrate 400 is disposed in the first insulating layer 410. The storage node contact 120 penetrates the second insulating layer 420 and is connected to the landing plug between the bit lines 110. A storage node contact spacer layer 122 made of a nitride layer is disposed between the storage node contact 120 and the second insulating layer 420. An etch stop layer 430 and a third insulating layer 440 are formed on the second insulating layer 420 sequentially. The storage node contact hole 330 passes through the third insulating layer 440 and the etch stop layer 430 to expose a portion of the storage node contact 120.

그런데 이와 같은 구조를 형성하는 과정에서, 스토리지노드 컨택홀(330) 형성을 위하여 제3 절연막(440) 및 식각정지막(430)을 식각하는 과정에서 스토리지노드컨택 스페이서막(122)도 노출되며, 그 결과 도면에서 "B"로 나타낸 바와 같이, 크레바스(crevass) 형태의 틈이 생기게 된다. 일반적인 실리콘-유전체막-실리콘(SIS; Silicon-Insulator-Silicon) 구조에서는 상기와 같은 틈이 발생하더라도, 시리콘의 스텝커버리지 및 매립특성의 우수성으로 인하여 큰 문제가 발생하지 않는다. 그러나 금속-절연체-금속(MIM; Metal-Insulator-Metal) 구조에서는 하부전극용 금속막이 틈이 있는 부분에서 얇은 두께로 증착되며, 심한 경우 증착이 되지 않아 틈 내로 유전체막이 증착되고, 증착되는 유전체막의 두께도 얇아져서 전계집중현상에 의한 누설전류특성이 열화된다는 문제가 발생한다.In the process of forming the structure, the storage node contact spacer layer 122 is also exposed in the process of etching the third insulating layer 440 and the etch stop layer 430 to form the storage node contact hole 330. The result is crevass-shaped gaps, as indicated by "B" in the figure. In a typical silicon-insulator-silicon (SIS) structure, even if such a gap occurs, the silicon silicon dielectric layer-silicon (SIS) structure does not have a big problem due to the excellent step coverage and the buried characteristics of the silicon. However, in the metal-insulator-metal (MIM) structure, the metal film for the lower electrode is deposited with a thin thickness in the gap part, and in the severe case, the dielectric film is deposited into the gap and the dielectric film is deposited. The thickness also becomes thin, which causes a problem of deterioration of leakage current characteristics due to field concentration.

본 발명이 이루고자 하는 기술적 과제는, 지그재그 형태의 레이아웃 및 금속-절연체-금속 구조의 커패시터를 형성하는데 있어서 스토리지노드 컨택홀 형성을 위하여 식각정지막을 식각하는 과정에서 스토리지노드 스페이서막의 식각에 의한 틈 발생이 억제되도록 하여 소자의 특성열화를 방지할 수 있도록 하는 반도체 메모리소자의 제조방법을 제공하는 것이다.The technical problem to be achieved in the present invention, in the formation of a zigzag layout and metal-insulator-metal structure of the capacitor, the gap caused by the etching of the storage node spacer layer in the process of etching the etch stop layer to form the storage node contact hole It is to provide a method of manufacturing a semiconductor memory device that can be suppressed to prevent deterioration of the characteristics of the device.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 스토리지노드컨택 스페이서막을 갖는 반도체 메모리소자의 제조방법은, 반도체기판 위의 절연막을 관통하여 하부의 도전막을 노출시키는 스토리지노드컨택용 홀을 형성하는 단계; 상기 스토리지노드컨택용 홀의 측면에 스토리지노드컨택 스페이서막을 형성하는 단계; 상기 스토리지노드컨택 스페이서막을 갖는 스토리지노드컨택용 홀 내부를 도전막으로 매립하여 스토리지노드컨택을 형성하는 단계; 상기 절연막 및 스토리지노드컨택 위에 상기 스토리지노드컨택 스페이서막과의 식각선택비를 갖는 식각정지막을 형성하는 단계; 상기 식각정지막 위에 몰드절연막을 형성하는 단계; 상기 몰드절연막의 일부를 제거하여 상기 식각정지막의 일부표면을 노출시키는 단계; 및 상기 식각정지막의 일부를 제거하여 상기 스토리지노드컨택의 일부 표면을 노출시키는 스토리지노드 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a semiconductor memory device having a storage node contact spacer layer according to the present invention, forming a hole for the storage node contact through the insulating film on the semiconductor substrate to expose the lower conductive film; Forming a storage node contact spacer layer on a side of the storage node contact hole; Filling a storage node contact hole having the storage node contact spacer layer with a conductive layer to form a storage node contact; Forming an etch stop layer having an etch selectivity with respect to the storage node contact spacer layer on the insulating layer and the storage node contact; Forming a mold insulating layer on the etch stop layer; Removing a portion of the mold insulating layer to expose a portion of the surface of the etch stop layer; And removing a portion of the etch stop layer to form a storage node contact hole exposing a portion of the surface of the storage node contact.

상기 식각정지막은 질화막으로 형성하고, 상기 스토리지노드컨택 스페이서막은 알루미나막으로 형성하는 것이 바람직하다.The etch stop layer may be formed of a nitride layer, and the storage node contact spacer layer may be formed of an alumina layer.

이 경우, 상기 알루미나막의 형성은 알루미늄 소스가스와 산소 소스가스를 이용한 원자층증착방법 또는 화학기상증착방법을 사용하여 수행할 수 있다.In this case, the alumina film may be formed using an atomic layer deposition method or a chemical vapor deposition method using an aluminum source gas and an oxygen source gas.

상기 원자층증착방법은 200-450℃의 온도범위에서 수행하고, 상기 화학기상 증착방법은 450-600℃의 온도범위에서 수행하는 것이 바람직하다.The atomic layer deposition method is carried out in a temperature range of 200-450 ℃, the chemical vapor deposition method is preferably carried out in a temperature range of 450-600 ℃.

본 발명에 있어서, 상기 스토리지노드 컨택홀이 형성된 결과물 전면에 하부전극용 금속막을 형성하는 단계와, 상기 하부전극용 금속막을 노드분리시키는 단계와, 상기 노드분리된 하부전극용 금속막 및 몰드절연막 위에 유전체막을 형성하는 단계와, 그리고 상기 유전체막 위에 상부전극용 금속막을 형성하는 단계를 더 포함할 수 있다.In the present invention, forming a lower electrode metal film on the entire surface of the resultant storage node contact hole, separating the lower electrode metal film, and separating the lower electrode metal film and the mold insulating film The method may further include forming a dielectric film, and forming a metal film for the upper electrode on the dielectric film.

상기 스토리지노드 컨택홀은 지그재그 형태로 배치되도록 하는 것이 바람직하다.The storage node contact holes are preferably arranged in a zigzag form.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 5 내지 도 13은 본 발명에 따른 스토리지노드컨택 스페이서막을 갖는 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.5 to 13 are cross-sectional views illustrating a method of manufacturing a semiconductor memory device having a storage node contact spacer layer according to the present invention.

먼저 도 5에 도시된 바와 같이, 반도체기판(500)의 제1 절연막(510) 위에 비트라인스택(520)을 형성한다. 비록 도면에 나타내지는 않았지만, 제1 절연막(510) 내에는 게이트스택(미도시)과, 반도체기판(500)의 불순물영역과 연결되는 랜딩플러그컨택(미도시)이 배치된다. 상기 비트라인스택(520)은 비트라인도전막(521) 및 비트라인하드마스크막(522)이 순차적으로 적층되는 구조를 갖는다. 다음에 비트라인스택(520)의 측벽에 비트라인스페이서막(530)을 형성한다. 그리고 전면에 제2 절연 막(540)을 형성한다. 다음에 이 제2 절연막(540)을 관통하여 하부의 도전막(미도시)을 노출시키는 스토리지노드컨택용 홀(542)을 형성한다. 여기서 하부의 도전막은, 반도체기판(500)의 불순물영역 중에서 스토리지노드컨택영역과 연결되는 랜딩플러그컨택이다.First, as shown in FIG. 5, the bit line stack 520 is formed on the first insulating layer 510 of the semiconductor substrate 500. Although not shown in the drawing, a gate stack (not shown) and a landing plug contact (not shown) connected to an impurity region of the semiconductor substrate 500 are disposed in the first insulating layer 510. The bit line stack 520 has a structure in which the bit line conductive layer 521 and the bit line hard mask layer 522 are sequentially stacked. Next, a bit line spacer film 530 is formed on the sidewalls of the bit line stack 520. A second insulating film 540 is formed on the entire surface. Next, a storage node contact hole 542 is formed through the second insulating film 540 to expose a lower conductive film (not shown). The lower conductive layer is a landing plug contact connected to the storage node contact region among the impurity regions of the semiconductor substrate 500.

다음에 도 6에 도시된 바와 같이, 전면에 스토리지노드 스페이서막용 물질막(550)을 형성한다. 스토리지노드 스페이서막용 물질막(550)은 후속의 스토리지노드 컨택홀 형성을 위한 식각시 식각정지막으로 사용될 물질막과 충분한 식각선택비를 갖는 물질로 형성한다. 예컨대 식각정지막이 질화막으로 형성되는 경우, 상기 스토리지노드 스페이서막용 물질막(550)은 알루미나(Al2O3)막으로 형성한다.Next, as shown in FIG. 6, the material layer 550 for the storage node spacer layer is formed on the entire surface. The material layer 550 for the storage node spacer layer is formed of a material layer having a sufficient etching selectivity and a material layer to be used as an etch stop layer during the subsequent etching of the storage node contact hole. For example, when the etch stop layer is formed of a nitride layer, the material layer 550 for the storage node spacer layer is formed of an alumina (Al 2 O 3 ) layer.

상기 알루미나막은 원자층증착방법(ALD; Atomic Layer Deposition)을 사용하여 형성할 수 있다. 이 경우 알루미늄 소스로서 TMA(TriMethylAluminium), TEA(TriEthylAluminium), DMAH(DiMethylAluminium Hydride) 등을 사용할 수 있으며, 산소 소스로서 산소(O2), 수증기(H2O), 오존(O3) 등을 사용할 수 있다. 증착온도는 대략 200-450℃가 되도록 한다.The alumina film may be formed using atomic layer deposition (ALD). In this case, as an aluminum source, TMA (TriMethylAluminium), TEA (TriEthylAluminium), DMAH (DiMethylAluminium Hydride) can be used, and oxygen (O 2 ), water vapor (H 2 O), ozone (O 3 ), etc. Can be. The deposition temperature is approximately 200-450 ° C.

경우에 따라서 상기 알루미나막은 화학기상증착방법(CVD; Chemical Vapor Deposition)을 사용하여 형성할 수도 있다. 이 경우는 요구되는 알루미나막의 두께가 100Å 정도로 두꺼운 경우이다. 상기 알루미나막을 화학기상증착방법으로 형성하는 경우 증착온도는 대략 450-600℃가 되도록 한다. 경우에 따라서는 화학기상증착방법을 사용하더라도 스텝커버리지(step coverage)를 개선하기 위하여 소스가스 의 공급이 펄스 또는 사이클로 이루어지도록 할 수도 있다.In some cases, the alumina film may be formed by using chemical vapor deposition (CVD). In this case, the thickness of the required alumina film is about 100 GPa thick. When the alumina film is formed by chemical vapor deposition, the deposition temperature is about 450-600 ° C. In some cases, even when chemical vapor deposition is used, the supply of source gas may be performed in pulses or cycles to improve step coverage.

다음에 도 7에 도시된 바와 같이, 스토리지노드컨택 스페이서막용 물질막(550)에 대한 건식식각을 수행하여 제2 절연막(540) 측벽에 스토리지노드컨택 스페이서막(552)이 형성되도록 한다.Next, as shown in FIG. 7, the dry etching of the material layer 550 for the storage node contact spacer layer is performed to form the storage node contact spacer layer 552 on the sidewall of the second insulating layer 540.

다음에 도 8에 도시된 바와 같이, 상기 스토리지노드컨택 스페이서막(552)을 갖는 스토리지노드컨택용 홀 내부를 도전막으로 매립하여 스토리지노드컨택(560)을 형성한다. 스토리지노드컨택(560)은 폴리실리콘막으로 형성할 수 있다. 즉 전면에 폴리실리콘막을 형성하고, 에치백 또는 평탄화를 수행하여 상기 스토리지노드컨택(560)을 형성한다.Next, as shown in FIG. 8, the storage node contact 560 is formed by filling an inside of the storage node contact hole having the storage node contact spacer layer 552 with a conductive layer. The storage node contact 560 may be formed of a polysilicon layer. That is, a polysilicon film is formed on the entire surface, and the storage node contact 560 is formed by performing etch back or planarization.

다음에 도 9에 도시된 바와 같이, 제2 절연막(540) 및 스토리지노드컨택(560) 위에 식각정지막(570)을 형성한다. 앞서 언급한 바와 같이, 식각정지막(570)은 스토리지노드컨택 스페이서막(552)과 충분한 식각선택비를 갖는 물질로 이루어진다. 예컨대 질화막, SiON막, SiBN막 등이 사용될 수 있다.Next, as shown in FIG. 9, an etch stop layer 570 is formed on the second insulating layer 540 and the storage node contact 560. As mentioned above, the etch stop layer 570 is made of a material having a sufficient etching selectivity with the storage node contact spacer layer 552. For example, a nitride film, a SiON film, a SiBN film, or the like can be used.

다음에 도 10에 도시된 바와 같이, 식각정지막(570) 위에 몰드절연막(580)을 형성한다. 몰드절연막(580)은 산화막으로 형성할 수 있다. 그리고 몰드절연막(580) 위에 하드마스크막(590)을 형성한다. 이 하드마스크막(590)은 폴리실리콘막, 질화막 또는 SiON막 등으로 형성할 수 있다.Next, as shown in FIG. 10, a mold insulating layer 580 is formed on the etch stop layer 570. The mold insulating film 580 may be formed of an oxide film. A hard mask film 590 is formed on the mold insulating film 580. This hard mask film 590 can be formed of a polysilicon film, a nitride film, a SiON film, or the like.

다음에 도 11에 도시된 바와 같이, 하드마스크막(590) 위에 포토레지스트막패턴(600)을 형성한 후, 하드마스크막(590)의 노출부분을 제거하여 하드마스크막패턴(592)을 형성한다. 상기 하드마스크막패턴(592)에 의해 스토리지노드 컨택홀이 형성될 부분의 몰드절연막(580) 표면이 노출된다.Next, as shown in FIG. 11, after the photoresist film pattern 600 is formed on the hard mask film 590, the exposed portion of the hard mask film 590 is removed to form the hard mask film pattern 592. do. The surface of the mold insulating layer 580 of the portion where the storage node contact hole is to be formed is exposed by the hard mask layer pattern 592.

다음에 도 12에 도시된 바와 같이, 상기 하드마스크막패턴(592)을 식각마스크로 몰드절연막(580)의 노출부분을 제거한다. 이때 식각은 식각정지막(570)에서 정지된다. 따라서 상기 식각에 의해 식각정지막(570)이 일부표면이 노출된다.Next, as shown in FIG. 12, the exposed portion of the mold insulating layer 580 is removed using the hard mask layer pattern 592 as an etch mask. At this time, the etching is stopped in the etch stop layer 570. Therefore, the surface of the etch stop layer 570 is exposed by the etching.

다음에 도 13에 도시된 바와 같이, 식각정지막(570)의 노출부분을 제거하여 스토리지노드컨택(560)의 일부 표면을 노출시키는 스토리지노드 컨택홀(582)을 형성한다. 이 스토리지노드 컨택홀(582)은 지그재그 형태의 레이아웃을 갖도록 형성된다. 상기 스토리지노드 컨택홀(582)을 형성한 후에는, 하드마스크막패턴(592)을 제거한다. 비록 도면에 나타내지는 않았지만, 스토리지노드 컨택홀(582)이 형성된 결과물 전면에 하부전극용 금속막을 형성하고, 하부전극용 금속막을 노드분리시킨 후에, 노드분리된 하부전극용 금속막 및 몰드절연막 위에 유전체막 및 상부전극용 금속막을 순차적으로 형성함으로써 금속-유전체막-금속 커패시터가 만들어진다.Next, as illustrated in FIG. 13, the exposed portion of the etch stop layer 570 is removed to form a storage node contact hole 582 that exposes a portion of the surface of the storage node contact 560. The storage node contact hole 582 is formed to have a zigzag layout. After the storage node contact hole 582 is formed, the hard mask layer pattern 592 is removed. Although not shown in the drawings, the lower electrode metal film is formed on the entire surface of the resultant in which the storage node contact hole 582 is formed, and the lower electrode metal film is separated. A metal-dielectric film-metal capacitor is made by sequentially forming the film and the metal film for the upper electrode.

지금까지 설명한 바와 같이, 본 발명에 따른 스토리지노드컨택 스페이서막을 갖는 반도체 메모리소자의 제조방법에 의하면, 스토리지노드컨택 스페이서막을 식각정지막과의 충분한 식각선택비를 갖는 물질로 형성함으로써, 식각정지막의 일부를 제거하는 식각에 의해 스토리지노드컨택 스페이서막이 어택(attack)받지 않으며, 그 결과 틈이 발생하지 않아서 커패시터의 하부전극으로서 금속막을 사용하더라도 소자의 특성열화가 발생하지 않는다는 이점이 제공된다.As described above, according to the method of manufacturing a semiconductor memory device having a storage node contact spacer film according to the present invention, a portion of the etch stop layer is formed by forming the storage node contact spacer layer with a material having a sufficient etching selectivity with the etch stop layer. The storage node contact spacer layer is not attacked by the etching process, and as a result, a gap does not occur, thereby providing the advantage that the characteristic degradation of the device does not occur even when the metal layer is used as the lower electrode of the capacitor.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (6)

반도체기판 위의 절연막을 관통하여 하부의 도전막을 노출시키는 스토리지노드컨택용 홀을 형성하는 단계;Forming a hole for the storage node contact penetrating the insulating film on the semiconductor substrate to expose the lower conductive film; 상기 스토리지노드컨택용 홀의 측면에 스토리지노드컨택 스페이서막을 형성하는 단계;Forming a storage node contact spacer layer on a side of the storage node contact hole; 상기 스토리지노드컨택 스페이서막을 갖는 스토리지노드컨택용 홀 내부를 도전막으로 매립하여 스토리지노드컨택을 형성하는 단계;Filling a storage node contact hole having the storage node contact spacer layer with a conductive layer to form a storage node contact; 상기 절연막 및 스토리지노드컨택 위에 상기 스토리지노드컨택 스페이서막과의 식각선택비를 갖는 식각정지막을 형성하는 단계;Forming an etch stop layer having an etch selectivity with respect to the storage node contact spacer layer on the insulating layer and the storage node contact; 상기 식각정지막 위에 몰드절연막을 형성하는 단계;Forming a mold insulating layer on the etch stop layer; 상기 몰드절연막의 일부를 제거하여 상기 식각정지막의 일부표면을 노출시키는 단계; 및Removing a portion of the mold insulating layer to expose a portion of the surface of the etch stop layer; And 상기 식각정지막의 일부를 제거하여 상기 스토리지노드컨택의 일부 표면을 노출시키는 스토리지노드 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.Removing a portion of the etch stop layer to form a storage node contact hole exposing a portion of the surface of the storage node contact. 제1항에 있어서,The method of claim 1, 상기 식각정지막은 질화막으로 형성하고, 상기 스토리지노드컨택 스페이서막은 알루미나막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.And the etch stop layer is formed of a nitride layer, and the storage node contact spacer layer is formed of an alumina layer. 제3항에 있어서,The method of claim 3, 상기 알루미나막의 형성은 알루미늄 소스가스와 산소 소스가스를 이용한 원자층증착방법 또는 화학기상증착방법을 사용하여 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The formation of the alumina film is a method of manufacturing a semiconductor memory device, characterized in that the atomic layer deposition method using the aluminum source gas and oxygen source gas or chemical vapor deposition method is carried out by using. 제3항에 있어서,The method of claim 3, 상기 원자층증착방법은 200-450℃의 온도범위에서 수행하고, 상기 화학기상증착방법은 450-600℃의 온도범위에서 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.The atomic layer deposition method is carried out at a temperature range of 200-450 ℃, the chemical vapor deposition method is a method of manufacturing a semiconductor memory device, characterized in that carried out at a temperature range of 450-600 ℃. 제1항에 있어서,The method of claim 1, 상기 스토리지노드 컨택홀이 형성된 결과물 전면에 하부전극용 금속막을 형성하는 단계;Forming a metal layer for a lower electrode on an entire surface of the resultant product in which the storage node contact hole is formed; 상기 하부전극용 금속막을 노드분리시키는 단계;Separating the lower electrode metal layer by a node; 상기 노드분리된 하부전극용 금속막 및 몰드절연막 위에 유전체막을 형성하는 단계; 및Forming a dielectric film on the node-separated lower electrode metal film and the mold insulating film; And 상기 유전체막 위에 상부전극용 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.And forming a metal film for the upper electrode on the dielectric film. 제1항에 있어서,The method of claim 1, 상기 스토리지노드 컨택홀은 지그재그 형태로 배치되도록 하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.And the storage node contact holes are arranged in a zigzag form.
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