KR20070039275A - Thin film transistor array panel - Google Patents
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Abstract
본 발명에 다른 박막 트랜지스터 표시판은 기판, 기판 위에 형성되어 있는 게이트선, 기판 위에 형성되어 있으며 게이트선과 분리되어 있는 차광 부재, 게이트선 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 차광 부재와 중첩하는 반도체, 반도체 위에 형성되어 있으며 소스 전극을 포함하는 데이터선, 반도체 위에 형성되어 있으며 소스 전극과 마주하는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되어 있는 보호막, 보호막 위에 형성되어 있으며 드레인 전극과 전기적으로 연결되어 있는 화소 전극, 그리고 보호막 위에 형성되어 있으며 차광 부재 및 데이터선을 연결하는 연결 부재를 포함한다.The thin film transistor array panel according to the present invention includes a substrate, a gate line formed on the substrate, a light blocking member formed on the substrate and separated from the gate line, a gate insulating film formed on the gate line, and formed on the gate insulating film and overlapping the light blocking member. And a data line formed on the semiconductor and a semiconductor, a data line including a source electrode, a drain electrode formed on the semiconductor and facing the source electrode, a passivation layer and a passivation layer formed on the data line and the drain electrode. And a pixel electrode connected to each other, and a connection member formed on the passivation layer and connecting the light blocking member and the data line.
누설전류, 반도체, 광 Leakage Current, Semiconductor, Optical
Description
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.1 is a layout view of a thin film transistor array panel according to an exemplary embodiment of the present invention.
도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다.FIG. 2 is a cross-sectional view of the thin film transistor array panel of FIG. 1 taken along the line II-II.
도 3은 도 1의 박막 트랜지스터 표시판을 III-III 선을 따라 잘라 도시한 단면도이다.3 is a cross-sectional view of the thin film transistor array panel of FIG. 1 taken along line III-III.
도 4는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법 중 중간 단계에서의 배치도이다.4 is a layout view at an intermediate stage of a method of manufacturing a thin film transistor array panel according to another exemplary embodiment of the present invention.
도 5는 도 4의 박막 트랜지스터 표시판을 V-V선을 따라 잘라 도시한 단면도이다.5 is a cross-sectional view of the thin film transistor array panel of FIG. 4 taken along the line V-V.
도 6은 도 4의 박막 트랜지스터 표시판을 VI-VI선을 따라 잘라 도시한 단면도이다.6 is a cross-sectional view of the thin film transistor array panel of FIG. 4 taken along the line VI-VI.
도 7 및 도 8은 도 5 및 도 6의 다음 단계에서의 단면도이다.7 and 8 are cross-sectional views at the next stage of FIGS. 5 and 6.
도 9 및 도 10은 도 7 및 도 8의 다음 단계에서의 단면도이고, 도 11은 도 9 및 도 10의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.9 and 10 are cross-sectional views of the next steps of FIGS. 7 and 8, and FIG. 11 is a layout view of the thin film transistor array panel of the next steps of FIGS. 9 and 10.
도 12는 도 11의 박막 트랜지스터 표시판을 XII-XII선을 따라 잘라 도시한 단면도이다.FIG. 12 is a cross-sectional view of the thin film transistor array panel of FIG. 11 taken along the line XII-XII.
도 13은 도 11의 박막 트랜지스터 표시판을 XIII-XIII선을 따라 잘라 도시한 단면도이다.FIG. 13 is a cross-sectional view of the thin film transistor array panel of FIG. 11 taken along the line XIII-XIII.
도 14는 도 11의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.FIG. 14 is a layout view of a thin film transistor array panel in the next step of FIG. 11.
도 15는 도 14의 박막 트랜지스터 표시판을 XV-XV선을 따라 잘라 도시한 단면도이다.FIG. 15 is a cross-sectional view of the thin film transistor array panel of FIG. 14 taken along the line XV-XV.
도 16은 도 14의 박막 트랜지스터 표시판을 XVI-XVI선을 따라 잘라 도시한 단면도이다.FIG. 16 is a cross-sectional view of the thin film transistor array panel of FIG. 14 taken along the line XVI-XVI.
*도면 부호의 설명** Description of Drawing Symbols *
81, 82: 접촉 보조 부재 86: 연결 부재81, 82: contact auxiliary member 86: connecting member
110: 기판 121: 게이트선110: substrate 121: gate line
122: 차광 부재 140: 게이트 절연막122: light blocking member 140: gate insulating film
151, 154: 반도체 161, 165: 저항성 접촉 부재151 and 154:
171: 데이터선 173: 소스 전극171: data line 173: source electrode
175: 드레인 전극 180: 보호막175: drain electrode 180: protective film
181, 182, 186: 접촉 구멍181, 182, 186: contact hole
191: 화소 전극191: pixel electrode
본 발명은 박막 트랜지스터 표시판에 관한 것이다.The present invention relates to a thin film transistor array panel.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.Liquid crystal display is one of the most widely used flat panel displays. It consists of two substrates on which electrodes are formed and a liquid crystal layer interposed between them. The display device is applied to rearrange the liquid crystal molecules of the liquid crystal layer to control the amount of light transmitted.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전기장 생성 전극이 두 표시판에 각각 구비되어 있는 구조이다. 이 중에서도, 하나의 표시판(이하, '박막 트랜지스터 표시판'이라 함)에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판(이하, '공통 전극 표시판'이라 함)에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 형태가 주류이다. 이러한 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터선(data line)을 표시판에 형성한다. Among the liquid crystal display devices, which are currently mainly used are structures in which electric field generating electrodes are provided on two display panels, respectively. Among these, a plurality of pixel electrodes are arranged in a matrix form on one display panel (hereinafter referred to as a 'thin film transistor display panel'), and one common electrode is used on another display panel (hereinafter, referred to as a 'common electrode display panel'). The shape of the structure covering the front is mainstream. The display of an image in such a liquid crystal display is performed by applying a separate voltage to each pixel electrode. To this end, a thin film transistor, which is a three-terminal element for switching the voltage applied to the pixel electrode, is connected to each pixel electrode, and a gate line for transmitting a signal for controlling the thin film transistor and a voltage to be applied to the pixel electrode are selected. A data line to transfer is formed on the display panel.
박막 트랜지스터는 게이트선(gate line)을 통하여 전달되는 주사 신호에 따라 데이터선(data line)을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자로서의 역할을 한다. 이러한 박막 트랜지스터는, 자발광소자인 능동형 유기 발광 표시 소자(AM-OLED)에서도 각 발광 소자를 개별적으로 제어하는 스위칭 소자로서 역할을 한다.The thin film transistor serves as a switching element that transfers or blocks an image signal transmitted through a data line to a pixel electrode according to a scan signal transmitted through a gate line. Such a thin film transistor also serves as a switching element for individually controlling each light emitting element in an active organic light emitting diode (AM-OLED) which is a self-luminous element.
한편, 박막 트랜지스터 표시판은 게이트선 및 데이터선을 포함하는 금속층, 반도체 및 절연막을 포함한 복수의 박막을 포함하며, 각 박막은 별도의 마스크를 사용하여 패터닝된다.The thin film transistor array panel includes a plurality of thin films including a metal layer including a gate line and a data line, a semiconductor, and an insulating layer, and each thin film is patterned using a separate mask.
그러나, 하나의 마스크가 더 추가됨에 따라 감광막 도포, 노광, 현상 및 세정 공정을 반복해야 되므로 공정시간 및 비용이 현저하게 증가한다. 따라서, 가능한 마스크 수를 줄이는 것이 필요하다.However, as one more mask is added, the process time and cost are remarkably increased since the photoresist coating, exposure, development and cleaning processes must be repeated. Therefore, it is necessary to reduce the number of possible masks.
이에 따라, 데이터용 금속막과 반도체를 하나의 마스크로 식각하는 방안이 제안되었다. Accordingly, a method of etching the data metal film and the semiconductor with one mask has been proposed.
그러나, 데이터용 금속막과 반도체를 하나의 마스크로 식각하는 경우, 데이터용 금속막 하부 전면에 반도체가 남게 된다. 이 경우 백라이트와 같은 광원에 반도체가 노출되면 광 누설 전류가 발생하고 이는 박막 트랜지스터 표시판의 특성을 저하시켜 외부에서 잔상으로 시인될 수 있다.However, when the data metal film and the semiconductor are etched with one mask, the semiconductor remains on the entire lower surface of the data metal film. In this case, when the semiconductor is exposed to a light source such as a backlight, a light leakage current is generated, which may deteriorate the characteristics of the thin film transistor array panel and may be visually recognized as an afterimage from the outside.
따라서, 본 발명이 이루고자 하는 기술적 과제는 이러한 광 누설 전류의 발생을 감소시켜 잔상 등이 발생하지 않는 박막 트랜지스터 표시판을 제공하는 것이다.Accordingly, an object of the present invention is to provide a thin film transistor array panel in which the generation of light leakage current is reduced and no afterimage occurs.
상기한 목적을 달성하기 위한 본 발명에 다른 박막 트랜지스터 표시판은 기판, 기판 위에 형성되어 있는 게이트선, 기판 위에 형성되어 있으며 게이트선과 분리되어 있는 차광 부재, 게이트선 위에 형성되어 있는 게이트 절연막, 게이트 절연 막 위에 형성되어 있으며 차광 부재와 중첩하는 반도체, 반도체 위에 형성되어 있으며 소스 전극을 포함하는 데이터선, 반도체 위에 형성되어 있으며 소스 전극과 마주하는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되어 있는 보호막, 보호막 위에 형성되어 있으며 드레인 전극과 전기적으로 연결되어 있는 화소 전극, 그리고 보호막 위에 형성되어 있으며 차광 부재 및 데이터선을 연결하는 연결 부재를 포함한다.According to the present invention for achieving the above object, a thin film transistor array panel includes a substrate, a gate line formed on the substrate, a light blocking member formed on the substrate and separated from the gate line, a gate insulating film formed on the gate line, and a gate insulating film. A semiconductor formed on the semiconductor layer and overlapping the light blocking member, a data line formed on the semiconductor, a data line including a source electrode, a drain electrode formed on the semiconductor and facing the source electrode, a protective film formed on the data line and the drain electrode, and a protective film And a pixel electrode which is formed and electrically connected to the drain electrode, and a connection member which is formed on the passivation layer and connects the light blocking member and the data line.
반도체와 데이터선 사이에 형성되어 있는 저항성 접촉 부재를 더 포함할 수 있다.It may further include an ohmic contact formed between the semiconductor and the data line.
반도체는 데이터선 및 드레인 전극과 실질적으로 동일한 평면 모양을 가지는 제1 부분과 데이터선 및 드레인 전극으로 덮이지 않으며 소스 전극과 드레인 전극 사이에 위치한 제2 부분을 포함할 수 있다.The semiconductor may include a first portion having a planar shape substantially the same as the data line and the drain electrode, and a second portion not covered with the data line and the drain electrode and positioned between the source electrode and the drain electrode.
저항성 접촉 부재는 데이터선 및 드레인 전극과 동일한 평면 모양을 가질 수 있다.The ohmic contact may have the same planar shape as the data line and the drain electrode.
데이터선 및 반도체는 차광 부재를 노출하는 개구부를 가지고, 보호막은 개구부를 노출하는 접촉 구멍을 가지며, 연결 부재는 접촉 구멍과 개구부를 통하여 데이터선과 차광 부재를 연결할 수 있다.The data line and the semiconductor have an opening that exposes the light blocking member, the protective film has a contact hole that exposes the opening, and the connection member can connect the data line and the light blocking member through the contact hole and the opening.
접촉 구멍은 개구부 주변의 데이터선 위 표면을 노출하고 연결 부재는 개구부를 통하여 노출되어 있는 데이터선의 측면과 함께 접촉 구멍을 통하여 노출되어 있는 데이터선의 위 표면과도 접촉할 수 있다.The contact hole exposes the surface above the data line around the opening, and the connecting member may contact the surface of the data line exposed through the contact hole together with the side surface of the data line exposed through the opening.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right over" but also when there is another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.
그러면 도 1 내지 도 3을 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.Next, a thin film transistor array panel according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 to 3.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2 및 도 3은 각각 도 1의 박막 트랜지스터 표시판을 II-II 선 및 III-III 선을 따라 잘라 도시한 단면도이다.1 is a layout view of a thin film transistor array panel according to an exemplary embodiment of the present invention, and FIGS. 2 and 3 are cross-sectional views illustrating the thin film transistor array panel of FIG. 1 taken along lines II-II and III-III, respectively.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121), 복수의 유지 전극선(storage electrode line)(131) 및 차광 부재(122)가 형성되어 있다.A plurality of
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한 다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.The
유지 전극선(131)은 소정의 전압을 인가 받으며, 게이트선(121)과 거의 나란하게 뻗은 줄기선과 이로부터 갈라진 복수 쌍의 유지 전극(133a, 133b)을 포함한다. 유지 전극선(131) 각각은 인접한 두 게이트선(121) 사이에 위치하며 줄기선은 두 게이트선(121) 중 아래쪽에 가깝다. 유지 전극(133a, 133b) 각각은 줄기선과 연결된 고정단과 그 반대쪽의 자유단을 가지고 있다. 한 쪽 유지 전극(133b)의 고정단은 면적이 넓으며, 그 자유단은 직선 부분과 굽은 부분의 두 갈래로 갈라진다. 그러나 유지 전극선(131)의 모양 및 배치는 여러 가지로 변형될 수 있다.The
차광 부재(122)는 게이트선(121)과는 떨어져 형성되어 있으며 게이트선(121)에 수직한 방향으로 길게 형성되어 있다. 차광 부재(122)는 인접한 두 게이트선(121) 사이에 소정의 간격을 주기로 하여 반복적으로 배치되어 있다.The
게이트선(121), 유지 전극선(131) 및 차광 부재(122)는 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중 막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트선(121) 및 유지 전극선(131)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.The
게이트선(121), 유지 전극선(131) 및 차광 부재(122)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30°내지 약 80°인 것이 바람직하다.Side surfaces of the
게이트선(121), 유지 전극선(131) 및 차광 부재(1220 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.A
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated chlorinated amorphous silicon, a-Si) 또는 다결정 규소(poly silicon)로 이루어지는 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다. 선형 반도체(151)는 차광 부재(122)와 중첩하도록 배치되어 있다.A plurality of
반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 저항성 접촉 부재(161, 165)는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다. A plurality of linear and island ohmic
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30°내지 80°정도이다.Side surfaces of the
저항성 접촉 부재(161, 165) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.A plurality of
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차하고 차광 부재(122)와 중첩한다. 각 데이터선(171)은 또한 유지 전극선(131)과 교차하며 인접한 유지 전극(133a, 133b) 집합 사이에 형성된다. 데이터선(171) 및 그 하부의 저항성 접촉 부재(161)와 반도체(151)에는 차광 부재(122)를 노출하는 개구부(171H)가 형성되어 있다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.The
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다. 각 드레인 전극(175)은 면적이 넓은 한 쪽 끝 부분과 막대형인 다른 쪽 끝 부분을 가지고 있다. 넓은 끝 부분은 유지 전극선(131)과 중첩하며, 막대형 끝 부분은 C자형으로 구부러진 소스 전극(173)으로 일부 둘러싸여 있다.The
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.One
데이터선(171) 및 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171) 및 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.The
데이터선(171) 및 드레인 전극(175) 또한 그 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.The side of the
저항성 접촉 부재(161, 165)는 그 아래의 반도체(151)와 그 위의 데이터선 (171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 반도체(151)는 데이터선(171), 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 모양이다. 그러나 반도체(151)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.The
데이터선(171), 드레인 전극(175) 및 노출된 반도체(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 유기 절연물과 저유전율 절연물의 유전 상수는 4.0 이하인 것이 바람직하며 저유전율 절연물의 예로는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등을 들 수 있다. 유기 절연물 중 감광성(photosensitivity)을 가지는 것으로 보호막(180)을 만들 수도 있으며, 보호막(180)의 표면은 평탄할 수 있다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(151) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.A
보호막(180)에는 데이터선(171)의 끝 부분(179)과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181), 유지 전극(133b) 고정단 부근의 유지 전극선(131) 일부를 드러내는 복수의 접촉 구멍(183), 유지 전극(133b)의 자유단을 드러내는 복수의 접촉 구 멍(184)이 형성되어 있다. 또한, 데이터선(171)의 개구부(171H)와 대응하는 보호막(180)과 게이트 절연막(140)에는 차광 부재(122)를 드러내는 접촉 구멍(186)이 형성되어 있다. 접촉 구멍(186)은 개구부(171H)보다 넓게 형성되어 있어서 개구부(171H) 주변의 데이터선(171) 위 표면도 일부 노출한다.In the
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191), 복수의 연결 다리(overpass)(84), 복수의 접촉 보조 부재(contact assistant)(81, 82) 및 연결 부재(86) 가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.A plurality of
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.The
화소 전극(191)은 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)과 중첩한다. 화소 전극(191) 및 이와 전기적으로 연결된 드레인 전극(175)이 유지 전극선(131)과 중첩하여 이루는 축전기를 유지 축전기(storage capacitor)라 하며, 유지 축전기는 액정 축전기의 전압 유지 능력을 강화한다.The
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 데이터선(171) 및 게이트선(121)의 끝 부분(179, 129)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.The contact
연결 다리(84)는 게이트선(121)을 가로지르며, 게이트선(121)을 사이에 두고 반대쪽에 위치하는 접촉 구멍(184)을 통하여 유지 전극선(131)의 노출된 부분과 유지 전극(133b) 자유단의 노출된 끝 부분에 연결되어 있다. 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)은 연결 다리(84)와 함께 게이트선(121)이나 데이터선(171) 또는 박막 트랜지스터의 결함을 수리하는 데 사용할 수 있다.The connecting
연결 부재(86)는 접촉 구멍(186)을 통해서 데이터선(171)과 차광 부재(122)를 연결한다. 연결 부재(86)는 차광 부재(122)의 위 표면과 접촉하고, 데이터선(171)의 개구부(176H)의 측벽 및 접촉 구멍(186)을 통하여 노출되어 있는 데이터선(171)의 위 표면과 접촉한다.The
그러면, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 도 4 내지 도 16를 참조하여 설명한다.Next, a method of manufacturing a thin film transistor array panel according to another exemplary embodiment of the present invention will be described with reference to FIGS. 4 through 16.
도 4는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법 중 중간 단계에서의 배치도이고, 도 5는 도 4의 박막 트랜지스터 표시판을 V-V선을 따라 잘라 도시한 단면도이고, 도 6은 도 4의 박막 트랜지스터 표시판을 VI-VI선을 따라 잘라 도시한 단면도이고, 도 7 및 도 8은 도 5 및 도 6의 다음 단계에서의 단면도이고, 도 9 및 도 10은 도 7 및 도 8의 다음 단계에서의 단면도이고, 도 11은 도 9 및 도 10의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 12는 도 11의 박막 트랜지스터 표시판을 XII-XII선을 따라 잘라 도시한 단면도이고, 도 13은 도 11의 박막 트랜지스터 표시판을 XIII-XIII선을 따라 잘라 도시한 단면도이고, 도 14는 도 11의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 15는 도 14의 박막 트랜지스터 표시판을 XV-XV선을 따라 잘라 도시한 단면도이고, 도 16은 도 14의 박막 트랜지스터 표시판을 XVI-XVI선을 따라 잘라 도시한 단면도이다.4 is a layout view at an intermediate stage of a method of manufacturing a thin film transistor array panel according to another exemplary embodiment of the present invention, FIG. 5 is a cross-sectional view of the thin film transistor array panel of FIG. 4 taken along a line VV, and FIG. 4 is a cross-sectional view of the thin film transistor array panel of FIG. 4 taken along the line VI-VI, and FIGS. 7 and 8 are cross-sectional views of the next steps of FIGS. 5 and 6, and FIGS. 9 and 10 are next to FIGS. 7 and 8. FIG. 11 is a layout view of a thin film transistor array panel in the next steps of FIGS. 9 and 10, FIG. 12 is a cross-sectional view of the thin film transistor array panel of FIG. 11 taken along the line XII-XII, and FIG. 13. 11 is a cross-sectional view of the thin film transistor array panel of FIG. 11 taken along the line XIII-XIII, FIG. 14 is a layout view of the thin film transistor array panel in the next step of FIG. 11, and FIG. 15 is a thin film transistor array panel of FIG. FIG. 16 is a cross-sectional view taken along the XV-XV line, and FIG. 16 is a cross-sectional view taken along the XVI-XVI line of the thin film transistor array panel of FIG. 14.
먼저, 도 4 내지 도 6에 도시한 바와 같이, 투명 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 금속막을 형성한다. 그런 다음 습식 또는 건식 식각하여 게이트 전극(124) 및 끝부분(129)을 포함하는 복수의 게이트선(121), 유지 전극(133a, 133b)을 포함하는 복수의 유지 전극선(131) 및 차광 부재(122)를 형성한다.First, as shown in FIGS. 4 to 6, a metal film is formed on an insulating
그리고 게이트선(121), 유지 전극선(131) 및 차광 부재(122) 위에 질화규소(SiNx) 따위로 만들어진 게이트 절연막(140), 불순물이 도핑되지 않은 진성 비정질 규소(a-Si)층(150) 및 불순물이 도핑된 비정질 규소(n+ a-Si)층(160)을 형성한다. And a
연속적으로, 불순물이 도핑된 비정질 규소층(160) 위에 스퍼터링 방법으로 데이터 금속층(170)을 형성한다. Subsequently, the
도 7 및 도 8에 도시한 바와 같이, 데이터 금속층(170) 위에 감광막을 형성한 후 노광 및 현상하여 서로 다른 두께를 가지는 감광막 패턴(52, 54)을 형성한다.As shown in FIGS. 7 and 8, the photoresist film is formed on the
여기서, 설명의 편의상, 배선이 형성될 부분의 데이터 금속층(170), 불순물이 도핑된 비정질 규소층(160), 진성 비정질 규소층(150)을 배선 부분(A)이라 하고, 게이트 전극(124) 위에 채널이 형성되는 부분을 채널 부분(B)이라 하고, 배선 부분(A) 및 채널 부분(B)을 제외한 영역을 나머지 부분(C)이라 한다.Here, for convenience of description, the
감광막 패턴(52, 54) 중에서 배선 부분(A)에 위치한 제1 감광막 패턴(52)은 채널 부분(B)에 위치한 제2 감광막 패턴(54)보다 두껍게 형성하며, 나머지 부분(C)의 감광막은 모두 제거한다. 이 때, 제1 감광막 패턴(52)의 두께와 제2 감광막 패턴(54)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제2 감광막 패턴(54)의 두께를 제1 감광막 패턴(52)의 두께의 1/2 이하로 하는 것이 바람직하다. Among the
이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.As described above, there may be various methods of forming the thickness of the photoresist film differently according to the position. A semi-transparent area as well as a transparent area and a light blocking area may be formed in the exposure mask. For example. The semi-transmissive region includes a slit pattern, a lattice pattern, or a thin film having a medium transmittance or a medium thickness. When using the slit pattern, it is preferable that the width of the slits and the interval between the slits are smaller than the resolution of the exposure machine used for the photographic process. Another example is to use a photoresist film that can be reflowed. That is, a thin portion is formed by forming a reflowable photoresist pattern with a normal mask having only a transparent region and a light shielding region and then reflowing so that the photoresist film flows into an area where no photoresist remains.
이어서, 도 9 및 도 10에 도시한 바와 같이, 제1 감광막 패턴(52)을 이용하여 나머지 부분(C)에 노출되어 있는 데이터 금속층(170)을 습식 식각(wet etching)으로 제거하여 개구부(176H)를 가지는 데이터 금속 패턴(171, 174, 179)을 형성한다. Subsequently, as illustrated in FIGS. 9 and 10, the
그 다음, 데이터 금속 패턴(171, 174, 179)을 마스크로 하여 나머지 부분(C)에 남아있는 불순물이 도핑된 비정질 규소층(160) 및 진성 비정질 규소층(150)을 건식 식각(dry etching)한다.Next, dry etching the
이어서, 에치백(etch back) 공정을 이용하여 채널 부분(B)에 존재하는 제2 감광막 패턴(54)을 제거한다. 이 때, 제1 감광막 패턴(52)의 두께도 어느 정도 얇아진다. Next, the
그 다음, 도 11 내지 도 13에 도시한 바와 같이, 제2 감광막 패턴(54)이 제거된 제1 감광막 패턴(52)을 마스크로 습식 식각하여 데이터 금속 패턴(174)을 소스 전극(173)과 드레인 전극(175)으로 분리하고, 소스 전극(173)과 드레인 전극(175) 사이의 채널 영역에 불순물이 도핑된 비정질 규소 패턴(164)을 노출시킨다. 11 to 13, the first
이어서, 제1 감광막 패턴(52)을 제거한다.Subsequently, the first
그 다음, 채널 영역에 위치한 불순물이 도핑된 비정질 규소 패턴(164)을 건식 식각한다.Thereafter, the
다음, 도 14 내지 도 16에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)에 의해 가려지지 않는 반도체의 돌출부(154)를 덮도록 보호막(180)을 형성한다.Next, as shown in FIGS. 14 to 16, the
이어서, 보호막(180)을 사진 공정으로 식각하여 복수의 접촉 구멍(181, 182, 184, 185, 186)을 형성한다. Next, the
마지막으로, 도 1 내지 도 3에 도시한 바와 같이, 보호막(180) 위에 ITO 또는 IZO 따위의 투명한 도전 물질을 스퍼터링으로 증착한 후 패터닝하여, 화소 전극(191), 접촉 보조 부재(81, 82) 연결 다리(84) 및 연결 부재(86)를 형성한다. Finally, as shown in FIGS. 1 to 3, a transparent conductive material such as ITO or IZO is deposited on the
상기와 같이, 차광 부재를 형성함으로써 데이터선 아래의 반도체에 광이 조사되는 것을 차단할 수 있으므로 누설 전류 등이 발생하지 않는다. 또한 차광 부재와 데이터선을 연결하여 차광 부재와 데이터선의 전압을 동일하게 함으로써 추가 기생 용량이 발생하지 않아 데이터선의 부하가 증가하거나 신호의 전달 속도가 감소하거나 하지 않는다.As described above, the light blocking member can be prevented from irradiating light to the semiconductor under the data line, so that no leakage current or the like is generated. In addition, by connecting the light blocking member and the data line to make the voltage of the light blocking member and the data line the same, no additional parasitic capacitance is generated, so that the load of the data line is not increased or the signal transmission speed is not reduced.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of the invention.
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050094424A KR20070039275A (en) | 2005-10-07 | 2005-10-07 | Thin film transistor array panel |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050094424A KR20070039275A (en) | 2005-10-07 | 2005-10-07 | Thin film transistor array panel |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20070039275A true KR20070039275A (en) | 2007-04-11 |
Family
ID=38160170
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050094424A KR20070039275A (en) | 2005-10-07 | 2005-10-07 | Thin film transistor array panel |
Country Status (1)
Country | Link |
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KR (1) | KR20070039275A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101383703B1 (en) * | 2007-10-04 | 2014-04-10 | 삼성디스플레이 주식회사 | Thin film transistor array panel and manufacturung method thereof |
-
2005
- 2005-10-07 KR KR1020050094424A patent/KR20070039275A/en not_active Application Discontinuation
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KR101383703B1 (en) * | 2007-10-04 | 2014-04-10 | 삼성디스플레이 주식회사 | Thin film transistor array panel and manufacturung method thereof |
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Legal Events
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WITN | Withdrawal due to no request for examination |