KR20070034322A - Single line data transmission method and apparatus - Google Patents

Single line data transmission method and apparatus Download PDF

Info

Publication number
KR20070034322A
KR20070034322A KR1020050088872A KR20050088872A KR20070034322A KR 20070034322 A KR20070034322 A KR 20070034322A KR 1020050088872 A KR1020050088872 A KR 1020050088872A KR 20050088872 A KR20050088872 A KR 20050088872A KR 20070034322 A KR20070034322 A KR 20070034322A
Authority
KR
South Korea
Prior art keywords
data line
data
reference voltage
precharge
terminal
Prior art date
Application number
KR1020050088872A
Other languages
Korean (ko)
Inventor
김보근
임재우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050088872A priority Critical patent/KR20070034322A/en
Publication of KR20070034322A publication Critical patent/KR20070034322A/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 반도체 장치의 싱글 라인 데이터 전송 시스템에 관한 것으로, 데이터 송신부와; 기준전압 레벨로 프리차지되는 데이터 라인과; 상기 데이터 송신부로부터의 데이터 전송에 따른 상기 데이터 라인의 전위 변동을 상기 기준전압에 대비하여 감지하는 데이터 수신부를 포함한다.

Figure 112005053348888-PAT00001

The present invention relates to a single line data transmission system of a semiconductor device, comprising: a data transmitter; A data line precharged to a reference voltage level; And a data receiver configured to detect a potential change of the data line in response to data transmission from the data transmitter in preparation for the reference voltage.

Figure 112005053348888-PAT00001

Description

싱글 라인 데이터 전송 방법 및 장치{METHOD AND APPARATUS FOR SINGLE LINE DATA TRANSFER}METHOD AND APPARATUS FOR SINGLE LINE DATA TRANSFER}

도 1a는 일반적인 데이터 전송을 위한 데이터 라인 구성을 설명하는 회로도;1A is a circuit diagram illustrating a data line configuration for general data transmission;

도 1b는 도 1a의 3상 버퍼의 예를 보여주는 회로도;1B is a circuit diagram illustrating an example of the three-phase buffer of FIG. 1A;

도 2는 본 발명의 데이터 라인 구성을 설명하는 블록도;2 is a block diagram illustrating a data line configuration of the present invention;

도 3은 본 발명의 제 1 실시예에 따른 데이터 라인을 설명하는 회로도;3 is a circuit diagram illustrating a data line according to a first embodiment of the present invention;

도 4는 도 3의 제 1 실시예에 따른 데이터 라인 동작을 설명하는 타이밍도;4 is a timing diagram illustrating a data line operation according to the first embodiment of FIG. 3;

도 5는 본 발명의 제 2 실시예에 따른 데이터 라인을 설명하는 회로도;5 is a circuit diagram illustrating a data line according to a second embodiment of the present invention;

도 6은 도 5의 제 2 실시예에 따른 데이터 라인 동작을 설명하는 타이밍도;6 is a timing diagram illustrating a data line operation according to the second embodiment of FIG. 5;

도 7은 본 발명의 제 3 실시예에 따른 데이터 라인을 설명하는 회로도;7 is a circuit diagram illustrating a data line according to a third embodiment of the present invention;

도 8은 도 7의 제 3 실시예에 따른 데이터 라인 동작을 설명하는 타이밍도.8 is a timing diagram illustrating a data line operation according to the third embodiment of FIG.

*도면의 주요부분에 대한 부호의 설명** Explanation of symbols for main parts of drawings *

10 : 송신 3상 버퍼 20 : 수신 3상 버퍼10: transmit 3-phase buffer 20: receive 3-phase buffer

100 : 셀 어레이 110 : Y-게이트100: cell array 110: Y-gate

120 : 감지증폭기 121 : 3상 버퍼120: detection amplifier 121: three-phase buffer

130 : 래치 회로 140 : 프리차지 회로130: latch circuit 140: precharge circuit

150 : 데이터 전송 제어부 160 : 기준전압 발생기 150: data transmission control unit 160: reference voltage generator

본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 데이터 전송에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to data transfer of semiconductor memory devices.

일반적으로 반도체 메모리 장치는 셀 어레이에 저장된 셀 데이터가 셀 어레이의 외부로 출력되기 위해 감지증폭기에 의해서 셀 데이터가 감지 및 증폭되고, 감지 및 증폭된 데이터가 래치회로에 의해 래치된다. 고속 및 저전력의 데이터 전송을 위해서 하나의 데이터 경로를 상보적인 두 개의 라인으로 구성하여 저전압 및 저잡음 특성을 갖는 데이터 라인을 구성할 수 있다. 그러나 회로의 구조적인 문제 또는 집적도의 증가를 위해 하나의 데이터 경로를 상보적인 두 개의 라인으로 구성하기 어려운 경우 싱글 데이터 라인이 적용되어야 한다.In general, in a semiconductor memory device, cell data stored in the cell array is sensed and amplified by a sense amplifier so that the cell data stored in the cell array is output to the outside of the cell array, and the sensed and amplified data is latched by the latch circuit. For high speed and low power data transmission, one data path may be configured with two complementary lines to form a data line having low voltage and low noise characteristics. However, if it is difficult to construct a single data path with two complementary lines for structural problems of the circuit or to increase the degree of integration, a single data line should be applied.

도 1a는 메모리 장치에서 일반적으로 사용되는 싱글 데이터 라인을 설명하는 회로도이다. 도 1a를 참조하면, 데이터 전송 회로는 송수신단을 각각 구성하는 3상 버퍼(10, 20)와 데이터 라인(DL)으로 구성된다. 송신단의 3상 버퍼(10)가 데이터 출력 활성화 신호(En_DATA)에 응답하여 활성화되면, 데이터 라인의 전위는 입력 데이터(DATA_IN)의 논리치가 반전된 레벨로 스윙(Swing)하게 된다. 수신단의 3상 버퍼(20)는 래치 활성화 신호(En_LCH)에 응답하여 데이터 라인(DL)의 전위상태를 감지하여 전송된 데이터의 논리치(DATA_OUT)를 출력한다. 1A is a circuit diagram illustrating a single data line generally used in a memory device. Referring to FIG. 1A, a data transmission circuit includes three phase buffers 10 and 20 and a data line DL that respectively constitute a transmitting and receiving end. When the three-phase buffer 10 of the transmitter is activated in response to the data output activation signal En_DATA, the potential of the data line swings to a level at which the logic value of the input data DATA_IN is inverted. The 3-phase buffer 20 of the receiving end senses the potential state of the data line DL in response to the latch activation signal En_LCH and outputs a logic value DATA_OUT of the transmitted data.

도 1b는 상술한 도 1a의 3상 버퍼(10, 20)를 보여주는 회로도이다. 도 1b를 참조하면, 데이터 출력 활성화 신호(En_DATA)가 하이 레벨로 설정되면, 3상 버퍼(10, 20)는 입력 데이터(DATA_IN)의 반전된 전압 레벨을 출력시키는 인버터로 동작하게 된다. 데이터 송신단을 구성하는 3상 버퍼(10)의 경우, 데이터 출력 활성화 신호(En_DATA)가 하이 레벨로 활성화되고, 입력 데이터(DATA_IN)가 하이 레벨일 때, 하측의 두 NMOS 트랜지스터(NM1, NM2)는 턴-온 되어 데이터 라인(DL)을 접지로 방전(Discharge) 시킨다. 결과적으로 입력 데이터의 반전된 전압 레벨로 데이터 라인이 설정된다. 상술한 3상 버퍼(10, 20)를 데이터 라인(DL)의 송신부와 수신부에 설치하면, 송신한 데이터에 해당하는 논리치를 수신부가 전송받을 수 있다.FIG. 1B is a circuit diagram illustrating the three-phase buffers 10 and 20 of FIG. 1A described above. Referring to FIG. 1B, when the data output activation signal En_DATA is set to a high level, the three-phase buffers 10 and 20 operate as an inverter for outputting an inverted voltage level of the input data DATA_IN. In the three-phase buffer 10 constituting the data transmitting end, when the data output activation signal En_DATA is activated at the high level and the input data DATA_IN is at the high level, the two lower NMOS transistors NM1 and NM2 are It is turned on to discharge the data line DL to ground. As a result, the data line is set to the inverted voltage level of the input data. When the above-described three-phase buffers 10 and 20 are provided in the transmitter and receiver of the data line DL, the receiver may receive a logical value corresponding to the transmitted data.

상술한 종래 기술에 따른 데이터 라인(DL) 회로의 구성에 따르면, 데이터 라인(DL)의 전위를 하이 임피던스(Hi-Z)로 초기화하거나, 전원전압(Vcc) 또는 접지전압 레벨로 초기화한 후에 전송하는 데이터의 논리치에 따라 데이터 라인을 접지전압과 전원전압 사이를 천이하도록 하였다. 이런 경우 설계 구조상 큰 용량(Capacitance)을 갖는 데이터 라인(DL)의 경우 전압의 천이 속도의 한계를 가지게 된다. 큰 용량을 가진 데이터 라인에서 고정된 전원전압과 접지전압 사이를 스윙하는데 소요되는 천이 속도 문제는 결과적 데이터 전송속도의 감소로 이어진다. 또한, 프리차지된 데이터 라인(DL)의 전원전압(Vcc) 또는 접지전압 레벨로의 천이시, 3상 버퍼(10)의 충전(Charge) 혹은 방전(Discharge) 전류에 의한 전력소모도 무시할 수 없는 문제이다. 데이터 수신부 측면에서는 래치되는 데이터의 논리치를 판별하는 마진(Margin)을 적정이상으로 두기 위해서는 전원전압과 접지전압 사이에 스윙하는 데이터 라인의 전압 레벨차이가 커야한다. 따라서 종래 기술에 따른 데이터 전송 시스템은 구조적으로 피할 수 없는 용량(Capacitance)에도 불구하고 데이터 라인을 충분히 큰 전압으로 스윙해야 하기 때문에 속도의 저하, 전력의 소모, 큰 전류의 방전에 따르는 노이즈 발생과 같은 문제가 필연적이었다. According to the above-described configuration of the data line DL circuit, the potential of the data line DL is initialized to high impedance Hi-Z or transmitted after initializing to the power supply voltage Vcc or ground voltage level. According to the logic value of the data, the data line is made to transition between the ground voltage and the power supply voltage. In this case, a data line DL having a large capacitance in the design structure has a limit of a voltage transition rate. Transition rate problems in swinging between a fixed supply voltage and ground voltage in large capacity data lines lead to a reduction in the resulting data rate. In addition, when the precharged data line DL transitions to the power supply voltage Vcc or the ground voltage level, power consumption due to the charge or discharge current of the three-phase buffer 10 cannot be ignored. It is a problem. On the data receiver side, the voltage level difference between the data line swinging between the power supply voltage and the ground voltage must be large in order to set a margin for determining the logic value of the latched data to an appropriate value. Therefore, the data transmission system according to the prior art has to swing the data line to a sufficiently large voltage despite the structurally unavoidable capacity, such as a decrease in speed, power consumption, and noise generated by a large current discharge. The problem was inevitable.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 전위의 변화폭이 작은 데이터 라인을 제공하는 데 있다.The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a data line with a small change in potential.

본 발명의 다른 목적은 큰 용량을 가진 데이터 라인에서도 고속 데이터 전송이 가능한 데이터 전송 시스템을 제공하는 데 있다.Another object of the present invention is to provide a data transmission system capable of high-speed data transmission even in a data line having a large capacity.

본 발명의 다른 목적은 데이터 라인의 미소 폭의 스윙을 감지하여 데이터로 래치하는 데이터 전송 시스템을 제공하는 데 있다.Another object of the present invention is to provide a data transmission system that detects a small width swing of a data line and latches the data.

상기 목적을 달성하기 위한 본 발명의 싱글 라인 데이터 전송 시스템은, 데이터 송신부와; 기준전압 레벨로 프리차지되는 데이터 라인과; 상기 데이터 송신부로부터의 데이터 전송에 따른 상기 데이터 라인의 전위 변동을 상기 기준전압에 대비하여 감지하는 데이터 수신부를 포함한다.Single line data transmission system of the present invention for achieving the above object, the data transmission unit; A data line precharged to a reference voltage level; And a data receiver configured to detect a potential change of the data line in response to data transmission from the data transmitter in comparison with the reference voltage.

바람직한 실시예에 있어서, 상기 데이터 라인은 기준전압으로 프리차지되기 위한 프리차지 회로를 포함한다.In a preferred embodiment, the data line includes a precharge circuit for precharging to a reference voltage.

바람직한 실시예에 있어서, 상기 싱글 라인 데이터 전송 시스템은 상기 기준전압을 생성하기 위한 기준전압 발생기를 더 포함한다.In a preferred embodiment, the single line data transmission system further comprises a reference voltage generator for generating the reference voltage.

바람직한 실시예에 있어서, 상기 데이터 수신부는 상기 데이터 라인과 상기 기준전압을 입력으로 하는 차동증폭기로 구성된다.In a preferred embodiment, the data receiver comprises a differential amplifier for inputting the data line and the reference voltage.

상기 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 메모리 장치의 감지증폭기로부터 감지된 데이터를 데이터 라인을 통해서 전달받아 래치하는 래치회로에 있어서, 상기 감지증폭기의 데이터 송신부와; 상기 데이터 라인을 기준전압 레벨로 프리차지하는 프리차지 회로와; 상기 기준전압과 상기 데이터 라인의 전위 차이를 감지하는 데이터 수신부를 포함한다.According to an aspect of the present invention for achieving the above object, a latch circuit for receiving and latching data sensed from a sense amplifier of a memory device through a data line, comprising: a data transmitter of the sense amplifier; A precharge circuit for precharging the data line to a reference voltage level; And a data receiver configured to detect a potential difference between the reference voltage and the data line.

바람직한 실시예에 있어서, 상기 래치회로는 상기 데이터 송신부를 활성화하고 상기 프리차지 회로를 제어하는 초기화 신호 및 프리차지 활성화 신호와 그리고 상기 데이터 수신부의 래치동작을 활성화하는 래치 활성화 신호를 생성하는 제어회로를 포함한다.In a preferred embodiment, the latch circuit comprises a control circuit for generating an initialization signal and a precharge activation signal for activating the data transmitter and controlling the precharge circuit, and a latch activation signal for activating a latch operation of the data receiver. Include.

바람직한 실시예에 있어서, 상기 프리차지 회로는 프리차지 활성화 신호에 응답하여 상기 데이터 라인의 전압이 상기 기준전압보다 낮을 경우 전원전압으로부터 상기 데이터 라인의 전하를 충전하는 충전부와; 상기 프리차지 활성화 신호에 응답하여 상기 데이터 라인의 전압이 상기 기준전압보다 높을 경우 접지로 상기 데이터 라인의 전하를 방전하는 방전부를 포함한다.In an embodiment, the precharge circuit may include a charging unit configured to charge a charge of the data line from a power supply voltage when the voltage of the data line is lower than the reference voltage in response to a precharge activation signal; And a discharge unit configured to discharge the charge of the data line to ground when the voltage of the data line is higher than the reference voltage in response to the precharge activation signal.

바람직한 실시예에 있어서, 상기 충전부는 비반전 단자로는 상기 데이터 라인의 전압이, 반전 단자로는 상기 기준전압이 입력되는 제 1 차동증폭기와; 상기 제 1 차동증폭기의 출력 신호를 게이트 단자로, 상기 전원전압을 소스 단자로, 그리고 상기 데이터 라인을 드레인 단자로 연결하는 피모스(PMOS) 트랜지스터를 포함한다.The charging unit may include: a first differential amplifier configured to input a voltage of the data line to a non-inverting terminal and the reference voltage to an inverting terminal; And a PMOS transistor connecting an output signal of the first differential amplifier to a gate terminal, the power supply voltage to a source terminal, and the data line to a drain terminal.

바람직한 실시예에 있어서, 상기 방전부는, 비반전 단자로는 상기 데이터 라인의 전압이, 반전단자로는 상기 기준전압이 입력되는 제 2 차동증폭기와; 상기 제 2 차동증폭기의 출력 신호를 게이트 단자로, 상기 데이터 라인을 소스 단자로, 그리고 접지 단자를 드레인 단자로 하는 엔모스(NMOS) 트랜지스터를 포함한다.In an exemplary embodiment, the discharge unit may include: a second differential amplifier configured to input a voltage of the data line as a non-inverting terminal and the reference voltage as an inverting terminal; And an NMOS transistor having an output signal of the second differential amplifier as a gate terminal, the data line as a source terminal, and a ground terminal as a drain terminal.

바람직한 실시예에 있어서, 상기 프리차지 회로는 초기화 신호에 응답하여 전원전압 레벨로 상기 데이터 라인을 초기화하는 스위치와; 프리차지 활성화 신호에 응답하여 상기 기준전압으로 상기 데이터 라인을 프리차지 하는 방전부를 포함한다.In a preferred embodiment, the precharge circuit comprises: a switch for initializing the data line to a power supply voltage level in response to an initialization signal; And a discharge unit configured to precharge the data line with the reference voltage in response to a precharge activation signal.

바람직한 실시예에 있어서, 상기 방전부는 비반전 단자로는 상기 데이터 라인이, 반전단자로는 상기 기준전압이 입력되는 차동증폭기와; 상기 차동증폭기의 출력 신호를 게이트 단자로, 상기 데이터 라인을 소스 단자로, 그리고 접지 단자를 드레인 단자로 하는 엔모스(NMOS) 트랜지스터를 포함한다.The discharge unit may include: a differential amplifier configured to input the data line as a non-inverting terminal and the reference voltage as an inverting terminal; And an NMOS transistor having an output signal of the differential amplifier as a gate terminal, the data line as a source terminal, and a ground terminal as a drain terminal.

바람직한 실시예에 있어서, 상기 프리차지 회로는 데이터 라인 초기화 신호에 응답하여 접지 전압으로 상기 데이터 라인을 초기화하는 스위치와; 프리차지 활성화 신호에 응답하여 상기 기준전압으로 상기 데이터 라인을 프리차지하는 충전부를 포함한다.In a preferred embodiment, the precharge circuit comprises a switch for initializing the data line to a ground voltage in response to a data line initialization signal; And a charging unit configured to precharge the data line with the reference voltage in response to a precharge activation signal.

바람직한 실시예에 있어서, 상기 충전부는, 비반전 단자로는 상기 데이터 라인의 전압이, 반전 단자로는 상기 기준전압이 입력되는 차동증폭기와; 상기 차동증폭기의 출력 신호를 게이트 단자로, 상기 전원전압을 소스 단자로, 그리고 상기 데이터 라인을 드레인 단자로 연결하는 피모스(PMOS) 트랜지스터를 포함한다.The charging unit may include: a differential amplifier configured to input a voltage of the data line to a non-inverting terminal and the reference voltage to an inverting terminal; And a PMOS transistor connecting an output signal of the differential amplifier to a gate terminal, the power supply voltage to a source terminal, and the data line to a drain terminal.

바람직한 실시예에 있어서, 상기 데이터 수신부는 상기 데이터 라인과 상기 기준전압을 입력으로 하는 차동증폭기로 구성된다.In a preferred embodiment, the data receiver comprises a differential amplifier for inputting the data line and the reference voltage.

상술한 구성에 의거한 본 발명의 데이터 전송 회로는 데이터 라인의 미소 전압 스윙만으로도 데이터의 전송과 래치가 가능하여, 큰 용량이 존재하는 데이터 라인이 전원전압과 접지 간의 전위차로 풀 스윙(Full Swing) 할 필요가 없기 때문에 소모전력의 감소와 데이터 전송의 고속화를 가능하게 한다.In the data transmission circuit of the present invention based on the above-described configuration, data can be transmitted and latched only by a small voltage swing of the data line, so that a data line having a large capacity is full swing due to a potential difference between the power supply voltage and ground. This eliminates the need for power consumption and enables faster data transmission.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2는 본 발명의 데이터 전송 시스템을 간략히 설명하는 블록도이다. 도 2를 참조하면, 셀 어레이(100)에 저장된 데이터는 독출 동작시 감지증폭기(120)에서 센싱되어 데이터 라인(DL)으로 전달된다. 래치회로(130)는 데이터 라인(DL) 전위의 변화를 감지하여 독출된 데이터를 출력한다. 이러한 제반 동작들이 수행되기 위한 구성들간의 유기적 동작이 상술한 도면에 의거하여 이하에서 설명될 것이다.2 is a block diagram briefly illustrating a data transmission system of the present invention. Referring to FIG. 2, the data stored in the cell array 100 is sensed by the sense amplifier 120 in a read operation and transferred to the data line DL. The latch circuit 130 detects a change in the potential of the data line DL and outputs the read data. The organic operation between the components for performing these various operations will be described below on the basis of the above-mentioned drawings.

셀 어레이(100)는 하나의 비트 라인에 복수의 메모리 셀들이 병렬로 배열되는 구조를 갖는 노어형 플래시 메모리 셀들로 구성된다. 본 발명에서는 노어형 메모리 셀에 대해서 설명하였으나 본 발명의 데이터 전송 스킴은 노어형 플래시 메모리 장치에 국한되지 않음은 이 분야에서 통상적인 지식을 습득한 자들에게는 자명하다.The cell array 100 is composed of NOR flash memory cells having a structure in which a plurality of memory cells are arranged in parallel on one bit line. Although the NOR-type memory cell has been described in the present invention, it is apparent to those who have acquired the general knowledge in this field that the data transfer scheme of the present invention is not limited to the NOR-type flash memory device.

Y-게이트(110)는 어드레스에 대응하는 셀들을 선택한다. 독출 동작시에 어드 레스에 응답하여 해당하는 셀들의 비트 라인이 감지증폭기(120)에 연결되어 셀의 상태를 감지하도록 비트라인을 선택한다. The Y-gate 110 selects cells corresponding to the address. In response to the address during the read operation, the bit lines of the corresponding cells are connected to the sense amplifier 120 to select the bit lines to sense the state of the cells.

감지증폭기(120)는 독출 동작시 비트 라인을 통해서 전압 레벨로 전달되는 셀의 데이터를 감지하여 증폭한다. 일반적으로 감지증폭기(120)는 선택된 셀의 비트 라인 전압이 소정의 기준전압(데이터의 판정 기준전압)과 비교되고, 그 비교 결과 신호가 증폭되어 데이터 라인(DL)을 경유하여 래치회로(130)에 전달된다. 이때 증폭된 비교 결과 신호는 감지증폭기(120)의 출력단을 형성하는 3상 버퍼를 통해서 데이터 라인(DL)으로 전달된다. 3상 버퍼의 데이터 출력 활성화는 후술하게 될 데이터 전송 제어부(150)로부터 전달되는 데이터 출력 활성화신호(En_DATA)에 응답하여 이루어진다. The sense amplifier 120 senses and amplifies data of a cell delivered at a voltage level through a bit line during a read operation. In general, the sense amplifier 120 may compare the bit line voltage of the selected cell with a predetermined reference voltage (determination reference voltage of data), and as a result of the comparison, the signal may be amplified to latch the circuit 130 through the data line DL. Is passed on. In this case, the amplified comparison result signal is transferred to the data line DL through a three-phase buffer forming the output terminal of the sense amplifier 120. The data output activation of the three-phase buffer is performed in response to the data output activation signal En_DATA transmitted from the data transmission control unit 150 which will be described later.

래치회로(130)는 래치 활성화 신호(En_LCH)에 응답하여 데이터 라인(DL)을 통해서 전달되는 데이터를 래치한다. 특히 본 발명의 래치회로(130)는 기준전압(Vref)과 데이터 라인(DL)의 전압 차이를 전송 데이터로 감지하도록 구성된다. 예를 들면 데이터 라인(DL)과 기준전압(Vref)을 입력으로 하는 차동증폭기로 구성할 수 있다.The latch circuit 130 latches data transferred through the data line DL in response to the latch activation signal En_LCH. In particular, the latch circuit 130 of the present invention is configured to detect the voltage difference between the reference voltage Vref and the data line DL as transmission data. For example, it can be configured as a differential amplifier which inputs the data line DL and the reference voltage Vref.

프리차지 회로(140)는 프리차지 활성화 신호(En_PRC)에 응답하여 데이터 라인을 기준전압(Vref) 레벨로 프리차지한다. 데이터 라인(DL)을 전원전압(Vcc)이나 접지전압 레벨로 초기화한 이후에 프리차지 하는 경우에는 초기화 신호(INIT)에 응답하여 데이터 라인을 전원전압이나 접지전압으로 초기화한 뒤에 기준전압(Vref)으로 프리차지할 수 있다.The precharge circuit 140 precharges the data line to the reference voltage level Vref in response to the precharge activation signal En_PRC. In the case of precharging after initializing the data line DL to the power supply voltage Vcc or the ground voltage level, in response to the initialization signal INIT, the data line is initialized to the power supply voltage or the ground voltage and then the reference voltage Vref. Can be precharged.

데이터 전송 제어부(150)는 감지증폭기(120)의 출력단으로부터 래치회로(130)의 입력단까지의 일련의 데이터 전달 시퀀스를 제어하는 제어신호들을 발생한다. 데이터의 전송을 위한 데이터 전송 제어부(150)의 시퀀스는 초기화 신호(INIT)를 생성하여 데이터 라인(DL)을 초기화하고, 프리차지 활성화 신호(En_PRC)를 생성하여 기준전압으로 데이터 라인을 프리차지한다. 이후에는 데이터 출력 활성화 신호(En_DATA) 및 데이터 래치 활성화 신호(En_LCH)의 생성을 통한 데이터 전송 및 래치 동작으로 이루어진다. The data transmission controller 150 generates control signals for controlling a series of data transfer sequences from the output terminal of the sense amplifier 120 to the input terminal of the latch circuit 130. The sequence of the data transmission controller 150 for data transmission generates an initialization signal INIT to initialize the data line DL, and generates a precharge activation signal En_PRC to precharge the data line with a reference voltage. . Subsequently, data transfer and latch operations are performed by generating the data output activation signal En_DATA and the data latch activation signal En_LCH.

상술한 본 발명에 따른 메모리 장치를 통하여 비트 라인으로 전달되는 셀 데이터 신호가 감지증폭기(120)에 의해 감지 신호(SAO)로 증폭되고 래치회로(130)로 전달되는 독출 동작의 일부분이 설명되었다. 이러한 구성에 따르면 본 발명의 데이터 전송 시스템은 데이터 라인(DL)을 기준전압(Vref) 레벨로 프리차지한다. 감지증폭기(120)에 의해 감지된 신호가 데이터 라인(DL)으로 전달됨에 따르는 데이터 라인(DL)의 레벨변동을 래치회로(130)가 감지하여 데이터로 출력한다. 래치회로(130)는 기준전압(Vref)에 대한 데이터 라인(DL)의 변동전압이 차동증폭되도록 구성되기 때문에 결과적으로 접지전압과 전원전압 레벨 사이를 풀 스윙(Full Swing) 하지않고도 신속한 데이터 전송이 가능하다. A part of the read operation in which the cell data signal transmitted to the bit line through the memory device according to the present invention is amplified by the sense amplifier 120 into the sense signal SAO and transferred to the latch circuit 130 is described. According to this configuration, the data transmission system of the present invention precharges the data line DL to the reference voltage level Vref. The latch circuit 130 senses the level change of the data line DL as the signal sensed by the sensing amplifier 120 is transferred to the data line DL and outputs the data. Since the latch circuit 130 is configured such that the variable voltage of the data line DL with respect to the reference voltage Vref is differentially amplified, as a result, fast data transfer is possible without a full swing between the ground voltage and the power supply voltage level. It is possible.

도 3은 본 발명에 따른 프리차지 회로(140) 및 래치회로(130)의 제 1 실시예를 보여주는 회로도이다. 도 3을 참조하면, 프리차지 회로(140)는 프리차지 활성화 신호(En_PRC)에 응답하여 데이터 라인(DL)을 기준전압(Vref)으로 프리차지한다. 래치회로(130)는 감지증폭기(120)의 송신단인 3상 버퍼(121)를 통해서 출력되는 신호 의 레벨과 기준전압(Vref)과의 차이를 검출하여 데이터를 수신한다. 3 is a circuit diagram showing a first embodiment of the precharge circuit 140 and the latch circuit 130 according to the present invention. Referring to FIG. 3, the precharge circuit 140 precharges the data line DL to the reference voltage Vref in response to the precharge activation signal En_PRC. The latch circuit 130 receives data by detecting a difference between a signal level and a reference voltage Vref output through the three-phase buffer 121, which is a transmitting end of the sense amplifier 120.

3상 버퍼(121)는 도 1b에 예시적으로 도시된 3상 버퍼로 구성될 수 있다. 감지증폭기(120)의 출력단을 구성하는 3상 버퍼(121)는 감지증폭기(120)의 감지 신호(SAO)를 데이터 출력 활성화 신호(En_DATA)에 응답하여 데이터 라인(DL)으로 전달한다. 그러나 감지증폭기(120)의 데이터 출력단이 도시된 3상 버퍼에 국한되지 않음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.The three-phase buffer 121 may be configured as a three-phase buffer illustrated in FIG. 1B. The three-phase buffer 121 constituting the output terminal of the sense amplifier 120 transfers the sense signal SAO of the sense amplifier 120 to the data line DL in response to the data output activation signal En_DATA. However, it is apparent to those skilled in the art that the data output stage of the sense amplifier 120 is not limited to the three-phase buffer shown.

프리차지 회로(140)는 프리차지 인에이블 신호(En_PRC)에 응답하여 데이터 라인(DL)을 기준전압(Vref) 레벨로 프리차지한다. 본 발명의 제 1 실시예에 따른 프리차지 회로(140)는 데이터 라인(DL)의 초기화는 생략한다. 따라서 초기화 신호는 사용되지 않는다. 프리차지 회로(140)는 기준전압(Vref)과 데이터 라인(DL)의 전위 상태를 비교하여 데이터 라인(DL)이 기준전압(Vref) 레벨보다 낮은 경우에는 전원(Vcc)으로부터 전하를 공급받아 전위를 상승시키는 차동증폭기(201) 및 PMOS 트랜지스터(PM1)으로 구성되는 충전부를 포함한다. 또한 프리차지 회로(140)는 기준전압(Vref)과 데이터 라인(DL)의 레벨을 비교하여 데이터 라인(DL)이 기준전압(Vref)보다 높은 경우, 데이터 라인을 디스차지하기 위한 차동증폭기(202)와 NMOS 트랜지스터(NM1)로 구성되는 방전부를 포함한다. 프리차지 회로(140)는 데이터 라인(DL)으로 데이터가 전송되기 이전에 상술한 구성을 통하여 기준전압(Vref)으로 프리차지(Precharge)한다. 상술한 프리차지 동작을 통해 데이터 라인(DL)의 전위가 기준전압(Vref)에 도달되면 프리차지 활성화 신호(En_PRC)는 로우 레벨로 비활성화되어 프리차지 과정이 종료된다.The precharge circuit 140 precharges the data line DL to the reference voltage level Vref in response to the precharge enable signal En_PRC. In the precharge circuit 140 according to the first embodiment of the present invention, initialization of the data line DL is omitted. Therefore, the initialization signal is not used. The precharge circuit 140 compares the potential state of the reference voltage Vref with the data line DL, and receives a charge from the power supply Vcc when the data line DL is lower than the reference voltage Vref level. And a charging unit including a differential amplifier 201 and a PMOS transistor PM1 that raises. In addition, the precharge circuit 140 compares the level of the reference voltage Vref and the data line DL so that the differential amplifier 202 discharges the data line when the data line DL is higher than the reference voltage Vref. ) And an NMOS transistor NM1. The precharge circuit 140 precharges to the reference voltage Vref through the above-described configuration before data is transmitted to the data line DL. When the potential of the data line DL reaches the reference voltage Vref through the above-described precharge operation, the precharge activation signal En_PRC is deactivated to a low level and the precharge process ends.

래치회로(130)는 데이터 라인(DL)의 전압과 기준전압(Vref)을 입력으로 하는 차동증폭기로 구성될 수 있다. 래치회로(130)는 래치 활성화 신호(En_LCH)에 응답하여 두 입력신호 간의 비교 결과를 출력 데이터(DATA_OUT)로 출력한다. 차동증폭기로 구성되는 래치회로(130)의 반전단자에는 데이터 라인(DL)이 입력되고, 비반전 단자에는 기준전압(Vref)이 입력된다. 이러한 설정을 통하여 래치회로(130)는 데이터 라인(DL)의 레벨 변동을 기준전압(Vref)에 대비하여 감지한다. 감지증폭기(120)의 3상 버퍼(121)가 활성화되고 감지 데이터(SAO)가 데이터 라인(DL)으로 전달되면, 데이터 라인(DL)은 기준전압(Vref)으로 프리차지된 상태에서 전위가 높아지거나 낮아지게 된다. 차동증폭기로 구성되는 래치회로(130)는 래치 활성화 신호(En_LCH)에 응답하여 데이터 라인(DL) 전위가 상대적으로 미소 크기로 증가하거나 감소하더라도 그 레벨 차이를 감지하여 데이터(DATA_OUT)로 출력한다. The latch circuit 130 may be configured as a differential amplifier which inputs the voltage of the data line DL and the reference voltage Vref. The latch circuit 130 outputs the comparison result between the two input signals as output data DATA_OUT in response to the latch activation signal En_LCH. The data line DL is input to the inverting terminal of the latch circuit 130 configured as the differential amplifier, and the reference voltage Vref is input to the non-inverting terminal. Through this setting, the latch circuit 130 detects a level change of the data line DL in comparison with the reference voltage Vref. When the three-phase buffer 121 of the sense amplifier 120 is activated and the sense data SAO is transferred to the data line DL, the potential of the data line DL is precharged with the reference voltage Vref, and thus the potential is increased. Or lower. The latch circuit 130 configured as the differential amplifier detects the level difference and outputs the data DATA_OUT even if the potential of the data line DL increases or decreases to a relatively small size in response to the latch activation signal En_LCH.

상술한 바와 같이 본 발명의 제 1 실시예에 따르면, 래치회로(130)는 데이터 라인(DL)의 기준전압(Vref)에 대한 레벨 차이의 유무만을 데이터로 전달받기 때문에 데이터 라인(DL) 전압 스윙의 폭 감소가 가능하다. 또한, 데이터 라인(DL)의 작은 전위 변동에도 전송된 데이터의 래치(Latch) 동작이 가능하여 용량(Capacitance)에 따른 전위 변동 속도의 제한에도 불구하고 고속의 데이터 전송이 가능하다. As described above, according to the first exemplary embodiment of the present invention, since the latch circuit 130 receives only data having a level difference with respect to the reference voltage Vref of the data line DL, the data line DL swings. It is possible to reduce the width. In addition, the latch operation of the transmitted data is possible even with a small potential variation of the data line DL, so that high-speed data transfer is possible despite the limitation of the potential variation rate according to the capacitance.

도 4는 도 3에 나타난 본 발명의 제 1 실시예의 동작을 설명하는 타이밍도이다. 도 4를 참조하면, 데이터 라인(DL)의 전위변동 폭이 크지 않은 짧은 시간(tT)에도 차동증폭기로 구성된 래치회로(130)는 데이터를 감지하고 래치할 수 있다. 도 4의 타이밍도를 시간의 경과에 따라 설명하면, 우선 데이터를 전송하기 이전에 데이터 라인을 기준전압(Vref)으로 프리차지하기 위해 프리차지 활성화 신호(En_PRC)가 하이 레벨로 설정된다. 프리차지되기 이전의 데이터 라인(DL)은 그 레벨을 알 수 없는 상태(Unknown)로 볼 수 있다. 그러나 프리차지 활성화 신호(En_PRC)가 입력됨에 따라 데이터 라인(DL)은 기준전압의 레벨(Vref)로 고정된다. 데이터 라인(DL)의 프리차지가 종료되면, 프리차지 활성화 신호(En_PRC)는 로우 레벨로 천이되고 프리차지 회로(140)는 비활성화된다. 이와 동시에 데이터 출력 활성화 신호(En_DATA)가 하이 레벨로 활성화되면서 감지 데이터(SAO)가 데이터 라인(DL)으로 전달된다. 도 4의 경우에는 논리 '1'의 감지 데이터(SAO)가 데이터 라인을 통해서 전송되는 예가 설명되었다. 데이터 라인(DL)으로 논리 '1'의 데이터가 적용되면, 감지증폭기(120)의 출력단을 구성하는 3상 버퍼는 반전된 레벨로 데이터 라인(DL)을 방전(Discharge)시키므로 데이터 라인(DL)은 전위 레벨 0 V로 천이될 것이다. 기준전압(Vref)으로 프리차지된 이후, 감지증폭기(120)의 감지 데이터(SAO)의 출력에 따르는 논리 '1'의 전달이 이루어지기 위한 데이터 라인(DL)의 전위 변화가 도면에 나타나 있다. 데이터 라인(DL)은 프리차지된 기준전압(Vref)으로부터 감지증폭기(120)의 3상 버퍼에 의해 디스차지되어 전위가 낮아질 것이다. 그러나 래치회로(130)의 차동증폭기는 데이터 라인(DL)의 전위가 조금만 낮아져도 래치 활성화 신호(En_LCH)에 응답하여 짧은 감지 시간(tT) 동안에 전송되는 데이터를 래치할 수 있다. 종래의 래치회로의 구성에서는 데이터 라인(DL)의 레벨이 충분한 레벨로 천이된 이후에 래치가 가능하였으나, 상술한 구성에서는 데이터 라인(DL)의 레벨이 기준전압(Vref)과 미소 폭의 차이만 생기면 래치가 가능하도록 구성된다. 이러한 구성은 데이터 라인(DL)의 전위가 전원전압이나 접지전압으로의 천이가 완료되어야 래치 가능했던 종래기술에 비해 전송의 고속화를 가능하게 한다. 더불어, 데이터 라인(DL)의 디스차지 레벨이 전원전압으로부터 접지전압으로의 스윙이 아니라, 기준전압(Vref)으로부터 접지전압으로 천이되기 때문에 디스차지에 따르는 전류소모를 감소시킬 수 있다.4 is a timing diagram for explaining the operation of the first embodiment of the present invention shown in FIG. Referring to FIG. 4, the latch circuit 130 configured as the differential amplifier may detect and latch data even at a short time tT in which the potential variation range of the data line DL is not large. 4, the precharge activation signal En_PRC is set to a high level in order to precharge the data line to the reference voltage Vref before transmitting data. The data line DL before being precharged may be viewed as an unknown state. However, as the precharge activation signal En_PRC is input, the data line DL is fixed to the level Vref of the reference voltage. When the precharge of the data line DL ends, the precharge activation signal En_PRC transitions to a low level and the precharge circuit 140 is inactivated. At the same time, as the data output activation signal En_DATA is activated to a high level, the sensing data SAO is transferred to the data line DL. In the case of FIG. 4, an example in which sense data SAO of logic '1' is transmitted through a data line has been described. When data of logic '1' is applied to the data line DL, the three-phase buffer constituting the output terminal of the sense amplifier 120 discharges the data line DL at an inverted level, thereby causing the data line DL. Will transition to potential level 0V. After precharging to the reference voltage Vref, the potential change of the data line DL for the transfer of logic '1' according to the output of the sense data SAO of the sense amplifier 120 is shown in the figure. The data line DL may be discharged by the three-phase buffer of the sense amplifier 120 from the precharged reference voltage Vref to lower the potential. However, the differential amplifier of the latch circuit 130 may latch data transmitted during the short sensing time tT in response to the latch activation signal En_LCH even when the potential of the data line DL is slightly lowered. In the conventional latch circuit configuration, the latch is possible after the level of the data line DL has transitioned to a sufficient level. However, in the above-described configuration, the level of the data line DL is only a difference between the reference voltage Vref and the small width. If so, it is configured to be latchable. This configuration enables faster transmission compared to the prior art in which the potential of the data line DL has been latched only when the transition to the power supply voltage or the ground voltage is completed. In addition, since the discharge level of the data line DL is shifted from the reference voltage Vref to the ground voltage instead of the swing from the power supply voltage to the ground voltage, current consumption due to the discharge can be reduced.

도 5는 본 발명의 제 2 실시예에 따른 메모리 장치의 데이터 전송 시스템의 회로도이다. 앞서 도시된 도 3에서와 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리킨다. 도 5를 참조하면, 본 발명의 제 1 실시예의 프리차지 회로와는 다른 구성의 프리차지 회로(140)가 제공된다. 본 발명의 제 2 실시예에 따른 프리차지 회로(140)는 데이터 라인(DL)을 전원전압 레벨로 초기화한 이후에 기준전압(Vref) 레벨로 자유차지 하도록 구성된다. 5 is a circuit diagram of a data transfer system of a memory device according to a second embodiment of the present invention. The same reference numerals as in FIG. 3 shown above indicate the same members having the same functions. Referring to Fig. 5, a precharge circuit 140 having a configuration different from the precharge circuit of the first embodiment of the present invention is provided. The precharge circuit 140 according to the second embodiment of the present invention is configured to freely charge to the reference voltage Vref level after initializing the data line DL to the power supply voltage level.

프리차지 회로(140)는 초기화 신호(nINIT)에 응답하여 전원으로부터 데이터 라인(DL)으로 전하를 충전하도록 스위칭하는 PMOS 트랜지스터(PM1)와 프리차지 활성화 신호(En_PRC)에 응답하여 전원 전압 레벨로 초기화된 데이터 라인(DL)을 기준전압 레벨까지 조정하는 차동증폭기(142) 및 NMOS 트랜지스터(NM1)로 구성된다. 차동증폭기(142)의 비반전 단자(+)에는 데이터 라인의 전위가 입력되고, 반전단자(-)에는 기준전압(Vref)이 입력된다. 전원전압으로 초기화된 데이터 라인(DL)이 기준전압(Vref) 레벨로 프리차지될 때까지 차동증폭기(142)의 출력은 NMOS 트랜지스터(NM1)를 턴-온(Turn-On) 시키고 데이터 라인(DL)이 기준전압(Vref)으로 프리차지가 완료되면 NMOS 트랜지스터(NM1)를 턴-오프(Turn-Off) 시킨다. 프리차지 회로(140)에 의한 데이터 라인(DL)의 초기화 및 프리차지 과정이 완료되면, 상술한 데이터 전송 제어부(150)로부터 프리차지 활성화 신호(En_PRC) 및 초기화 신호(nINIT)는 비활성화되고 감지증폭기(120)와 래치회로(130)가 활성화된다. 그 이후에 이루어지는 데이터 전송과 래치동작은 도 3의 상세한 설명과 동일하다.The precharge circuit 140 initializes to the power supply voltage level in response to the precharge activation signal En_PRC and the PMOS transistor PM1 that switches to charge the data line DL from the power supply in response to the initialization signal nINIT. And a differential amplifier 142 and an NMOS transistor NM1 for adjusting the data line DL to a reference voltage level. The potential of the data line is input to the non-inverting terminal (+) of the differential amplifier 142, and the reference voltage Vref is input to the inverting terminal (−). The output of the differential amplifier 142 turns the NMOS transistor NM1 on and turns the data line DL until the data line DL initialized to the power supply voltage is precharged to the reference voltage Vref level. When the precharge is completed with the reference voltage Vref, the NMOS transistor NM1 is turned off. When the initialization and precharge of the data line DL by the precharge circuit 140 are completed, the precharge activation signal En_PRC and the initialization signal nINIT are inactivated and the sense amplifier from the data transmission controller 150 described above. 120 and the latch circuit 130 are activated. Data transfer and latching operations performed thereafter are the same as those in FIG. 3.

도 6은 상술한 도 5에 나타난 본 발명의 제 2 실시예에 따른 데이터 전송 동작을 설명하는 타이밍도이다. 도 5를 참조하면, 제 2 실시예에 따른 프리차지 회로(140)는 데이터의 전송 이전에 초기화 신호(nINIT)가 로우 레벨로 활성화됨에 따라 데이터 라인(DL)을 전원전압의 레벨(Vcc)로 초기화한다. 데이터 라인(DL)의 전원전압(Vcc)으로의 초기화가 종료된 이후, 초기화 신호(nINIT)는 하이 레벨로 비활성화되고, 프리차지 활성화 신호(En_PRC)가 하이 레벨로 천이하게 된다. 이에 따라 전원전압(Vcc) 레벨로 초기화된 데이터 라인(DL)의 전위는 기준전압(Vref) 레벨로 프리차지된다. 프리차지 활성화 신호(En_PRC)가 로우 레벨로 천이하여 프리차지된다. 데이터 라인(DL)의 프리차지가 종료되면, 감지증폭기(120)의 3상 버퍼가 활성화되어 감지 데이터(SAO)가 데이터 라인(DL)에 전달된다. 도 6에서 감지 데이터(SAO)는 논리치 '1'에 해당하는 신호이며, 3상 버퍼에서 반전되어 데이터 라인(DL)으로 전달된다. 감지 데이터(SAO)인 논리치 '1'이 전달되기 위해서 데이터 라인(DL)은 기준전압(Vref) 레벨로부터 접지 레벨로 천이하게 된다. 도면에 도시하지는 않았지만, 만일 감지 데이터(SAO)가 논리치 '0'이라면 데이터 라인(DL)의 전위는 기준전압(Vref) 레벨로부터 전원전압(Vcc) 레벨로 천이하게 될 것이다. 래치회로(130)의 래치 활성화 신호(En_LCH)가 하이 레벨로 활성화되면, 데이터 라인(DL)의 전위가 기준전압(Vref)에 대비하여 미소 레벨만 변화하더라도 충분히 감지할 수 있다. 도시한 바와 같이 데이터 라인(DL)의 전위가 접지 전위까지 천이하지 않은 시점(데이터 출력 후 tT 경과 이후)에서도 전달된 데이터를 래치하는 것이 가능하다. 따라서 데이터 전송의 고속화가 가능하고, 데이터 라인의 전위가 기준전압(Vref)을 중심으로 소폭으로 변화해도 래치 가능하므로 소모전력의 감소도 기대할 수 있다. FIG. 6 is a timing diagram illustrating a data transmission operation according to the second embodiment of the present invention shown in FIG. 5 described above. Referring to FIG. 5, the precharge circuit 140 according to the second embodiment moves the data line DL to the level Vcc of the power supply voltage as the initialization signal nINIT is activated to a low level before data is transmitted. Initialize After the initialization of the data line DL to the power supply voltage Vcc is completed, the initialization signal nINIT is deactivated to a high level, and the precharge activation signal En_PRC transitions to a high level. Accordingly, the potential of the data line DL initialized to the power supply voltage Vcc level is precharged to the reference voltage Vref level. The precharge activation signal En_PRC transitions to a low level and is precharged. When the precharge of the data line DL is completed, the three-phase buffer of the sense amplifier 120 is activated to transmit the sense data SAO to the data line DL. In FIG. 6, the sense data SAO is a signal corresponding to a logic value '1', and is inverted in the three-phase buffer and transferred to the data line DL. The data line DL is transitioned from the reference voltage Vref level to the ground level so that the logic value '1', which is the sensed data SAO, is transferred. Although not shown in the drawing, if the sense data SAO is a logic value '0', the potential of the data line DL will transition from the reference voltage Vref level to the power supply voltage Vcc level. When the latch activation signal En_LCH of the latch circuit 130 is activated at a high level, even if the potential of the data line DL changes only a small level in comparison with the reference voltage Vref, the latch activation signal En_LCH may be sufficiently sensed. As shown in the figure, it is possible to latch the transferred data even when the potential of the data line DL does not transition to the ground potential (after tT has elapsed after data output). Therefore, it is possible to speed up data transfer and to latch even if the potential of the data line changes slightly around the reference voltage Vref, thus reducing power consumption.

도 7은 본 발명의 제 3 실시예에 따른 데이터 전송 시스템의 회로도이다. 앞서 도시된 도 3에서와 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리킨다. 도 5를 참조하면, 본 발명의 제 1 실시예 및 제 2 실시예의 프리차지 회로와는 다른 프리차지 회로(140)가 제공된다. 본 발명의 제 3 실시예에 따른 프리차지 회로(140)는 데이터 라인(DL)을 접지전압 레벨로 초기화한 이후, 기준전압(Vref) 레벨로 프리차지하도록 구성된다. 7 is a circuit diagram of a data transmission system according to a third embodiment of the present invention. The same reference numerals as in FIG. 3 shown above indicate the same members having the same functions. 5, a precharge circuit 140 different from the precharge circuits of the first and second embodiments of the present invention is provided. The precharge circuit 140 according to the third embodiment of the present invention is configured to precharge to the reference voltage Vref level after initializing the data line DL to the ground voltage level.

제 3 실시예에 따른 본 발명의 프리차지 회로(140)는 초기화 신호(INIT)에 응답하여 접지전압 레벨로 데이터 라인(DL)을 초기화하는 NMOS 트랜지스터(NM1)와, 프리차지 활성화 신호(En_PRC)에 응답하여 접지전압 레벨로 초기화된 데이터 라인(DL)을 기준전압(Vref) 레벨로 조정하는 차동증폭기(141) 및 PMOS 트랜지스터(PM1)로 구성된다. 차동증폭기(141)의 비반전 단자에는 데이터 라인이 입력되고, 반전단자에는 기준전압(Vref)이 입력된다. 접지 레벨로 초기화된 데이터 라인(DL)이 기준전압(Vref) 레벨로 프리차지될 때까지 차동증폭기(141)의 출력은 PMOS 트랜지스터(PM1)를 턴-온(Turn-On) 시키고 데이터 라인(DL)이 기준전압(Vref)으로 프리차지가 완료되면 NMOS 트랜지스터(NM1)를 턴-오프(Turn-Off) 시킨다. 프리차지 회로(140)에 의한 데이터 라인(DL)의 초기화 및 프리차지 이후에는, 상술한 데이터 전송 제어부(150)로부터 프리차지 활성화 신호(En_PRC) 및 초기화 신호(INIT)는 비활성화되고 감지증폭기(120)와 래치회로(130)가 활성화된다. 그 이후의 감지 데이터(SAO)의 전송과 래치 동작은 도 3의 상세한 설명과 동일하다.The precharge circuit 140 according to the third embodiment of the present invention includes an NMOS transistor NM1 for initializing the data line DL to a ground voltage level in response to an initialization signal INIT, and a precharge activation signal En_PRC. In response thereto, the differential amplifier 141 and the PMOS transistor PM1 adjust the data line DL initialized to the ground voltage level to the reference voltage Vref level. The data line is input to the non-inverting terminal of the differential amplifier 141, and the reference voltage Vref is input to the inverting terminal. The output of the differential amplifier 141 turns on the PMOS transistor PM1 and turns the data line DL until the data line DL initialized to the ground level is precharged to the reference voltage Vref level. When the precharge is completed with the reference voltage Vref, the NMOS transistor NM1 is turned off. After the initialization and precharge of the data line DL by the precharge circuit 140, the precharge activation signal En_PRC and the initialization signal INIT are deactivated and the sense amplifier 120 from the above-described data transfer controller 150. ) And the latch circuit 130 are activated. Subsequent transmission and latching operations of the sensing data SAO are the same as those of FIG. 3.

도 8은 상술한 도 7에 나타난 본 발명의 제 3 실시예에 따른 데이터 전송 동작을 설명하는 타이밍도이다. 도 8을 참조하면, 제 3 실시예에 따른 프리차지 회로(140)는 데이터의 전송 이전에 초기화 신호(INIT)가 하이 레벨로 활성화됨에 따라 데이터 라인(DL)을 접지전압(0V)의 레벨로 초기화한다. 데이터 라인(DL)의 초기화가 종료된 이후, 초기화 신호(INIT)는 로우 레벨로 비활성화되고, 프리차지 활성화 신호(En_PRC)가 하이 레벨로 천이된다. 이에 따라 접지전압(0V) 레벨로 초기화된 데이터 라인(DL)의 전위는 기준전압(Vref) 레벨로 프리차지된다. 프리차지 활성화 신호(En_PRC)가 로우 레벨로 천이하여 프리차지가 종료되면, 감지증폭기(120) 3상 버퍼가 활성화되어 감지 데이터(SAO)가 데이터 라인(DL)에 적용된다. 도 8에서 감지 데이터(SAO)는 논리치 '1'에 해당하는 신호이며, 3상 버퍼에서 반전되어 데이터 라인(DL)으로 전달된다. 감지 데이터(SAO)인 논리치 '1'이 전달되기 위해서 데이터 라인(DL)은 기준전압(Vref) 레벨로부터 접지 레벨로 천이하게 된다. 도면에 도시하지는 않았지만, 만일 감지 데이터(SAO)가 논리치 '0'이라면 데이터 라인(DL)의 전위는 기준전압(Vref) 레벨로부터 전원전압(Vcc) 레벨로 천이하게 될 것이다. 래치회로(130)의 래치 활성화 신호(En_LCH)가 하이 레벨로 활성화되면, 데이터 라인 (DL)의 전위가 기준전압(Vref)에 대비하여 미소 레벨만 변화하더라도 충분히 감지할 수 있다. 도시한 바와 같이 데이터 라인(DL)의 전위가 접지 전위까지 천이하지 않은 시점(데이터 출력 후 tT 경과 이후)에 전달된 데이터를 래치하는 것이 가능하다. FIG. 8 is a timing diagram illustrating a data transmission operation according to the third embodiment of the present invention shown in FIG. 7 described above. Referring to FIG. 8, the precharge circuit 140 according to the third embodiment moves the data line DL to the level of the ground voltage 0V as the initialization signal INIT is activated to a high level before data is transmitted. Initialize After the initialization of the data line DL is completed, the initialization signal INIT is deactivated to a low level, and the precharge activation signal En_PRC transitions to a high level. Accordingly, the potential of the data line DL initialized to the ground voltage (0V) level is precharged to the reference voltage (Vref) level. When the precharge activating signal En_PRC transitions to a low level and the precharge ends, the three-phase buffer of the sense amplifier 120 is activated, and the sense data SAO is applied to the data line DL. In FIG. 8, the sense data SAO is a signal corresponding to a logic value '1', and is inverted in the three-phase buffer and transferred to the data line DL. The data line DL is transitioned from the reference voltage Vref level to the ground level so that the logic value '1', which is the sensed data SAO, is transferred. Although not shown in the drawing, if the sense data SAO is a logic value '0', the potential of the data line DL will transition from the reference voltage Vref level to the power supply voltage Vcc level. When the latch activation signal En_LCH of the latch circuit 130 is activated to a high level, even if the potential of the data line DL changes only a small level relative to the reference voltage Vref, the latch activation signal En_LCH may be sufficiently detected. As shown in the figure, it is possible to latch the transferred data at a point in time when the potential of the data line DL does not transition to the ground potential (after tT has elapsed after data output).

이상에서 본 발명의 실시예들을 통하여 데이터 라인을 기준전압으로 프리차지하고, 데이터의 전달에 따르는 데이터 라인의 미소 전위 변화폭을 감지하는 방식의 데이터의 래치동작이 이루어짐을 설명하였다. 이러한 본 발명의 구성에 따르면, 데이터의 전송에 소요되는 전력소모를 감소시키고, 데이터의 래치 시간을 단축시켜 결과적으로 데이터의 전송속도를 높일 수 있다. As described above, the data latching operation is performed by precharging the data line to the reference voltage and sensing the small potential change width of the data line according to the data transfer. According to the configuration of the present invention, it is possible to reduce the power consumption required for data transmission, shorten the latch time of the data, and consequently increase the data transmission speed.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.On the other hand, in the detailed description of the present invention has been described with respect to specific embodiments, various modifications are of course possible without departing from the scope of the invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.

상술한 바와 같이 본 발명에 따른 데이터 전송 시스템은 미소 전위의 변화폭만으로 데이터의 전달이 가능하기 때문에 전송속도를 증가시키고, 전력소모를 감소시킬 수 있다.  As described above, in the data transmission system according to the present invention, data can be transmitted only by the change of the micro potential, so that the transmission speed can be increased and power consumption can be reduced.

Claims (14)

데이터 송신부와;A data transmitter; 기준전압 레벨로 프리차지되는 데이터 라인과;A data line precharged to a reference voltage level; 상기 데이터 송신부로부터의 데이터 전송에 따른 상기 데이터 라인의 전위 변동을 상기 기준전압에 대비하여 감지하는 데이터 수신부를 포함하는 것을 특징으로 하는 싱글 라인 데이터 전송 시스템.And a data receiver configured to sense a potential change of the data line in response to data transmission from the data transmitter in preparation for the reference voltage. 제 1 항에 있어서,The method of claim 1, 상기 데이터 라인은 기준전압으로 프리차지되기 위한 프리차지 회로를 더 포함하는 것을 특징으로 하는 싱글 라인 데이터 전송 시스템.And the data line further comprises a precharge circuit for precharging to a reference voltage. 제 1 항에 있어서, The method of claim 1, 상기 싱글 라인 데이터 전송 시스템은 상기 기준전압을 생성하기 위한 기준전압 발생기를 더 포함하는 것을 특징으로 하는 싱글 라인 데이터 전송 시스템.The single line data transmission system further comprises a reference voltage generator for generating the reference voltage. 제 1 항에 있어서,The method of claim 1, 상기 데이터 수신부는 상기 데이터 라인과 상기 기준전압을 입력으로 하는 차동증폭기로 구성되는 것을 특징으로 하는 싱글 라인 데이터 전송 시스템.And the data receiver comprises a differential amplifier configured to input the data line and the reference voltage. 메모리 장치의 감지증폭기로부터 감지된 데이터를 데이터 라인을 통해서 전달받아 래치하는 래치회로에 있어서,A latch circuit for receiving and latching data sensed from a sense amplifier of a memory device through a data line, 상기 감지증폭기의 데이터 송신부와;A data transmitter of the sense amplifier; 상기 데이터 라인을 기준전압 레벨로 프리차지하는 프리차지 회로와; A precharge circuit for precharging the data line to a reference voltage level; 상기 기준전압과 상기 데이터 라인의 전위 차이를 감지하는 데이터 수신부를 포함하는 것을 특징으로 하는 메모리 장치의 래치회로.And a data receiver detecting a difference between the reference voltage and the potential of the data line. 제 5 항에 있어서,The method of claim 5, 상기 래치회로는 상기 데이터 송신부를 활성화하고 상기 프리차지 회로를 제어하는 초기화 신호 및 프리차지 활성화 신호와 그리고 상기 데이터 수신부의 래치동작을 활성화하는 래치 활성화 신호를 생성하는 제어회로를 포함하는 것을 특징으로 하는 래치회로.The latch circuit includes a control circuit for generating an initialization signal and a precharge activation signal for activating the data transmitter and controlling the precharge circuit, and a latch activation signal for activating a latch operation of the data receiver. Latch circuit. 제 6 항에 있어서,The method of claim 6, 상기 프리차지 회로는,The precharge circuit, 프리차지 활성화 신호에 응답하여 상기 데이터 라인의 전압이 상기 기준전압보다 낮을 경우 전원전압으로부터 상기 데이터 라인의 전하를 충전하는 충전부와;A charging unit which charges the charge of the data line from a power supply voltage when the voltage of the data line is lower than the reference voltage in response to a precharge activation signal; 상기 프리차지 활성화 신호에 응답하여 상기 데이터 라인의 전압이 상기 기준전압보다 높을 경우 접지로 상기 데이터 라인의 전하를 방전하는 방전부를 포함하는 것을 특징으로 하는 래치회로. And a discharge unit configured to discharge the charge of the data line to ground when the voltage of the data line is higher than the reference voltage in response to the precharge activation signal. 제 7 항에 있어서,The method of claim 7, wherein 상기 충전부는 비반전 단자로는 상기 데이터 라인의 전압이, 반전 단자로는 상기 기준전압이 입력되는 제 1 차동증폭기와;The charging unit includes: a first differential amplifier configured to input a voltage of the data line to a non-inverting terminal and the reference voltage to an inverting terminal; 상기 제 1 차동증폭기의 출력 신호를 게이트 단자로, 상기 전원전압을 소스 단자로, 그리고 상기 데이터 라인을 드레인 단자로 연결하는 피모스(PMOS) 트랜지스터를 포함하는 것을 특징으로 하는 래치회로.And a PMOS transistor connecting the output signal of the first differential amplifier to a gate terminal, the power supply voltage to a source terminal, and the data line to a drain terminal. 제 7 항에 있어서,The method of claim 7, wherein 상기 방전부는, 비반전 단자로는 상기 데이터 라인의 전압이, 반전단자로는 상기 기준전압이 입력되는 제 2 차동증폭기와;The discharge unit may include: a second differential amplifier configured to input a voltage of the data line as a non-inverting terminal and the reference voltage as an inverting terminal; 상기 제 2 차동증폭기의 출력 신호를 게이트 단자로, 상기 데이터 라인을 소스 단자로, 그리고 접지 단자를 드레인 단자로 하는 엔모스(NMOS) 트랜지스터를 포함하는 것을 특징으로 하는 래치회로. And an NMOS transistor having an output signal of the second differential amplifier as a gate terminal, the data line as a source terminal, and a ground terminal as a drain terminal. 제 6 항에 있어서,The method of claim 6, 상기 프리차지 회로는 초기화 신호에 응답하여 전원전압 레벨로 상기 데이터 라인을 초기화하는 스위치와;The precharge circuit comprises a switch for initializing the data line to a power supply voltage level in response to an initialization signal; 프리차지 활성화 신호에 응답하여 상기 기준전압으로 상기 데이터 라인을 프리차지 하는 방전부를 포함하는 것을 특징으로 하는 래치회로.And a discharge unit configured to precharge the data line with the reference voltage in response to a precharge activation signal. 제 10 항에 있어서,The method of claim 10, 상기 방전부는,The discharge unit, 비반전 단자로는 상기 데이터 라인이, 반전단자로는 상기 기준전압이 입력되는 차동증폭기와;A differential amplifier for inputting the data line as a non-inverting terminal and the reference voltage as an inverting terminal; 상기 차동증폭기의 출력 신호를 게이트 단자로, 상기 데이터 라인을 소스 단자로, 그리고 접지 단자를 드레인 단자로 하는 엔모스(NMOS) 트랜지스터를 포함하는 것을 특징으로 하는 래치회로.And an NMOS transistor having an output signal of the differential amplifier as a gate terminal, the data line as a source terminal, and a ground terminal as a drain terminal. 제 6 항에 있어서,The method of claim 6, 상기 프리차지 회로는 데이터 라인 초기화 신호에 응답하여 접지 전압으로 상기 데이터 라인을 초기화하는 스위치와;The precharge circuit comprises a switch for initializing the data line with a ground voltage in response to a data line initialization signal; 프리차지 활성화 신호에 응답하여 상기 기준전압으로 상기 데이터 라인을 프리차지 하는 충전부를 포함하는 것을 특징으로 하는 래치회로.And a charging unit configured to precharge the data line with the reference voltage in response to a precharge activation signal. 제 12 항에 있어서,The method of claim 12, 상기 충전부는, 비반전 단자로는 상기 데이터 라인의 전압이, 반전 단자로는 상기 기준전압이 입력되는 차동증폭기와;The charging unit includes: a differential amplifier configured to input a voltage of the data line to a non-inverting terminal and the reference voltage to an inverting terminal; 상기 차동증폭기의 출력 신호를 게이트 단자로, 상기 전원전압을 소스 단자로, 그리고 상기 데이터 라인을 드레인 단자로 연결하는 피모스(PMOS) 트랜지스터 를 포함하는 것을 특징으로 하는 래치회로.And a PMOS transistor for connecting the output signal of the differential amplifier to a gate terminal, the power supply voltage to a source terminal, and the data line to a drain terminal. 제 5 항에 있어서,The method of claim 5, 상기 데이터 수신부는 상기 데이터 라인과 상기 기준전압을 입력으로 하는 차동증폭기로 구성되는 것을 특징으로 하는 래치회로.And the data receiver comprises a differential amplifier configured to input the data line and the reference voltage.
KR1020050088872A 2005-09-23 2005-09-23 Single line data transmission method and apparatus KR20070034322A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050088872A KR20070034322A (en) 2005-09-23 2005-09-23 Single line data transmission method and apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050088872A KR20070034322A (en) 2005-09-23 2005-09-23 Single line data transmission method and apparatus

Publications (1)

Publication Number Publication Date
KR20070034322A true KR20070034322A (en) 2007-03-28

Family

ID=49290931

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050088872A KR20070034322A (en) 2005-09-23 2005-09-23 Single line data transmission method and apparatus

Country Status (1)

Country Link
KR (1) KR20070034322A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150132612A (en) * 2014-05-15 2015-11-26 에스케이하이닉스 주식회사 Transmitter circuit, receiver circuit and transmitting/receiving system including the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150132612A (en) * 2014-05-15 2015-11-26 에스케이하이닉스 주식회사 Transmitter circuit, receiver circuit and transmitting/receiving system including the same

Similar Documents

Publication Publication Date Title
US7116596B2 (en) Method of apparatus for enhanced sensing of low voltage memory
US6396309B1 (en) Clocked sense amplifier flip flop with keepers to prevent floating nodes
CN112789605B (en) Embedded universal serial bus 2 repeater
US7280429B2 (en) Data latch circuit of semiconductor device and method for latching data signal
US6201418B1 (en) Differential sense amplifier with reduced hold time
JPH0795041A (en) Differential type mos transmission circuit
KR20190093293A (en) Serializer and semiconductor system including the same
US5796661A (en) Output buffer circuit of semiconductor memory device
KR20080065100A (en) Semiconductor memory device and operation method thereof
US20040008068A1 (en) Flip-flop for high-speed operation
US5708607A (en) Data read circuit of a memory
US6813204B2 (en) Semiconductor memory device comprising circuit for precharging data line
KR100605575B1 (en) An internal voltage generation circuit changable of toggling period in a charge pump at a test mode and its method
US20040013021A1 (en) Bus interface circuit and receiver circuit
USRE35847E (en) Self-terminating data line driver
US6094376A (en) Data output buffer control circuit for a semiconductor memory device
KR20070034322A (en) Single line data transmission method and apparatus
US6411553B1 (en) Single ended data bus equilibration scheme
US6940315B2 (en) High speed sense amplifier for memory output
US8897054B2 (en) ROM device with keepers
US6275435B1 (en) Bi-directional sense amplifier stage for memory datapath
KR20220051669A (en) Input-output device, operation method thereof, and data processing system including the same
KR100532971B1 (en) A data output device for a memory device
KR100230374B1 (en) Sense amplifier
KR100751660B1 (en) Precharge control signal generator of a flash memory device for guaranteeing stable operation of page buffer circuit

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination