KR20070032072A - A method of manufacturing a plurality of electronic assemblies - Google Patents

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KR20070032072A
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존 배티
제이슨 가르시아
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Abstract

복수의 전자 디바이스를 제조하는 방법이 제공된다. 디바이스 웨이퍼 상에 형성된 복수의 집적 회로 상의 복수의 제 1 도전성 단자의 각각의 하나는 캐리어 웨이퍼 상의 복수의 제 2 도전성 단자의 각각의 하나에 접속되어, 결합 웨이퍼 어셈블리를 형성한다. 결합 웨이퍼 어셈블리는 집적 회로 사이에 싱귤레이트되어 개별적인 저자 어셈블리를 형성한다. 각각의 전자 어셈블리는 디바이스 웨이퍼의 분리된 부분으로부터의 각각의 다이 및 캐리어 웨이퍼의 분리된 부분으로부터의 캐리어 기판을 갖는다. 웨이퍼 레벨에서, 즉, 싱귤레이션 이전에 캐리어 기판에 다이가 접속되기 때문에 전자 어셈블리를 제조하는 프로세스는 간략화되고 비용이 감소된다. 결합 웨이퍼 어셈블리는 또한 개별적인 지지 기판을 필요로 하지 않고 웨이퍼 레벨에서 디바이스 웨이퍼의 씨닝을 위해 그리고 언더필 부재가 웨이퍼 레벨에서 도입되어 경화되도록 허용한다. 디바이스 웨이퍼 및 캐리어 웨이퍼 사이의 정렬은 디바이스 내의 제 1 및 제 2 도체 및 캐리어 웨이퍼를 통해 각각 전류를 도통시킴으로써 테스트될 수 있다.

Figure 112007013071014-PCT00001

A method of manufacturing a plurality of electronic devices is provided. Each one of the plurality of first conductive terminals on the plurality of integrated circuits formed on the device wafer is connected to each one of the plurality of second conductive terminals on the carrier wafer to form a bonded wafer assembly. The bonded wafer assembly is singulated between integrated circuits to form a separate author assembly. Each electronic assembly has a respective substrate from the separated portion of the device wafer and a carrier substrate from the separated portion of the carrier wafer. The process of manufacturing the electronic assembly is simplified and the cost is reduced because the die is connected to the carrier substrate at the wafer level, ie prior to singulation. The bonded wafer assembly also allows for the thinning of the device wafer at the wafer level and the underfill member to be introduced and cured at the wafer level without the need for a separate support substrate. Alignment between the device wafer and the carrier wafer can be tested by conducting current through the first and second conductors and the carrier wafer, respectively, in the device.

Figure 112007013071014-PCT00001

Description

복수의 전자 어셈블리 제조 방법 및 결합 웨이퍼 어셈블리{A METHOD OF MANUFACTURING A PLURALITY OF ELECTRONIC ASSEMBLIES}A METHOD OF MANUFACTURING A PLURALITY OF ELECTRONIC ASSEMBLIES

본 발명은 전반적으로 복수의 전자 어셈블리를 제조하는 방법에 관한 것으로, 보다 구체적으로는 웨이퍼 레벨에서의 제조 개선에 관한 것이다.FIELD OF THE INVENTION The present invention relates generally to methods of manufacturing a plurality of electronic assemblies, and more particularly, to manufacturing improvements at the wafer level.

집적 회로는 통상 반도체 웨이퍼 내에서 및 반도체 웨이퍼 상에서 제조된다. 이러한 집적 회로는 도전성 라인, 플러그 및 비아에 의해 상호 접속되는 트랜지스터, 캐패시터 및 다이오드와 같은 수백만 개의 소형의 전자 부품을 갖는다.Integrated circuits are typically manufactured in and on semiconductor wafers. Such integrated circuits have millions of small electronic components such as transistors, capacitors and diodes interconnected by conductive lines, plugs and vias.

통상적으로 하나의 웨이퍼는 그 위혀 형성된 동일한 회로의 어레이를 갖는다. 웨이퍼는 집적 회로 간의 스크라이브 스트리트(scribe streets)를 통해 블레이드(blade)를 방향 설정하여, 웨이퍼를 개별적인 다이스로 분리시킴으로써, "싱귤레이트"되거나(singulated) 또는 "다이싱"된다(diced). 그 다음에 각각의 다이는 구조적인 강성을 다이에 제공하고, 다이로/로부터 전력, 접지 및 신호를 공급하기 위해 제각기 캐리어 기판에 개별적으로 탑재된다.Typically one wafer has an array of identical circuits formed thereon. The wafer is "singulated" or "diced" by orienting the blades through scribe streets between integrated circuits, separating the wafer into individual dice. Each die is then individually mounted to a carrier substrate, respectively, to provide structural rigidity to the die and to provide power, ground, and signals to / from the die.

웨이퍼가 싱귤레이트되기 이전에 집적 회로 상에 복수의 도전성 단자가 형성 된다. 통상적으로 이러한 단자는 통상적인 "C4(controlled collapsed chip connect)" 프로세스에 따라 형성되는 땜납 범프이다. 웨이퍼가 싱귤레이트된 후에, 범프의 각각은 캐리어 기판의 각 콘택트 위에 위치한다. 그 다음에 범프는 콘택트에 구조적으로 및 전기적으로 접속되도록 리플로우(reflow)된다. 이 프로세스는 웨이퍼로부터 싱귤레이트된 각각의 다이를 개별적인 캐리어 기판에 접속하여 개별적인 전자 어셈블리를 형성하도록 반복된다. 그리고 나서 각각의 개별적인 전자 어셈블리 상에서 다운스트림(downstream) 제조가 개별적으로 수행된다. A plurality of conductive terminals are formed on the integrated circuit before the wafer is singulated. Typically these terminals are solder bumps formed according to a conventional "controlled collapsed chip connect" process. After the wafer is singulated, each of the bumps is positioned over each contact of the carrier substrate. The bumps are then reflowed to be structurally and electrically connected to the contacts. This process is repeated to connect each die singulated from the wafer to a separate carrier substrate to form a separate electronic assembly. Downstream fabrication is then performed separately on each individual electronic assembly.

본 발명은 첨부 도면을 참조하여 일례로서 기술된다.The invention is described as an example with reference to the accompanying drawings.

도 1은 본 발명의 실시에에 따라, 결합 웨이퍼 어셈블리를 형성하기 위해 사용되는 제 1 및 제 2 웨이퍼 어셈블리의 횡단면도,1 is a cross sectional view of a first and second wafer assembly used to form a bonded wafer assembly, in accordance with an embodiment of the present invention;

도 2는 도 1과 유사한 도면으로서, 제 1 및 제 2 웨이퍼 어셈블리의 제각기 제 1 및 제 2 단자를 서로 리플로우함으로써 제 1 및 제 2 웨이퍼 어셈블리가 서로 접속된 후에 결합된 단자를 형성하는 도면,FIG. 2 is a view similar to FIG. 1, wherein the first and second wafer assemblies of the first and second wafer assemblies are respectively reflowed to form joined terminals after the first and second wafer assemblies are connected to each other;

도 3은 도 2와 유사한 도면으로서, 결합된 단자 사이의 공간에 언더필 부재(underfill material)를 도입하는데 사용되는 시스템을 또한 도시하는 도면, FIG. 3 is a view similar to FIG. 2, which also shows a system used to introduce an underfill material into the space between the joined terminals, FIG.

도 4는 결합 웨이퍼의 일부분인 도 3과 유사한 도면으로서, 제 1 및 제 2 웨이퍼 어셈블리 사이의 정렬이 어떻게 테스트되는지를 도시하는 도면,4 is a view similar to FIG. 3, which is part of a bonded wafer, illustrating how the alignment between the first and second wafer assemblies is tested;

도 5는 도 2와 유사한 도면으로서, 지지 기판에 제 1 웨이퍼를 래미네이 트(laminate)할 필요 없이 제 1 웨이퍼 어셈블리의 디바이스 웨이퍼가 어떻게 씨닝(thinning)되는지를 또한 도시하는 도면,FIG. 5 is a view similar to FIG. 2, which also shows how the device wafer of the first wafer assembly is thinned without the need to laminate the first wafer to a support substrate, FIG.

도 6은 도 2와 유사한 도면으로서, 결합 웨이퍼 어셈블리가 복수의 전자 어셈블리로 어떻게 싱귤레이트되는지를 또한 도시하는 도면,FIG. 6 is a view similar to FIG. 2, showing also how the bonded wafer assembly is singulated into a plurality of electronic assemblies;

도 7(a), 도 7(b) 및 도 7(c)는 도 6과 유사한 도면으로서, 도 6에 도시한 바와 같이 결합 웨이퍼로부터 싱귤레이트되는 전자 어셈블리로 제조될 수 있는 패키지를 또한 도시하는 도면이다. 7 (a), 7 (b) and 7 (c) are views similar to FIG. 6, which also show a package that can be made of an electronic assembly singulated from a bonded wafer as shown in FIG. Drawing.

복수의 전자 디바이스를 제조하는 방법이 제공된다. 디바이스 웨이퍼 상에 형성된 복수의 집적 회로 상의 복수의 제 1 도전성 단자의 각각의 하나는 캐리어 웨이퍼 상의 복수의 제 2 도전성 단자의 각각의 하나에 접속되어, 결합 웨이퍼 어셈블리를 형성한다. 결합 웨이퍼 어셈블리는 집적 회로 사이에 싱귤레이트되어 개별적인 저자 어셈블리를 형성한다. 각각의 전자 어셈블리는 디바이스 웨이퍼의 분리된 부분으로부터의 각각의 다이 및 캐리어 웨이퍼의 분리된 부분으로부터의 캐리어 기판을 갖는다. 웨이퍼 레벨에서, 즉, 싱귤레이션 이전에 캐리어 기판에 다이가 접속되기 때문에 전자 어셈블리를 제조하는 프로세스는 간략화되고 비용이 감소된다. 결합 웨이퍼 어셈블리는 또한 개별적인 지지 기판을 필요로 하지 않고 웨이퍼 레벨에서 디바이스 웨이퍼의 씨닝을 위해 그리고 언더필 부재가 웨이퍼 레벨에서 도입되어 경화되도록 허용한다. 디바이스 웨이퍼 및 캐리어 웨이퍼 사이의 정 렬은 디바이스 내의 제 1 및 제 2 도체 및 캐리어 웨이퍼를 통해 각각 전류를 도통시킴으로써 테스트될 수 있다.A method of manufacturing a plurality of electronic devices is provided. Each one of the plurality of first conductive terminals on the plurality of integrated circuits formed on the device wafer is connected to each one of the plurality of second conductive terminals on the carrier wafer to form a bonded wafer assembly. The bonded wafer assembly is singulated between integrated circuits to form a separate author assembly. Each electronic assembly has a respective substrate from the separated portion of the device wafer and a carrier substrate from the separated portion of the carrier wafer. The process of manufacturing the electronic assembly is simplified and the cost is reduced because the die is connected to the carrier substrate at the wafer level, ie prior to singulation. The bonded wafer assembly also allows for the thinning of the device wafer at the wafer level and the underfill member to be introduced and cured at the wafer level without the need for a separate support substrate. Alignment between the device wafer and the carrier wafer can be tested by conducting current through the first and second conductors and the carrier wafer, respectively, in the device.

첨부 도면 중 도 1은 본 발명의 실시예에 따라, 결합 웨이퍼 어셈블리 및 그 결합 웨이퍼 어셈블리로부터의 복수의 전자 어셈블리를 제조하기 의해 사용되는 제 1 및 제 2 웨이퍼 어셈블리(10 및 12)를 도시한다.1 of the accompanying drawings shows a first and second wafer assembly 10 and 12 used by fabricating a bonded wafer assembly and a plurality of electronic assemblies from the bonded wafer assembly, in accordance with an embodiment of the present invention.

제 1 웨이퍼 어셈블리(10)는 디바이스 웨이퍼(14), 디바이스 웨이퍼(14) 상에 형성된 복수의 집적 회로(16), 집적 회로(16) 중 각각의 하나 상에 형성된 복수의 제 1 도전성 단자(18)를 포함한다. 디바이스(14)는 실리콘과 같은 반도체 재료로 제조된다. 통상적으로 집적 회로(16)는 서로 동일하다. 각각의 집적 회로(16)는 디바이스 웨이퍼(14)의 재료 내부 및 재료 위에 형성된 트랜지스터, 캐패시터, 다이오드 등과 같은 복수의 전자 소자를 갖는다. 각각의 집적 회로(16)는 교번적으로 서로 간에 위에 형성된 복수의 유전층 및 금속층을 구비한다. 금속층은 전자 부품을 상호 접속하는 금속선을 형성하도록 패터닝된다. 제 1 단자(18)는 집적 회로 상에 형성되고 금속선, 플러그 및 바이를 통해 전자 부품에 접속되는 범프이다. 통상적으로 범프는 통상적인 C4 프로세스에 따라 형성된다. 집적 회로(16)는 스크라이브 스트리트(20)에 의해 서로 분리된다. 금속 보호 링(도시하지 않음)은 통상적으로 다운스트림 소잉(downstream sawing) 또는 다른 싱귤레이션(singulation) 동안 디래미네이션(delamination)으觀壙◎제각기 집적 회로(16)를 보호하도록 각각의 집적 회로(16)를 둘러싼다.The first wafer assembly 10 includes a device wafer 14, a plurality of integrated circuits 16 formed on the device wafer 14, and a plurality of first conductive terminals 18 formed on each one of the integrated circuits 16. ). The device 14 is made of a semiconductor material such as silicon. Typically the integrated circuits 16 are identical to one another. Each integrated circuit 16 has a plurality of electronic devices, such as transistors, capacitors, diodes, and the like, formed within and on the material of the device wafer 14. Each integrated circuit 16 has a plurality of dielectric and metal layers alternately formed over each other. The metal layer is patterned to form metal wires that interconnect the electronic components. The first terminal 18 is a bump formed on an integrated circuit and connected to the electronic component through metal wires, plugs and vias. Typically the bumps are formed according to conventional C4 processes. The integrated circuits 16 are separated from each other by the scribe streets 20. Metal protection rings (not shown) are typically used to protect the respective integrated circuits 16 to protect them from delamination during downstream sawing or other singulation. 16)

제 2 웨이퍼 어셈블리(12)는 통상적으로 세라믹과 같은 강한 재료로 된 캐리 어 웨이퍼(22), 및 캐리어 웨이퍼(22)의 하부 표면 상에 형성된 복수의 제 2 도전성 단자(24)를 포함한다. 캐리어 에이퍼(22)는 통상적으로 세라믹 재료로 제조되며 전기적 통신을 위해 세라믹 재료 상에 형성된 금속선, 플러그 및 바이를 갖는다. 제 2 단자(24)는 도전성 금속선, 플러그 및 바이에 접속된다. 제 2 단자(24)는 통상적으로 C4 프로세스를 이용하여 제조된다.The second wafer assembly 12 typically includes a carrier wafer 22 of a strong material, such as ceramic, and a plurality of second conductive terminals 24 formed on the bottom surface of the carrier wafer 22. The carrier aperes 22 are typically made of ceramic material and have metal wires, plugs and vias formed on the ceramic material for electrical communication. The second terminal 24 is connected to a conductive metal wire, a plug and a bi. The second terminal 24 is typically manufactured using a C4 process.

제 2 단자(24)의 레이아웃은 제 1 단자(18)의 레이아웃의 미러 이미지(mirror image)이고, 제 2 단자(24)의 각각의 하나는 제 1 단자(18)의 제각기 하나 위에 직접 위치한다. 그 다음에 제 2 웨이퍼 어셈블리(12)는 제 1 웨이퍼 어셈블리(10) 상으로 낮추어져서 제 2 단자(24)의 제각기 하나가 제 1 단자(18)의 제각기 하나와 접촉한다. 이 결합은 그리고 나서 제 1 단자(18)의 용융 온도보다 높은 온도로 가열됨에 따라, 제 2 단자(24)의 각각의 하나는 제 1 단자(18)의 제각기 하나와 함게 리플로우된다. 그 다음에 이 결합은 냉각되어, 리플로우된 단자가 재차 응고된다. The layout of the second terminal 24 is a mirror image of the layout of the first terminal 18, with each one of the second terminals 24 located directly above each one of the first terminals 18. . The second wafer assembly 12 is then lowered onto the first wafer assembly 10 so that each one of the second terminals 24 is in contact with one each of the first terminals 18. As this bond is then heated to a temperature higher than the melting temperature of the first terminal 18, each one of the second terminals 24 is reflowed with each one of the first terminals 18. This coupling is then cooled and the reflowed terminal solidifies again.

도 2는 도 1의 제 1 및 제 2 단자(18 및 24)가 함께 리플로우되고 냉각된 후에 결과로서 생기는 결합 웨이퍼 어셈블리(28)를 도시한다. 집적 회로(16)를 캐리어 웨이퍼(22)와 상호 접속하는 결합 단자(30가 형성된다. 집적 회로(16) 및 캐리어 웨이퍼(22) 사이에 공간(32)이 유지되고, 결합 단자(30) 사이의 볼륨은 가스, 통상적으로 공기로 채워진다.FIG. 2 shows the resulting bonded wafer assembly 28 after the first and second terminals 18 and 24 of FIG. 1 are reflowed and cooled together. A coupling terminal 30 is formed that interconnects the integrated circuit 16 with the carrier wafer 22. A space 32 is maintained between the integrated circuit 16 and the carrier wafer 22 and between the coupling terminals 30. The volume of is filled with gas, usually air.

집적 회로(16)는 제 1 웨이퍼 어셈블리(10)를 먼저 싱귤레이트하지 않고 캐리어 웨이퍼(22)에 접속됨을 알 수 있다. 웨이퍼 레벨 상호 접속은 전체 어셈블리 프로세스를 간략화하여, 비용을 저감시킨다. 웨이퍼 레벨 상호 접속은 웨이퍼 레벨에서 수행될 웨이퍼 씨닝 및 언더필 부재의 도입을 포함하는 다운스트림 제조를 또한 허용하여, 전체 프로세스를 더 간략화하고 비용을 더 저감시킨다.It can be seen that the integrated circuit 16 is connected to the carrier wafer 22 without first singulating the first wafer assembly 10. Wafer level interconnect simplifies the entire assembly process, reducing cost. Wafer level interconnection also allows downstream fabrication, including the introduction of wafer thinning and underfill members to be performed at the wafer level, to simplify the overall process and further reduce costs.

도 3은 결합 웨이퍼 어셈블리(28)의 공간(32)에 언더필 부재를 도입하는데 사용되는 시스템(34)을 도시한다. 시스템(34)은 상측 및 하측 부분(38 및 39)을 갖는 지그(36), 언더필 부재(42)를 위한 저장소(40), 펌프(44) 및 히터(46)를 포함한다.3 shows a system 34 used to introduce an underfill member into the space 32 of the bonded wafer assembly 28. System 34 includes a jig 36 with upper and lower portions 38 and 39, a reservoir 40 for underfill member 42, a pump 44 and a heater 46.

지그(36)의 해당 하측 부분(39)은 결합 웨이퍼 어셈블리(28)가 수용되는 리세스이다. 하측 부분(39)의 측벽(48)은 결합 웨이퍼 어셈블리(28), 특히 공간(32)을 둘러썬다. 제 1 및 제 2 통로(50 및 52)는 측벽(48)을 통해 공간(32) 내외로 형성된다. 저장소(40)는 펌프(44)에 의해 제 1 통로(50)로 펌핑될 언더필 부재(42)를 허용하도록 해당 펌프(44)를 통해 제 1 통로(50)에 접속된다. 히터(46)는 제 1 통로(50)에 제공되기 이전에 언더필 부재를 가열하는 위치에 위치한다.The corresponding lower portion 39 of the jig 36 is a recess in which the bonded wafer assembly 28 is received. The side wall 48 of the lower portion 39 surrounds the bonded wafer assembly 28, in particular the space 32. First and second passages 50 and 52 are formed into and out of space 32 through sidewalls 48. The reservoir 40 is connected to the first passage 50 through the pump 44 to allow the underfill member 42 to be pumped by the pump 44 into the first passage 50. The heater 46 is located at a position to heat the underfill member before being provided to the first passage 50.

지그(36)의 상측 부분(38)은 결합 웨이퍼 어셈블리(28), 상측 및 하측 부분(38 및 39) 위에 위치하여, 제 1 및 제 2 통로(50 및 52)를 제외하고, 결합 웨이퍼 어셈블리(28) 주위에 밀봉된 밀봉재를 형성한다.The upper portion 38 of the jig 36 is positioned above the bonded wafer assembly 28, the upper and lower portions 38 and 39, except for the first and second passages 50 and 52, 28) form a sealed seal around.

사용 시에, 펌프(44)는 히터(46)를 지나서 저장소(40)로부터 언더필 부재(42)를 펌핑하도록 동작된다. 그리고 나서 히터(46)는 언더필 부재(42)를 그 점도 온도까지 가열한다. 그 다음에 가열된 언더필 부재(42)는 대기압보다 높은 압력이 제 1 통로(50)를 통해 공간(52)으로 흐른다. 공간(32)에 위치하는 가스는 제 2 통로(52)를 통해 발산된다. 프로세스는 공간(32)이 전적으로 언더필 부재(42)로 충진될 때까지 계속된다. 이것은 단지 제 1 통로(50)보다 많은 주입 통로 및/또는 단지 제 2 통로(52)보다 많은 배출 통로를 제공할 수 있으며, 통로는 공간(32)을 통해 흐름을 차단하도록 선택 위치에 위치할 수 있다.In use, the pump 44 is operated to pump the underfill member 42 from the reservoir 40 past the heater 46. The heater 46 then heats the underfill member 42 to its viscosity temperature. The heated underfill member 42 then flows through the first passage 50 into the space 52 at a pressure higher than atmospheric pressure. Gas located in the space 32 is emitted through the second passage 52. The process continues until the space 32 is completely filled with the underfill member 42. This may provide more injection passages than just the first passage 50 and / or more discharge passages than just the second passage 52, which passages may be located in select locations to block flow through the space 32. have.

언더필 부재(42)가 웨이퍼 레벨에서 도입된 후에, 결합 웨이퍼 어셈블리(28)는 지그(36)로부터 제거될 수도 있다. 그 다음에 공간(32) 내에 언더필 부재(42)를 갖는 결합 웨이퍼 어셈블리(28)는 노(furnace)를 통해 운반될 수 있다. 언더필 부재(42)는 선택 온도에서, 그리고 사전 결정된 시간 주기 동안 가열되어 웨이퍼 레벨에서 언더필 부재(42)를 경화한다.After the underfill member 42 is introduced at the wafer level, the bonded wafer assembly 28 may be removed from the jig 36. The bonded wafer assembly 28 with the underfill member 42 in the space 32 may then be carried through the furnace. The underfill member 42 is heated at a selected temperature and for a predetermined time period to cure the underfill member 42 at the wafer level.

도 4는 결합 웨이퍼 어셈블리(28)가 싱귤레이트되기 이전에 제 1 및 제 2 웨이퍼 어셈블리(10 및 12) 간의 정렬이 어떻게 테스트되는지를 도시한다. 제 1 및 제 2 도체(53 및 54)는 디바이스 웨이퍼(14) 및 캐리어 웨이퍼(22)를 통해 각각 형성된다. 제 2 웨이퍼 어셈블리(12)가 제 1 웨이퍼 어셈블리(10)와 적절하게 정렬되는 경우, 두 도체(53 및 54)는 결합 단자(30) 중 하나에 접속된다. 제 2 웨이퍼 어셈블리(12)가 제 1 웨이퍼 어셈블리(10)에 대해 오정렬되는 경우, 어떠한 전류도 도통하지 않을 것이다. 배터리(60), 저항(62), 전류 미터(64)와 같은 전원을 통해 제 2 도체(54)를 제 1 도체(53)에 접속함으로써 회로가 완성된다. 제 1 및 제 2 웨이퍼 어셈블리(10 및 12)가 정확하게 정렬되는 경우 전류 미터(64) 상에 전류가 디스플레이될 것이다.4 shows how the alignment between the first and second wafer assemblies 10 and 12 is tested before the bonded wafer assembly 28 is singulated. The first and second conductors 53 and 54 are formed through the device wafer 14 and the carrier wafer 22, respectively. When the second wafer assembly 12 is properly aligned with the first wafer assembly 10, the two conductors 53 and 54 are connected to one of the coupling terminals 30. If the second wafer assembly 12 is misaligned with respect to the first wafer assembly 10, no current will be conducted. The circuit is completed by connecting the second conductor 54 to the first conductor 53 via a power source such as a battery 60, a resistor 62, and a current meter 64. If the first and second wafer assemblies 10 and 12 are correctly aligned, the current will be displayed on the current meter 64.

도 5에 도시한 바와 같이, 결합 웨이퍼 어셈블리(28)는 세라믹 캐리어 웨이 퍼(22)에 의해 제공된 강도로 인해, 지지 기판에 제 1 웨이퍼 어셈블리(10)를 래미네이트할 필요 없이 디바이스 웨이퍼(14)의 씨닝을 또한 허용한다. 캐리어 웨이퍼(22)는 폴리싱 처크(polishing chuck)(70)에 부착된다. 폴리싱 처크(70)는 결합 웨이퍼 어셈블리(28)를 위치시키도록 사용되어 디바이스 웨이퍼(14)가 폴리싱 패드(72)와 접촉한다. 그 다음에 폴리싱 처크(70) 및 폴리싱 패드(72)가 이동되어, 통상적으로 서로에 대해 회전되어, 해당 디바이스 웨이퍼(14)의 하측 표면이 폴리싱 패드(72)의 상측 표면 위로 이동한다. 폴리싱 패드(72)의 상측 표면은 디바이스 웨이퍼(14)의 하측 표면이 제거되도록 연마된다. 디바이스 웨이퍼(14)는 그와 같이 씨닝 다운(thinning down)된다. 결합 웨이퍼 어셈블리(28)는 그리고 나서 폴리싱 패드(72) 및 폴리싱 처크(70)로부터 제거된다.As shown in FIG. 5, the bonded wafer assembly 28 has the device wafer 14 without the need to laminate the first wafer assembly 10 to the support substrate, due to the strength provided by the ceramic carrier wafer 22. Allows thinning of The carrier wafer 22 is attached to a polishing chuck 70. The polishing chuck 70 is used to position the bonded wafer assembly 28 so that the device wafer 14 is in contact with the polishing pad 72. The polishing chuck 70 and polishing pad 72 are then moved, typically rotated relative to each other, so that the lower surface of the device wafer 14 moves above the upper surface of the polishing pad 72. The upper surface of the polishing pad 72 is polished so that the lower surface of the device wafer 14 is removed. The device wafer 14 is thus thinned down. The bonded wafer assembly 28 is then removed from the polishing pad 72 and the polishing chuck 70.

도 6에 도시한 바와 같이, 결합 웨이퍼 어셈블리(28)는 이후 개별적인 전자 어셈블리(74)로 싱귤레이트된다. 블레이드(76)는 스크라이브 스트리트(20) 및 캐리어 웨이퍼(22)를 통해 x 및 y 방향으로 방향 설정된다. 그 다음에 각각의 전자 어셈블리(74)는 디바이스 웨이퍼(14) 제각기 일부분으로부터의 각각의 다이(78) 및 각각의 다이(78) 상의 집적 회로(16) 중 하나를 갖는다. 각각의 전자 어셈블리(74)는 캐리어 웨이퍼(22) 제각기 일부분으로부터의 각각의 캐리어 기판(79)을 또한 갖는다. 따라서 결합 웨이퍼 어셈블리(28)는 도 2에 도시한 바와 같은 상호 접속, 도 3에 도시한 바와 같은 언더필 부재의 도입, 도 4에 도시한 바와 같은 정렬 테스팅, 도 5에 도시한 바와 같은 씨닝 이후에 싱귤레이트된다. As shown in FIG. 6, the bonded wafer assembly 28 is then singulated into a separate electronic assembly 74. The blade 76 is oriented in the x and y directions through the scribe street 20 and the carrier wafer 22. Each electronic assembly 74 then has each die 78 from a respective portion of the device wafer 14 and one of the integrated circuits 16 on each die 78. Each electronic assembly 74 also has a respective carrier substrate 79 from each portion of the carrier wafer 22. Thus, the bonded wafer assembly 28 may be formed after interconnection as shown in FIG. 2, introduction of an underfill member as shown in FIG. 3, alignment testing as shown in FIG. 4, and thinning as shown in FIG. 5. It is singulated.

도 7(a), 도 7(b) 및 도 7(c)는 전자 어셈블리(74) 중 하나로 제조될 수 있 는 각종 어셈블리 패키지(80)를 도시한다. 패키지(80)의 각 하나는 도전층 및 유전체층의 래미네이트로 제조되는 추가적인 기판(82)을 포함한다. 도 7(a) 및 도 7(c)의 실시예에서, 전자 어셈블리(74) 상에 추가적인 기판(82)이 직접 형성된다. 도 7(b)의 실시예에서, 추가적인 도전성 콘택트는 전자 어셈블리(74)를 추가적인 기판(82)과 상호 접속한다.7 (a), 7 (b) and 7 (c) illustrate various assembly packages 80 that can be manufactured with one of the electronic assemblies 74. Each one of the packages 80 includes an additional substrate 82 made of a laminate of conductive and dielectric layers. In the embodiment of FIGS. 7A and 7C, an additional substrate 82 is directly formed on the electronic assembly 74. In the embodiment of FIG. 7B, additional conductive contacts interconnect the electronic assembly 74 with the additional substrate 82.

특정의 예시적인 실시예가 기술되고 첨부 도면에 도시되었으나, 이러한 실시예는 본 발명을 단지 예시하기 위한 것이지 제한하는 것은 아니며, 본 발명은 당 분야에서 통상의 지식을 가진 자에게 변형예가 가능할 것이므로 기술되고 도시된 특정의 구조 및 구성으로 제한되지 않는다는 것이 이해될 것이다. While certain exemplary embodiments have been described and illustrated in the accompanying drawings, these embodiments are described by way of illustration only and not of limitation, and the invention is described as modifications will be possible to one of ordinary skill in the art. It will be understood that it is not limited to the specific structures and configurations shown.

Claims (18)

복수의 전자 어셈블리(a plurality of electronic assemblies)를 제조하는 방법으로서,A method of manufacturing a plurality of electronic assemblies, 디바이스 웨이퍼(device wafer) 상에 형성된 복수의 집적 회로 상의 복수의 제 1 도전성 단자를, 캐리어 웨이퍼(carrier wafer) 상의 복수의 제 2 도전성 단자와 접속하여, 결합 웨이퍼 어셈블리를 형성하는 단계와, Connecting the plurality of first conductive terminals on the plurality of integrated circuits formed on the device wafer with the plurality of second conductive terminals on the carrier wafer to form a bonded wafer assembly; 집적 회로 간의 상기 결합 웨이퍼 어셈블리를 싱귤레이트(singulate)하여 전자 어셈블리를 형성하는 단계로서, 각각의 전자 어셈블리는 상기 디바이스 웨이퍼의 분리된 부분으로부터의 각각의 다이 및 상기 캐리어 웨이퍼의 분리된 부분으로부터의 캐리어 기판을 갖는 상기 형성 단계Singulating the bonded wafer assembly between integrated circuits to form an electronic assembly, each electronic assembly comprising a respective die from a separate portion of the device wafer and a carrier from a separate portion of the carrier wafer The forming step having a substrate 를 포함하는 복수의 전자 어셈블리 제조 방법.A plurality of electronic assembly manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 결합 웨이퍼 어셈블리를 싱귤레이트하기 이전에 상기 디바이스 웨이퍼 및 상기 캐리어 웨이퍼 사이에 위치하는 언더필 부재(underfill material)를 도입하는 단계와,Introducing an underfill material located between the device wafer and the carrier wafer prior to singulating the bonded wafer assembly; 상기 언더필 부재를 경화하는 단계Curing the underfill member 를 더 포함하는 복수의 전자 어셈블리 제조 방법.A plurality of electronic assembly manufacturing method further comprising. 제 2 항에 있어서,The method of claim 2, 상기 제 1 도전성 단자를 상기 제 2 도전성 단자에 접속한 후에 상기 디바이스 웨이퍼 및 상기 캐리어 웨이퍼 사이의 공간에 상기 언더필 부재가 도입되는 복수의 전자 어셈블리 제조 방법.And the underfill member is introduced into a space between the device wafer and the carrier wafer after connecting the first conductive terminal to the second conductive terminal. 제 3 항에 있어서,The method of claim 3, wherein 대기압보다 높은 압력의 공간으로 상기 언더필 부재가 도입되는 복수의 전자 어셈블리 제조 방법.A method for manufacturing a plurality of electronic assemblies in which the underfill member is introduced into a space of pressure higher than atmospheric pressure. 제 4 항에 있어서,The method of claim 4, wherein 상기 결합 웨이퍼 어셈블리를 지그(jig)에 위치시키는 단계와,Positioning the bonded wafer assembly in a jig; 상기 언더필 부재를 적어도 제 1 통로를 통해 상기 지그에 제공하는 단계Providing the underfill member to the jig through at least a first passageway 를 더 포함하는 복수의 전자 어셈블리 제조 방법.A plurality of electronic assembly manufacturing method further comprising. 제 4 항에 있어서,The method of claim 4, wherein 상기 언더필 부재를 상기 공간에 도입하기 이전에 상기 언더필 부재를 가열 하는 단계를 더 포함하는 복수의 전자 어셈블리 제조 방법.Heating the underfill member prior to introducing the underfill member into the space. 제 2 항에 있어서,The method of claim 2, 상기 언더필 부재는 상기 결합 웨이퍼 어셈블리를 싱귤레이트하기 이전에 경화되는 복수의 전자 어셈블리 제조 방법.And the underfill member is cured prior to singulating the bonded wafer assembly. 제 1 항에 있어서,The method of claim 1, 상기 결합 웨이퍼 어셈블리를 싱귤레이트하기 이전에 상기 디바이스 웨이퍼를 씨닝(thinning)하는 단계를 더 포함하는 복수의 전자 어셈블리 제조 방법.Thinning the device wafer prior to singulating the bonded wafer assembly. 제 8 항에 있어서,The method of claim 8, 상기 결합 웨이퍼 어셈블리를 싱귤레이트하기 이전에 상기 디바이스 웨이퍼 및 상기 캐리어 웨이퍼 사이에 위치하는 언더필 부재를 도입하는 단계와,Introducing an underfill member positioned between the device wafer and the carrier wafer prior to singulating the bonded wafer assembly; 상기 언더필 부재를 경화하는 단계Curing the underfill member 를 더 포함하는 복수의 전자 어셈블리 제조 방법.A plurality of electronic assembly manufacturing method further comprising. 제 8 항에 있어서,The method of claim 8, 상기 캐리어 웨이퍼는 세라믹으로 제조되는 복수의 전자 어셈블리 제조 방법.And the carrier wafer is made of ceramic. 제 1 항에 있어서,The method of claim 1, 상기 결합 웨이퍼 어셈블리를 싱귤레이트하기 이전에, 제 1 도전성 단자 및 제 2 도전성 단자를 포함하는 적어도 하나의 단자 쌍을 통해 전류를 테스트하는 단계를 더 포함하는 복수의 전자 어셈블리 제조 방법.Prior to singulating the bonded wafer assembly, testing current through at least one pair of terminals including a first conductive terminal and a second conductive terminal. 제 11 항에 있어서,The method of claim 11, 상기 디바이스 웨이퍼를 통해 확장되는 제 1 도체 및 상기 캐리어 웨이퍼를 통해 확장되는 제 2 도체를 통해 전류가 공급되는 복수의 전자 어셈블리 제조 방법.And a current is supplied through a first conductor extending through the device wafer and a second conductor extending through the carrier wafer. 복수의 전자 어셈블리를 제조하는 방법으로서,A method of manufacturing a plurality of electronic assemblies, 결합 웨이퍼 어셈블리를 형성하는 디바이스 웨이퍼 및 캐리어 웨이퍼 사이에 언더필 부재를 도입하는 단계와, Introducing an underfill member between the device wafer and the carrier wafer forming the bonded wafer assembly; 상기 언더필 부재를 경화하는 단계와,Curing the underfill member; 상기 다비아스 웨이퍼 상에 형성된 집적 회로 간의 상기 결합 웨이퍼 어셈블리를 싱귤레이트하여 전자 어셈블리를 형성하는 단계로서, 각각이 전자 어셈블리는 상기 디바이스 웨이퍼의 분리된 부분으로부터의 각각의 다이, 상기 캐리어 웨이퍼의 분리된 부분으로부터의 각각의 캐리어 기판, 및 상기 각각의 다이와 상기 각각의 캐리어 기판 사이의 상기 언더필 부재 각각의 부분을 갖는 상기 형성 단계Singulating the bonded wafer assembly between integrated circuits formed on the davias wafer to form an electronic assembly, each electronic assembly being a respective die from a separate portion of the device wafer, the separated wafer carrier; The forming step having a respective carrier substrate from a portion and a portion of each of the underfill member between the respective die and the respective carrier substrate 를 포함하는 복수의 전자 어셈블리 제조 방법.A plurality of electronic assembly manufacturing method comprising a. 제 13 항에 있어서,The method of claim 13, 상기 언더필 부재는 상기 결합 웨이퍼 어셈블리를 싱귤레이트하기 이전에 경화되는 복수의 전자 어셈블리 제조 방법.And the underfill member is cured prior to singulating the bonded wafer assembly. 제 13 항에 있어서,The method of claim 13, 대기압보다 높은 압력에서 상기 디바이스 웨이퍼 및 캐리어 웨이퍼 사이에 상기 언더필 부재가 도입되는 복수의 전자 어셈블리 제조 방법.And the underfill member is introduced between the device wafer and the carrier wafer at a pressure higher than atmospheric pressure. 디바이스 웨이퍼와,Device wafers, 상기 디바이스 웨이퍼 상에 형성된 복수의 집적 회로와,A plurality of integrated circuits formed on the device wafer, 상기 집적 회로 상의 복수의 제 1 도전성 단자와,A plurality of first conductive terminals on the integrated circuit; 캐리어 웨이퍼와,Carrier wafer, 상기 제 1 도전성 단자 각각에 접속되는, 상기 캐리어 웨퍼 상의 복수의 제 2 도전성 단자A plurality of second conductive terminals on the carrier wafer, connected to each of the first conductive terminals 를 포함하는 결합 웨이퍼 어셈블리.Bonded wafer assembly comprising a. 제 16 항에 있어서,The method of claim 16, 상기 집적 회로는 서로 동일한 결합 웨이퍼 어셈블리.The integrated wafer assembly is identical to each other. 제 16 항에 있어서,The method of claim 16, 상기 제 1 도전성 단자 각각을 상기 제 2 도전성 단자 각각에 접속하는 복수의 상호 접속 소자와,A plurality of interconnecting elements connecting each of the first conductive terminals to each of the second conductive terminals; 상기 디바이스 웨이퍼 및 상기 캐리어 웨이퍼 사이의 공간에서, 그리고 상기 상호 접속 소자 사이의 공간에서 경화된 언더필 부재A hardened underfill member in the space between the device wafer and the carrier wafer and in the space between the interconnect elements 를 포함하는 결합 웨이퍼 어셈블리.Bonded wafer assembly comprising a.
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