KR20070029899A - Array substrate and display panel having the same - Google Patents

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Abstract

An array substrate and a display panel having the same are provided to eliminate the difference of kick-back voltage between a main pixel electrode and a sub-pixel electrode due to the difference of area, by controlling the areas of storage capacitors respectively connected to the main pixel electrode and the sub-pixel electrode. A plurality of data lines(DL) cross a plurality of main gate lines(GL-M). A pixel electrode is formed in each of pixel regions, which are defined by the main gate lines and the data lines. The pixel electrode has a first pixel electrode part(532) and a second pixel electrode part(534) having a smaller area than the first pixel electrode part. A first storage capacitor(540) is electrically connected to the first pixel electrode part. A second storage capacitor(550) is electrically connected to the second pixel electrode part, wherein the second storage capacitor has a larger area than the first storage capacitor.

Description

어레이 기판 및 이를 갖는 표시패널{ARRAY SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}Array board and display panel having same {ARRAY SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 평면도이다.1 is a plan view schematically illustrating a display device according to an exemplary embodiment of the present invention.

도 2는 도 1에 도시된 표시패널을 나타낸 평면도이다. FIG. 2 is a plan view illustrating the display panel of FIG. 1.

도 3은 도 2에 도시된 Ⅰ-Ⅰ'선에 따른 단면도이다.3 is a cross-sectional view taken along the line II ′ of FIG. 2.

도 4는 본 발명의 다른 실시예에 따른 표시패널을 나타낸 평면도이다.4 is a plan view illustrating a display panel according to another exemplary embodiment of the present invention.

도 5는 도 4에 도시된 화소전극에 제공되는 데이터 신호를 나타낸 도면이다.FIG. 5 is a diagram illustrating a data signal provided to the pixel electrode illustrated in FIG. 4.

*도면의 주요부분에 대한 부호의 설명** Explanation of symbols for main parts of drawings *

100 : 표시장치 200 : 표시패널100: display device 200: display panel

500 : 어레이 기판 510 : 제1 TFT500: array substrate 510: first TFT

520 : 제2 TFT 530 : 화소전극520: second TFT 530: pixel electrode

532 : 메인 화소전극 534 : 서브 화소전극532: main pixel electrode 534: sub pixel electrode

540 : 제1 스토리지 커패시터 550 : 제2 스토리지 커패시터540: first storage capacitor 550: second storage capacitor

560 : 스토리지 라인560: storage line

본 발명은 어레이 기판 및 이를 갖는 표시패널에 관한 것으로서, 보다 상세하게는 표시품질을 향상시키기 위한 어레이 기판 및 이를 갖는 표시패널에 관한 것이다.The present invention relates to an array substrate and a display panel having the same, and more particularly, to an array substrate for improving display quality and a display panel having the same.

일반적으로, 액정표시장치는 전기장을 형성하기 위해 상호 소정 간격 이격된 제1 전극, 제2 전극, 상기 전극들을 형성하기 위한 1매 또는 2매의 기판 및 상기 전극들 사이에 배치된 액정층을 포함한다.In general, a liquid crystal display device includes a first electrode, a second electrode, one or two substrates for forming the electrodes, and a liquid crystal layer disposed between the electrodes to form an electric field. do.

상기 제1 및 제2 전극에 전압이 인가됨으로써, 제1 및 제2 전극 사이에는 전기장이 형성된다. 상기 전기장에 의하여 액정층의 액정 분자들은 재배열되고, 이로 인해, 액정층을 투과하는 광의 광투과율이 변경되고, 액정표시장치로부터 영상이 표시된다.By applying voltage to the first and second electrodes, an electric field is formed between the first and second electrodes. The liquid crystal molecules of the liquid crystal layer are rearranged by the electric field, thereby changing the light transmittance of light passing through the liquid crystal layer and displaying an image from the liquid crystal display.

액정표시장치는 음극선관 표시장치(Cathode Ray Tube type display device)와 비교하였을 때, 박형으로 만들 수 있는 장점을 갖는다. 하지만, 액정표시장치는 음극선관 표시장치에 비하여 시야각(viewing angle)이 좁은 단점을 갖는다. The liquid crystal display device has an advantage of being thin in comparison with a cathode ray tube type display device. However, the liquid crystal display has a disadvantage in that the viewing angle is narrower than that of the cathode ray tube display.

상기 액정표시장치의 좁은 시야각를 개선하기 위하여, 최근에는 보다 시야각이 넓어진 PVA(Patterned Vertical Alignment) 모드, MVA(Multi-domain Vertical Alignment) 모드, IPS(In-Plane Switching) 모드의 액정표시장치가 개발되고 있다.In order to improve the narrow viewing angle of the liquid crystal display device, a liquid crystal display device having a patterned vertical alignment (PVA) mode, a multi-domain vertical alignment (MVA) mode, and an in-plane switching (IPS) mode have been developed. have.

상기 PVA 모드 액정표시장치는 단위 화소 영역 내에서 상기 액정층의 도메인(Domain)을 복수개로 분할하기 위한 개구 패턴을 갖는 투명전극을 포함한다. 여기서, 상기 복수개로 분할된 액정층의 도메인 사이에서는 상기 액정 분자들이 각각 서로 다른 방향으로 배열되고, 이에 따라 시야각이 향상된다.The PVA mode liquid crystal display includes a transparent electrode having an opening pattern for dividing a plurality of domains of the liquid crystal layer in a unit pixel area. Here, the liquid crystal molecules are arranged in different directions between the domains of the plurality of divided liquid crystal layers, thereby improving the viewing angle.

최근에는 영상의 시인성을 향상시키기 위하여 상기 PVA 모드 액정표시장치보다 넓은 SPVA(Super Patterned Vertical Alignment) 모드 액정표시장치가 개발되었다. 상기 SPVA 모드 액정표시장치는 하나의 화소 내에 형성된 메인 화소전극 및 서브 화소전극을 포함한다. 이때, 상기 메인 화소전극 및 상기 서브 화소전극에 서로 다른 레벨을 갖는 데이터 신호를 제공함에 따라 상기 영상을 표시한다. 상기 메인 화소전극과 상기 서브 화소전극의 형성 면적비는 약 1:2이다.Recently, in order to improve the visibility of an image, a SPVA (Super Patterned Vertical Alignment) mode liquid crystal display wider than the PVA mode liquid crystal display has been developed. The SPVA mode liquid crystal display includes a main pixel electrode and a sub pixel electrode formed in one pixel. In this case, the image is displayed by providing data signals having different levels to the main pixel electrode and the sub pixel electrode. An area ratio of the main pixel electrode and the sub pixel electrode is about 1: 2.

이처럼, 메인 화소전극과 서브 화소전극의 형성면적이 차이에 의해 메인 화소전극에 대응하는 영역과 서브 화소전극에 대응하는 영역에서의 킥백 전압이 서로 다르다. 따라서, 상기 킥백 전압을 제거하기 어려운 문제가 발생한다.As described above, the kickback voltage is different in the region corresponding to the main pixel electrode and the region corresponding to the sub pixel electrode due to the difference in the formation area of the main pixel electrode and the sub pixel electrode. Thus, a problem arises that it is difficult to eliminate the kickback voltage.

따라서, 본 발명의 상기한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 메인 화소영역 및 서브 화소영역에서의 킥백 전압의 편차를 줄이기 위한 어레이 기판을 제공함에 있다.Accordingly, an object of the present invention is to provide an array substrate for reducing the variation of kickback voltage in the main pixel region and the sub pixel region.

본 발명의 다른 목적은 상기 어레이 기판을 갖는 표시패널을 제공함에 있다.Another object of the present invention is to provide a display panel having the array substrate.

상술한 본 발명의 목적을 달성하기 위한 어레이 기판은 다수의 메인 게이트 라인, 다수의 데이터 라인, 화소전극, 제1 및 제2 스토리지 커패시터를 포함한다. 상기 화소전극은 상기 메인 게이트 라인들 및 상기 데이터 라인들에 의해 정의된 화소영역에 형성되고, 제1 화소전극부 및 상기 제1 화소전극부보다 작은 형성면적 을 갖는 제2 화소전극부를 갖는다. 상기 제1 스토리지 커패시터는 상기 제1 화소전극부에 전기적으로 연결되고, 상기 제2 스토리지 커패시터는 상기 제1 스토리지 커패시터보다 큰 형성면적을 가지고, 상기 제2 화소전극부에 전기적으로 연결된다.An array substrate for achieving the above object of the present invention includes a plurality of main gate lines, a plurality of data lines, pixel electrodes, first and second storage capacitors. The pixel electrode is formed in a pixel region defined by the main gate lines and the data lines, and has a first pixel electrode portion and a second pixel electrode portion having a formation area smaller than that of the first pixel electrode portion. The first storage capacitor is electrically connected to the first pixel electrode part, and the second storage capacitor has a larger formation area than the first storage capacitor and is electrically connected to the second pixel electrode part.

상기 어레이 기판은 상기 화소영역 내에서 상기 메인 게이트 라인들에 평행하도록 형성된 다수의 서브 게이트 라인, 상기 메인 게이트 라인에 전기적으로 연결된 제1 TFT 및 상기 서브 게이트 라인에 전기적으로 연결된 제2 TFT를 더 포함한다. 상기 제1 스토리지 커패시터는 상기 제1 TFT와 전기적으로 연결되고, 상기 제2 스토리지 커패시터는 상기 제2 TFT와 전기적으로 연결된다.The array substrate further includes a plurality of sub gate lines formed to be parallel to the main gate lines in the pixel area, a first TFT electrically connected to the main gate line, and a second TFT electrically connected to the sub gate line. do. The first storage capacitor is electrically connected to the first TFT, and the second storage capacitor is electrically connected to the second TFT.

이러한 어레이 기판 및 이를 갖는 표시패널에 따르면, 제1 및 제2 화소전극부의 형성면적 차이에 따른 킥백 전압의 편차를 스토리지 커패시터의 형성면적을 조절함에 따라 제거할 수 있어, 킥백 전압을 보다 효율적으로 제거할 수 있다. According to such an array substrate and a display panel having the same, the deviation of the kickback voltage due to the difference in the formation area of the first and second pixel electrode parts can be eliminated by adjusting the formation area of the storage capacitor, thereby more efficiently removing the kickback voltage. can do.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 평면도이고, 도 2는 도 1에 도시된 표시패널을 나타낸 평면도이다. 또한, 도 3은 도 2에 도시된 Ⅰ-Ⅰ'선에 따른 단면도이다.1 is a plan view schematically illustrating a display device according to an exemplary embodiment of the present invention, and FIG. 2 is a plan view illustrating the display panel shown in FIG. 1. 3 is a cross-sectional view taken along the line II ′ of FIG. 2.

도 1 내지 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 표시장치(100)는 표시패널(200),데이터 구동부(300) 및 게이트 구동부(400)를 포함한다. 1 to 3, the display device 100 according to an exemplary embodiment of the present invention includes a display panel 200, a data driver 300, and a gate driver 400.

상기 표시패널(200)은 어레이 기판(500), 어레이 기판(500)과 마주하는 컬러필터 기판(600) 및 어레이 기판(500)과 컬러필터 기판(600)과의 사이에 개재된 액 정층(700)으로 이루어진다. 또한, 표시패널(200)은 영상을 표시하는 표시영역(DA), 표시영역(DA)의 외측에 구비된 제1 주변영역(PA1) 및 제2 주변영역(PA2)으로 이루어진다.The display panel 200 includes an array substrate 500, a color filter substrate 600 facing the array substrate 500, and a liquid crystal layer 700 interposed between the array substrate 500 and the color filter substrate 600. ) In addition, the display panel 200 includes a display area DA displaying an image, a first peripheral area PA1 and a second peripheral area PA2 provided outside the display area DA.

상기 어레이 기판(500)은 표시영역(DA)에 대응하여 제1 방향(D1)으로 연장되어 형성된 다수의 메인 게이트 라인(GL-M)과 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되어 형성된 다수의 데이터 라인(DL)을 포함한다. 이때, 메인 게이트 라인(GL-M) 및 데이터 라인(DL) 중 인접하는 2개의 메인 게이트 라인(GL-M)과 데이터 라인(DL)에 의해 다수의 화소영역(PA)이 정의된다. 상기 다수의 화소영역(PA)은 매트릭스 형상을 갖는다. 또한, 어레이 기판(500)은 화소영역(PA) 내에서 메인 게이트 라인(GL-M)에 평행하도록 형성된 서브 게이트 라인(GL-S)을 포함한다.The array substrate 500 extends in the first direction D1 corresponding to the display area DA, and includes a plurality of main gate lines GL-M and a second direction perpendicular to the first direction D1. And a plurality of data lines DL formed extending to D2). In this case, the plurality of pixel areas PA is defined by two adjacent main gate lines GL-M and data lines DL among the main gate line GL-M and the data line DL. The plurality of pixel areas PA has a matrix shape. In addition, the array substrate 500 includes a sub gate line GL-S formed to be parallel to the main gate line GL-M in the pixel area PA.

상기 화소영역(PA)에는 제1 TFT(510), 제2 TFT(520) 및 화소전극(530)이 구비된다. 상기 제1 TFT(510)의 제1 게이트 전극(512)은 대응하는 메인 게이트 라인(GL-M)으로부터 분기되고, 제1 소오스 전극(514)은 대응하는 데이터 라인(DL)으로부터 분기된다. 상기 제2 TFT(520)의 제2 게이트 전극(522)은 대응하는 서브 게이트 라인(GL-S)으로부터 분기되고, 제2 소오스 전극(524)은 대응하는 데이터 라인(DL)으로부터 분기된다.The pixel area PA includes a first TFT 510, a second TFT 520, and a pixel electrode 530. The first gate electrode 512 of the first TFT 510 is branched from the corresponding main gate line GL-M, and the first source electrode 514 is branched from the corresponding data line DL. The second gate electrode 522 of the second TFT 520 is branched from the corresponding sub gate line GL-S, and the second source electrode 524 is branched from the corresponding data line DL.

또한, 화소영역(PA)은 화소전극(530) 및 화소전극(530)에 대향하는 컬러필터 기판(600) 상의 공통전극(620)에 의해 다수의 도메인(Domain)으로 나누어진다.In addition, the pixel area PA is divided into a plurality of domains by the common electrode 620 on the color filter substrate 600 facing the pixel electrode 530 and the pixel electrode 530.

즉, 화소전극(530)은 메인 화소전극(532) 및 서브 화소전극(534)으로 이루어진다. 상기 메인 화소전극(532)은 중앙에서 제1 방향(D1)으로 절곡된 'V'자 형상을 갖는다. 상기 서브 화소전극(534)은 메인 화소전극(534)을 감싸도록 형성된다. 따라서, 화소영역(PA)은 메인 화소전극(532)에 대응하는 메인 화소영역 및 서브 화소전극(534)에 대응하는 서브 화소영역으로 구분된다.That is, the pixel electrode 530 includes the main pixel electrode 532 and the sub pixel electrode 534. The main pixel electrode 532 has a 'V' shape bent from the center in the first direction D1. The sub pixel electrode 534 is formed to surround the main pixel electrode 534. Therefore, the pixel area PA is divided into a main pixel area corresponding to the main pixel electrode 532 and a sub pixel area corresponding to the sub pixel electrode 534.

본 실시예에서 메인 화소전극(532)과 서브 화소전극(534)은 서로 다른 형성면적비를 갖는다. 바람직하게, 메인 화소전극(532)과 서브 화소전극(534)의 형성면적비는 약 1:2이다. In the present exemplary embodiment, the main pixel electrode 532 and the sub pixel electrode 534 have different formation area ratios. Preferably, the formation area ratio of the main pixel electrode 532 and the sub pixel electrode 534 is about 1: 2.

상기 컬러필터 기판(600) 상에는 R,G,B 색화소들로 이루어진 컬러필터(610) 및 공통전극(620)이 형성된다. 상기 공통전극(620)에는 메인 화소전극(532)의 중앙에서 일부가 제거된 제1 개구부(622) 및 서브 화소전극(534)의 중앙에서 일부가 제거된 제2 개구부(624)가 형성된다.The color filter 610 and the common electrode 620 formed of R, G, and B color pixels are formed on the color filter substrate 600. The common electrode 620 is formed with a first opening 622 with a portion removed from the center of the main pixel electrode 532 and a second opening 624 with a portion removed from the center of the sub pixel electrode 534.

또한, 화소영역(PA)의 중앙에는 액정층(700)에 인가된 제1 데이터 신호 및 제2 데이터 신호를 일정시간 유지하기 위한 제1 스토리지 커패시터(Cst1) 및 제2 스토리지 커패시터(Cst2)가 형성된다. 상기 제1 스토리지 커패시터(Cst1)는 메인 화소전극(532)과 전기적으로 연결되고, 제2 스토리지 커패시터(Cst2)는 서브 화소전극(534)과 전기적으로 연결된다.In addition, a first storage capacitor Cst1 and a second storage capacitor Cst2 are formed in the center of the pixel area PA to hold the first data signal and the second data signal applied to the liquid crystal layer 700 for a predetermined time. do. The first storage capacitor Cst1 is electrically connected to the main pixel electrode 532, and the second storage capacitor Cst2 is electrically connected to the sub pixel electrode 534.

상기 제1 스토리지 커패시터(Cst1)는 스토리지 라인(560) 및 스토리지 라인(560) 상에 형성된 제1 전극(542)으로 이루어진다. 상기 제2 스토리지 커패시터(Cst2)는 스토리지 라인(560) 및 스토리지 라인(560) 상에 형성된 제2 전극(552)으로 이루어진다. 이때, 스토리지 라인(550)은 화소영역(PA)의 중앙에서 메인 게이트 라인(GL-M)에 평행한 방향으로 연장되고, 메인 게이트 라인(GL-M) 형성시 동일 물 질로 이루어진다. The first storage capacitor Cst1 includes a storage line 560 and a first electrode 542 formed on the storage line 560. The second storage capacitor Cst2 includes a storage line 560 and a second electrode 552 formed on the storage line 560. In this case, the storage line 550 extends in a direction parallel to the main gate line GL-M at the center of the pixel area PA, and is formed of the same material when the main gate line GL-M is formed.

상기 제1 전극(542)은 메인 화소전극(532)에 대응하는 스토리지 라인(560) 상부에 형성되고, 제2 전극(552)은 서브 화소전극(534)에 대응하는 스토리지 라인(560) 상부에 형성된다. 또한, 제1 전극(542)은 제1 TFT(510)의 제1 소오스 전극(514) 및 제1 드레인 전극(516) 형성시 동일 물질로 이루어진다. 상기 제2 전극(552)은 제2 TFT(520)의 제2 소오스 전극(524) 및 제2 드레인 전극(526) 형성시 동일 물질로 이루어진다. 상기 제1 전극(542)은 제1 TFT(520)의 제1 드레인 전극(516)과 연결되고, 제2 전극(552)은 제2 TFT(210)의 제2 드레인 전극(526)과 연결된다.The first electrode 542 is formed on the storage line 560 corresponding to the main pixel electrode 532, and the second electrode 552 is formed on the storage line 560 corresponding to the sub pixel electrode 534. Is formed. In addition, the first electrode 542 is made of the same material when forming the first source electrode 514 and the first drain electrode 516 of the first TFT 510. The second electrode 552 is made of the same material when the second source electrode 524 and the second drain electrode 526 of the second TFT 520 are formed. The first electrode 542 is connected to the first drain electrode 516 of the first TFT 520, and the second electrode 552 is connected to the second drain electrode 526 of the second TFT 210. .

상기 제1 전극(540)은 제1 콘택홀(545)을 통해 메인 화소전극(532)과 전기적으로 연결되고, 제2 전극(550)은 제2 콘택홀(555)을 통해 서브 화소전극(534)과 전기적으로 연결된다. 따라서, 메인 화소전극(532)은 제1 TFT(510)가 스위칭 동작됨에 따라 대응하는 데이터 라인(DL)으로부터의 제1 데이터 신호를 제공받는다. 한편, 서브 화소전극(534)은 제2 TFT(520)가 스위칭 동작됨에 따라 데이터 라인(DL)으로부터 제2 데이터 신호를 제공받는다. 상기 제1 데이터 신호는 상기 제2 데이터 신호보다 소정 신호 레벨 큰 값을 가진다. The first electrode 540 is electrically connected to the main pixel electrode 532 through the first contact hole 545, and the second electrode 550 is connected to the sub pixel electrode 534 through the second contact hole 555. ) Is electrically connected. Accordingly, the main pixel electrode 532 receives the first data signal from the corresponding data line DL as the first TFT 510 is switched. The sub pixel electrode 534 receives a second data signal from the data line DL as the second TFT 520 is switched. The first data signal has a predetermined signal level greater than the second data signal.

이때, 제1 스토리지 커패시터(540)는 메인 화소전극(532)에 제공된 상기 제1 데이터 신호를 일정시간 유지하고, 제2 스토리지 커패시터(550)는 서브 화소전극(534)에 제공된 상기 제2 데이터 신호를 일정시간 유지한다.In this case, the first storage capacitor 540 maintains the first data signal provided to the main pixel electrode 532 for a predetermined time, and the second storage capacitor 550 provides the second data signal provided to the sub pixel electrode 534. Keep a constant time.

이처럼, 메인 화소전극(532)과 서브 화소전극(534)에 서로 다른 전압 레벨을 갖는 상기 제1 및 제2 데이터 신호가 각각 제공됨에 따라 서로 다른 액정의 특성 분포를 가진다. 이로 인해, 표시패널(200)의 측면 시인성이 개선된다.As such, the first and second data signals having different voltage levels are respectively provided to the main pixel electrode 532 and the sub pixel electrode 534 to have different distributions of liquid crystals. As a result, the side visibility of the display panel 200 is improved.

또한, 본 실시예에서 제1 전극(542)은 제2 전극(552)에 비하여 상대적으로 큰 형성면적을 갖는다. 즉, 제1 전극(542)은 제1 형성길이(L1)를 가지고, 제2 전극(552)은 제1 형성길이(L1) 보다 짧은 제2 형성길이(L2)를 갖는다. 따라서, 제1 스토리지 커패시터(540)는 제2 스토리지 커패시터(550)에 비하여 상대적으로 큰 형성면적을 갖는다.In addition, in the present embodiment, the first electrode 542 has a larger formation area than the second electrode 552. That is, the first electrode 542 has a first formation length L1, and the second electrode 552 has a second formation length L2 that is shorter than the first formation length L1. Thus, the first storage capacitor 540 has a larger formation area than the second storage capacitor 550.

이처럼, 제1 스토리지 커패시터(540)를 제2 스토리지 커패시터(550)에 비하여 상대적으로 큰 형성면적을 가지도록 형성함에 따라 메인 화소영역과 서브 화소영역에서 동일한 킥백 전압(Vkb)을 갖는다.As such, since the first storage capacitor 540 is formed to have a relatively larger formation area than the second storage capacitor 550, the first storage capacitor 540 has the same kickback voltage Vkb in the main pixel area and the sub pixel area.

Figure 112005050731926-PAT00001
Figure 112005050731926-PAT00001

여기서, Cgs는 TFT의 게이트 전극과 소오스 전극간에 발생하는 기생 커패시터를 나타내고, Clc는 액정 커패시터이며, Cst는 스토리지 커패시터이다.Here, Cgs represents a parasitic capacitor generated between the gate electrode and the source electrode of the TFT, Clc is a liquid crystal capacitor, and Cst is a storage capacitor.

수학식 1에서와 같이, 킥백 전압(Vkb)은 기생 커패시터, 액정 커패시터 및 스토리지 커패시터에 의해 그 값이 정의된다.As in Equation 1, the kickback voltage Vkb is defined by parasitic capacitors, liquid crystal capacitors, and storage capacitors.

본 실시예에서 서브 화소전극(534)이 메인 화소전극(532)에 비하여 상대적으로 큰 형성면적을 가지므로, 서브 화소전극(534)에 대응하는 서브 화소영역에서 액정 커패시터가 메인 화소전극(532)에 대응하는 메인 화소영역보다 상대적으로 크 다. 따라서, 상기 서브 화소영역에서의 킥백 전압이 상기 메인 화소영역에서 보다 작다.In the present exemplary embodiment, since the sub pixel electrode 534 has a larger formation area than the main pixel electrode 532, the liquid crystal capacitor is connected to the main pixel electrode 532 in the sub pixel area corresponding to the sub pixel electrode 534. It is relatively larger than the main pixel area corresponding to. Therefore, the kickback voltage in the sub pixel region is smaller than that in the main pixel region.

그러나, 본 실시예에서 메인 화소전극(532)에 전기적으로 연결된 제1 스토리지 커패시터(540)가 서브 화소전극(534)에 전기적으로 연결된 제2 스토리지 커패시터(550) 보다 큰 형성면적으로 갖는다. 그러므로, 상기 메인 화소영역에서 상기 서브 화소영역보다 큰 스토리지 커패시터 값을 갖는다. However, in the present exemplary embodiment, the first storage capacitor 540 electrically connected to the main pixel electrode 532 has a larger formation area than the second storage capacitor 550 electrically connected to the sub pixel electrode 534. Therefore, the storage capacitor has a larger storage capacitor value than the sub pixel area in the main pixel area.

따라서, 메인 화소전극(532)과 서브 화소전극(534)의 형성면적의 차이에 의한 킥백 전압의 편차가 발생하더라도, 제1 스토리지 커패시터(540) 및 제2 스토리지 커패시터(550)의 형성면적을 조절함에 따라 상기 메인 화소영역과 상기 서브 화소영역에서의 킥백 전압이 균일해진다. 이로 인해, 킥백 전압의 제거를 보다 효율적으로 수행할 수 있다.Therefore, even if the kickback voltage is varied due to the difference between the formation areas of the main pixel electrode 532 and the sub pixel electrode 534, the formation areas of the first storage capacitor 540 and the second storage capacitor 550 are adjusted. As a result, the kickback voltage in the main pixel area and the sub pixel area becomes uniform. This makes it possible to more efficiently remove the kickback voltage.

상기 제1 주변영역(PA1)에서 어레이 기판(410)은 컬러필터 기판(500)의 제2 기판(510)보다 길게 연장되고, 제1 주변영역(PA1)에 대응하여 어레이 기판(410) 상에는 칩 형태로 이루어진 데이터 구동부(200)가 실장된다. 여기서, 제1 주변영역(PA1)은 데이터 라인(DL)의 일단부와 인접하는 영역이다. 상기 데이터 구동부(200)는 표시영역(DA)에 형성된 데이터 라인(DL)과 전기적으로 연결된다. 따라서, 데이터 구동부(200)로부터 출력된 상기 제1 및 제2 데이터 신호는 데이터 라인(DL)으로 인가된다.In the first peripheral area PA1, the array substrate 410 extends longer than the second substrate 510 of the color filter substrate 500, and a chip is disposed on the array substrate 410 in correspondence to the first peripheral area PA1. The data driver 200 having a shape is mounted. The first peripheral area PA1 is an area adjacent to one end of the data line DL. The data driver 200 is electrically connected to the data line DL formed in the display area DA. Therefore, the first and second data signals output from the data driver 200 are applied to the data line DL.

한편, 제2 주변영역(PA2)에서 어레이 기판(500)에는 게이트 구동부(300)가 상기 복수의 박막 트랜지스터와 동일한 공정을 통해 동일한 시간상에서 형성된다. 여기서, 제2 주변영역(PA2)은 메인 게이트 라인(GL-M) 및 서브 게이트 라인(GL-S)의 일단부와 인접하는 영역이다. 상기 게이트 구동부(300)는 표시영역(DA)에 형성된 메인 게이트 라인(GL-M) 및 서브 게이트 라인(GL-S)과 전기적으로 연결된다. 따라서, 게이트 구동부(300)로부터 출력된 게이트 신호는 메인 게이트 라인(GL-M) 및 서브 게이트 라인(GL-S)으로 인가된다.In the second peripheral area PA2, the gate driver 300 is formed on the array substrate 500 at the same time through the same process as the plurality of thin film transistors. Here, the second peripheral area PA2 is an area adjacent to one ends of the main gate line GL-M and the sub gate line GL-S. The gate driver 300 is electrically connected to the main gate line GL-M and the sub gate line GL-S formed in the display area DA. Therefore, the gate signal output from the gate driver 300 is applied to the main gate line GL-M and the sub gate line GL-S.

도 4는 본 발명의 다른 실시예에 따른 표시패널을 나타낸 평면도이고, 도 5는 도 4에 도시된 화소전극에 제공되는 데이터 신호를 나타낸 도면이다. 여기서, 본 발명의 일 실시예와 동일한 구성에는 동일번호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.4 is a plan view illustrating a display panel according to another exemplary embodiment. FIG. 5 is a diagram illustrating a data signal provided to the pixel electrode illustrated in FIG. 4. Here, the same configuration as the embodiment of the present invention is given the same number, and detailed description thereof will be omitted.

도 4 및 도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 표시패널은 어레이 기판(500), 어레이 기판(500)과 마주하는 컬러필터 기판(600), 어레이 기판(500)과 컬러필터 기판(600)과의 사이에 개재된 액정층(미도시)으로 이루어진다. As shown in FIG. 4 and FIG. 5, the display panel according to another exemplary embodiment of the present invention includes an array substrate 500, a color filter substrate 600 facing the array substrate 500, and an array substrate 500. It consists of a liquid crystal layer (not shown) interposed between the filter substrate 600 and it.

상기 어레이 기판(500)의 표시영역(DA)에는 다수의 메인 게이트 라인(GL-M), 다수의 데이터 라인(DL) 및 다수의 서브 게이트 라인(GL-S)이 형성된다. 상기 메인 게이트 라인(GL-M) 및 데이터 라인(DL)에 의해 정의된 화소영역(PA)에는 제1 TFT(510), 제2 TFT(520) 및 화소전극(530)이 형성된다. A plurality of main gate lines GL-M, a plurality of data lines DL, and a plurality of sub gate lines GL-S are formed in the display area DA of the array substrate 500. The first TFT 510, the second TFT 520, and the pixel electrode 530 are formed in the pixel area PA defined by the main gate line GL-M and the data line DL.

상기 화소전극(530)은 메인 화소전극(532) 및 서브 화소전극(534)으로 이루어진다. 이때, 서브 화소전극(534)은 메인 화소전극(532)에 비하여 상대적으로 큰 형성면적을 갖는다.The pixel electrode 530 includes a main pixel electrode 532 and a sub pixel electrode 534. In this case, the sub pixel electrode 534 has a larger formation area than the main pixel electrode 532.

또한, 화소영역(PA)의 중앙에는 제1 스토리지 커패시터(570) 및 제2 스토리지 커패시터(580)가 형성된다. 상기 제1 스토리지 커패시터(570)는 제1 콘택홀(545)을 통해 메인 화소전극(532)에 전기적으로 연결되고, 제2 스토리지 커패시터(580)는 제2 콘택홀(555)을 통해 서브 화소전극(534)에 대응하도록 형성된다.In addition, a first storage capacitor 570 and a second storage capacitor 580 are formed in the center of the pixel area PA. The first storage capacitor 570 is electrically connected to the main pixel electrode 532 through the first contact hole 545, and the second storage capacitor 580 is connected to the sub pixel electrode through the second contact hole 555. And to correspond to 534.

상기 제1 스토리지 커패시터(570)는 스토리지 라인(560) 및 스토리지 라인(560) 상부에 형성된 제1 전극(572)으로 이루어진다. 상기 제1 전극(572)은 제2 TFT(520)의 제2 드레인 전극(526)과 연결된다. 따라서, 제2 TFT(520)가 스위칭 동작됨에 따라 대응하는 데이터 라인(DL)으로부터 제1 데이터 신호(VH)를 제공받는다.The first storage capacitor 570 includes a storage line 560 and a first electrode 572 formed on the storage line 560. The first electrode 572 is connected to the second drain electrode 526 of the second TFT 520. Accordingly, as the second TFT 520 is switched, the first data signal VH is provided from the corresponding data line DL.

또한, 제2 스토리지 커패시터(580)는 스토리지 라인(560) 및 스토리지 라인(560) 상부에 형성된 제2 전극(582)으로 이루어진다. 상기 제2 전극(582)은 제1 TFT(510)의 제1 드레인 전극(516)과 연결된다. 따라서, 제1 TFT(510)가 스위칭 동작됨에 따라 대응하는 데이터 라인(DL)으로부터 제2 데이터 신호(VL)를 제공받는다. 이때, 상기 제1 데이터 신호(VH)는 상기 제2 데이터 신호(VL) 보다 소정 신호 레벨 큰 값을 가진다.In addition, the second storage capacitor 580 includes a storage line 560 and a second electrode 582 formed on the storage line 560. The second electrode 582 is connected to the first drain electrode 516 of the first TFT 510. Therefore, as the first TFT 510 is switched, the second data signal VL is provided from the corresponding data line DL. In this case, the first data signal VH has a predetermined signal level greater than that of the second data signal VL.

상기에서 서브 게이트 라인(GL-S)에 연결된 제2 TFT(520)가 먼저 턴온 되고, 이후에 메인 게이트 라인(GL-M)에 연결된 제1 TFT(510)가 턴온된다. 따라서, 메인 화소전극(532)에 제1 데이터 신호(VH)가 먼저 충전된 후 서브 화소전극(534)에 제2 데이터 신호(VL)가 충전된다. In the above, the second TFT 520 connected to the sub gate line GL-S is turned on first, and then the first TFT 510 connected to the main gate line GL-M is turned on. Therefore, the first data signal VH is first charged to the main pixel electrode 532, and the second data signal VL is then charged to the sub pixel electrode 534.

이처럼, 상대적으로 큰 신호레벨을 갖는 제1 데이터 신호(VH)에 의해 메인 화소전극(532)이 충전된 후, 상대적으로 작은 신호레벨을 갖는 제2 데이터 신호(VL)에 의해 서브 화소전극(534)이 충전된다. 이로 인해, 충전 마진(Margin)이 증가된다.As such, after the main pixel electrode 532 is charged by the first data signal VH having a relatively large signal level, the sub pixel electrode 534 is formed by the second data signal VL having a relatively small signal level. ) Is charged. As a result, the filling margin is increased.

본 실시예에 따르면, 서브 화소전극(534)이 메인 화소전극(532) 보다 상대적으로 큰 형성면적을 가짐에 따라 서브 화소영역에서의 킥백 전압(Vkb)이 상기 메인 화소영역에서보다 작다.According to the present exemplary embodiment, as the sub pixel electrode 534 has a larger formation area than the main pixel electrode 532, the kickback voltage Vkb in the sub pixel area is smaller than that in the main pixel area.

그러나, 메인 화소전극(532)에 전기적으로 연결된 제1 스토리지 커패시터(570)가 서브 화소전극(534)에 전기적으로 연결된 제2 스토리지 커패시터(580) 보다 큰 형성면적으로 갖는다. 그러므로, 상기 메인 화소영역에서 상기 서브 화소영역보다 큰 스토리지 커패시터 값을 갖는다. However, the first storage capacitor 570 electrically connected to the main pixel electrode 532 has a larger formation area than the second storage capacitor 580 electrically connected to the sub pixel electrode 534. Therefore, the storage capacitor has a larger storage capacitor value than the sub pixel area in the main pixel area.

따라서, 메인 화소전극(532)과 서브 화소전극(534)의 형성면적의 차이에 의한 킥백 전압의 편차가 발생하더라도, 제1 스토리지 커패시터(570) 및 제2 스토리지 커패시터(580)의 형성면적을 조절함에 따라 상기 메인 화소영역과 상기 서브 화소영역에서의 킥백 전압이 균일해진다.Therefore, even if the kickback voltage is varied due to the difference between the formation areas of the main pixel electrode 532 and the sub pixel electrode 534, the formation areas of the first storage capacitor 570 and the second storage capacitor 580 are adjusted. As a result, the kickback voltage in the main pixel area and the sub pixel area becomes uniform.

또한, 본 실시예에서는 상대적으로 큰 신호레벨을 갖는 제1 데이터 신호에 의해 메인 화소전극(532)이 먼저 충전된 후 상대적으로 작은 신호레벨을 갖는 제2 데이터 신호에 의해 서브 화소전극(534)이 충전되므로, 충전 마진이 증가된다.In addition, in the present exemplary embodiment, the main pixel electrode 532 is first charged by the first data signal having a relatively large signal level, and then the sub pixel electrode 534 is formed by the second data signal having a relatively small signal level. As it is charged, the charging margin is increased.

이상에서 설명한 바와 같이, 본 발명은 메인 화소전극에 전기적으로 연결된 제1 스토리지 커패시터 및 서브 화소전극에 전기적으로 연결된 제2 스토리지 커패 시터를 갖는다. 상기 제1 스토리지 커패시터는 제2 스토리지 커패시터에 비하여 상대적으로 큰 형성면적을 갖는다.As described above, the present invention has a first storage capacitor electrically connected to a main pixel electrode and a second storage capacitor electrically connected to a sub pixel electrode. The first storage capacitor has a larger formation area than the second storage capacitor.

그러므로, 본 발명은 메인 화소전극과 서브 화소전극의 형성면적 차이에 따른 킥백 전압의 편차를 스토리지 커패시터의 형성면적을 조절함에 따라 제거한다.Therefore, the present invention eliminates the variation in the kickback voltage according to the difference between the formation area of the main pixel electrode and the sub pixel electrode by adjusting the formation area of the storage capacitor.

따라서, 본 발명은 스토리지 커패시터의 형성면적을 조절함에 따라 메인 화소영역과 서브 화소영역에서의 킥백 전압 편차를 제거할 수 있어, 킥백 전압을 보다 효율적으로 제거할 수 있다. 이로 인해, 표시장치의 표시품질을 향상시킬 수 있다.Therefore, according to the present invention, the kickback voltage deviation in the main pixel area and the sub pixel area can be eliminated by adjusting the formation area of the storage capacitor, so that the kickback voltage can be more efficiently removed. As a result, the display quality of the display device can be improved.

또한, 본 발명은 상대적으로 큰 레벨의 데이터 신호에 의해 메인 화소전극을 먼저 충전시킨 후 상대적으로 작은 레벨의 데이터 신호에 의해 서브 화소전극을 충전시킴에 따라 충전 마진을 향상시킬 수 있는 효과도 있다.In addition, the present invention has an effect of improving the charging margin by first charging the main pixel electrode with a relatively large level of data signal and then charging the sub pixel electrode with a relatively small level of data signal.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the preferred embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary skill in the art will be described in the claims to be described later It will be understood that various modifications and variations can be made in the present invention without departing from the scope of the present invention.

Claims (8)

다수의 메인 게이트 라인;A plurality of main gate lines; 상기 게이트 라인들에 교차하는 다수의 데이터 라인;A plurality of data lines crossing the gate lines; 상기 메인 게이트 라인들 및 상기 데이터 라인들에 의해 정의된 화소영역에 형성되고, 제1 화소전극부 및 상기 제1 화소전극부보다 작은 형성면적을 갖는 제2 화소전극부를 갖는 화소전극;A pixel electrode formed in the pixel region defined by the main gate lines and the data lines and having a first pixel electrode portion and a second pixel electrode portion having a formation area smaller than that of the first pixel electrode portion; 상기 제1 화소전극부에 전기적으로 연결된 제1 스토리지 커패시터; 및A first storage capacitor electrically connected to the first pixel electrode unit; And 상기 제1 스토리지 커패시터보다 큰 형성면적을 가지고, 상기 제2 화소전극부에 전기적으로 연결된 제2 스토리지 커패시터를 포함하는 것을 특징으로 하는 어레이 기판.And a second storage capacitor having a larger formation area than the first storage capacitor and electrically connected to the second pixel electrode part. 제1항에 있어서, 상기 제1 및 제2 스토리지 커패시터는 상기 화소영역의 중앙에 형성된 것을 특징으로 하는 어레이 기판.The array substrate of claim 1, wherein the first and second storage capacitors are formed in the center of the pixel area. 제1항에 있어서, 상기 제1 데이터 신호는 상기 제2 데이터 신호에 대하여 큰 신호 레벨이 큰 것을 특징으로 하는 어레이 기판.The array substrate of claim 1, wherein the first data signal has a larger signal level with respect to the second data signal. 제1항에 있어서,The method of claim 1, 상기 화소영역 내에서 상기 메인 게이트 라인들에 평행하도록 형성된 다수의 서브 게이트 라인;A plurality of sub gate lines formed to be parallel to the main gate lines in the pixel region; 상기 메인 게이트 라인에 전기적으로 연결된 제1 TFT; 및A first TFT electrically connected to the main gate line; And 상기 서브 게이트 라인에 전기적으로 연결된 제2 TFT를 더 포함하는 어레이 기판.And a second TFT electrically connected to the sub gate line. 제4항에 있어서, The method of claim 4, wherein 상기 제1 스토리지 커패시터는 상기 제1 TFT와 전기적으로 연결되고,The first storage capacitor is electrically connected to the first TFT, 상기 제2 스토리지 커패시터는 상기 제2 TFT와 전기적으로 연결된 것을 특징으로 하는 어레이 기판.And the second storage capacitor is electrically connected to the second TFT. 제4항에 있어서, The method of claim 4, wherein 상기 제1 스토리지 커패시터는 상기 제2 TFT와 전기적으로 연결되고,The first storage capacitor is electrically connected to the second TFT, 상기 제2 스토리지 커패시터는 상기 제1 TFT와 전기적으로 연결된 것을 특징으로 하는 어레이 기판.And the second storage capacitor is electrically connected to the first TFT. 상부기판; 및Upper substrate; And 상기 상부기판에 대향하고, 다수의 메인 게이트 라인, 상기 게이트 라인들에 교차하는 다수의 데이터 라인, 상기 메인 게이트 라인들 및 상기 데이터 라인들에 의해 정의된 화소영역에 형성되고, 제1 화소전극부 및 상기 제1 화소전극부보다 작은 형성면적을 갖는 제2 화소전극부를 갖는 화소전극, 상기 제1 화소전극부에 전기 적으로 연결된 제1 스토리지 커패시터 및 상기 제1 스토리지 커패시터보다 큰 형성면적을 가지고, 상기 제2 화소전극부에 전기적으로 연결된 제2 스토리지 커패시터를 갖는 하부기판을 포함하는 표시패널.A first pixel electrode part formed in a pixel area defined by the plurality of main gate lines, a plurality of data lines intersecting the gate lines, the main gate lines, and the data lines to face the upper substrate; And a pixel electrode having a second pixel electrode portion having a smaller formation area than the first pixel electrode portion, a first storage capacitor electrically connected to the first pixel electrode portion, and a formation area larger than the first storage capacitor. And a lower substrate having a second storage capacitor electrically connected to the second pixel electrode. 제7항에 있어서, 상기 상부기판은 상기 화소전극에 대향하고, 상기 제1 화소전극부의 중앙 영역에 대응하는 영역의 일부가 제거된 제1 개구부와, 상기 제2 화소전극부의 중앙영역에 대응하는 영역의 일부가 제거된 제2 개구부를 갖는 공통전극을 포함하는 것을 특징으로 하는 표시패널.The display device of claim 7, wherein the upper substrate faces the pixel electrode, the first opening having a portion of the region corresponding to the center region of the first pixel electrode portion removed, and the center region of the second pixel electrode portion. A display panel comprising a common electrode having a second opening, a portion of which is removed.
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