KR20070027961A - Semiconductor device comprising finfet and fabricating method thereof - Google Patents
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Abstract
Description
도 1, 3, 5, 및 8은 본 발명에 따른 FinFET을 포함하는 반도체 소자의 제조방법을 설명하기 위한 도면이다. 1, 3, 5, and 8 are views for explaining a method of manufacturing a semiconductor device including a FinFET according to the present invention.
도 2는 도 1의 x축 방향으로 자른 단면도이다. FIG. 2 is a cross-sectional view taken along the x-axis of FIG. 1.
도 4는 도 3의 x축 방향으로 자른 단면도이다. 4 is a cross-sectional view taken along the x-axis of FIG. 3.
도 6은 도 5의 x축 방향으로 자른 단면도이다. 6 is a cross-sectional view taken along the x-axis of FIG. 5.
도 7은 도 5의 y축 방형으로 자른 단면도이다. FIG. 7 is a cross-sectional view taken along the y-axis rectangle of FIG. 5.
도 9는 도 8의 y축 방향으로 자른 단면도이다. 9 is a cross-sectional view taken along the y-axis of FIG. 8.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 FinFET(Fin Field Effect Transistor)을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다. The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including a FinFET (Fin Field Effect Transistor) and a method for manufacturing the same.
반도체 소자 성능을 향상시키고 제조 비용을 절감하기 위해 반도체 소자의 밀도를 지속적으로 증가시키고 있다. 소자 밀도를 증가시키기 위해, 반도체 소자의 피쳐 사이즈(feature size)를 감소시킬 수 있는 기술이 필요하다. In order to improve semiconductor device performance and reduce manufacturing costs, the density of semiconductor devices is continuously increased. To increase device density, a technique is needed that can reduce the feature size of semiconductor devices.
그동안 반도체 소자의 제조 공정에서는 반도체 소자의 속도 및 집적도를 향상시키기 위해서 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor) 채널 길이를 짧게 하여 왔다. 그러나 이런 경우 소자의 소오스와 드레인 사이의 간격이 극히 짧아짐에 따른 단채널 효과(short channel effect)로 인하여 소오스와 채널 전위가 드레인 전위의 영향을 받는 것을 효율적으로 억제하기가 어려워지는 등 소자의 능동 스위치로서의 특성 열화를 가져오게 된다. 그러나 반도체 표면에 평행하게 채널이 형성되는 종래의 MOSFET은 플래너(planar) 채널 소자이기 때문에 구조적으로 소자 크기의 축소화에 불리할 뿐만 아니라, 단채널 효과의 발생을 억제하기가 어렵다. In the semiconductor device manufacturing process, the MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) channel length has been shortened in order to improve the speed and the degree of integration of the semiconductor device. However, in this case, the active switch of the device becomes difficult to effectively suppress the source and channel potential from being affected by the drain potential due to the short channel effect due to the shorter gap between the source and the drain of the device. This results in deterioration of the characteristics as. However, the conventional MOSFET, in which the channel is formed parallel to the semiconductor surface, is a planar channel element, which is not only disadvantageous in reducing the size of the structure but also difficult to suppress the occurrence of the short channel effect.
FinFET은 핀(fin : 물고기의 지느러미) 형태의 입체적인 활성영역 형성 후 게이트가 핀의 양측면과 상면을 감싸는 트리-게이트(tri-gate) 구조가 되게 함으로써 평면이 아닌 삼차원 구조의 채널을 이용하는 것이다. 이러한 구조는 플래너 MOSFET과는 달리 기판 표면에 수직인 채널을 구비하여 소자 크기의 축소화에 유리할 뿐만 아니라, 드레인의 접합 정전 용량을 크게 줄여 단채널 효과를 줄일 수 있는 장점이 있다. 이러한 장점을 이용하고자 기존의 MOSFET을 FinFET으로 대체하려는 노력이 진행되고 있다. 예컨대 미국특허 제6,391,782호, 제6,664,582호 등이 있다. FinFET uses a non-planar three-dimensional channel by forming a tri-gate structure that surrounds both sides and top of the fin after forming a fin-like three-dimensional active region. Unlike planar MOSFETs, such a structure has a channel perpendicular to the surface of the substrate, which is advantageous in reducing the size of the device and greatly reduces the junction capacitance of the drain, thereby reducing the short channel effect. To take advantage of these advantages, efforts are underway to replace traditional MOSFETs with FinFETs. For example, US Pat. Nos. 6,391,782, 6,664,582, and the like.
한편, 특정 반도체 소자 형성을 위해 이에 적합한 트랜지스터의 문턱 전압을 설정한다. 종래 FinFET을 포함하는 반도체 소자에 있어, 문턱 전압을 조절하기 위 해 게이트 아래의 Fin 구조의 활성 영역에 이온 주입층을 형성하였다. 그러나 반도체 소자의 사이즈가 작아질수록, 상기 Fin의 바디(body) 폭이 점점 좁아져 Fin 구조의 활성 영역에 주입할 수 있는 이온 양도 줄어들게 된다. 따라서 이온 주입층을 형성하여 문턱 전압을 조절하는 것은 그 조절 범위가 협소한 문제점이 있다. Meanwhile, a threshold voltage of a transistor suitable for the specific semiconductor device is set. In a semiconductor device including a conventional FinFET, an ion implantation layer is formed in an active region of a Fin structure under a gate to adjust a threshold voltage. However, as the size of the semiconductor device decreases, the body width of the fin becomes narrower, thereby reducing the amount of ions that can be injected into the active region of the Fin structure. Therefore, adjusting the threshold voltage by forming the ion implantation layer has a problem that the control range is narrow.
본 발명의 목적은 문턱 전압을 용이하게 조절할 수 있는 FinFET을 포함하는 반도체 소자를 제공하는 것이다. It is an object of the present invention to provide a semiconductor device comprising a FinFET that can easily adjust the threshold voltage.
또한, 본 발명의 목적은 넓은 범위 문턱 전압을 용이하게 조절할 수 있는 FinFET을 포함하는 반도체 소자의 제조방법을 제공하는 것이다.It is also an object of the present invention to provide a method for manufacturing a semiconductor device including a FinFET that can easily adjust a wide range threshold voltage.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도제 소자는 반도체 기판의 표면보다 돌출되고 트렌치가 형성된 활성영역, 상기 활성 영역 상에 형성된 게이트 절연막, 상기 활성 영역의 연장방향과 수직으로 상기 게이트 절연막 상에 형성된 게이트 도전막, 및 상기 게이트 도전막 양 옆의 상기 활성영역에 형성된 소스와 드레인을 포함한다. 특히 상기 게이트 도전막은 금속으로 이루어진 제 1 게이트 도전막, 및 비금속으로 이루어진 제 2 게이트 도전막으로 이루어진다. The semiconductor device according to the present invention for achieving the above technical problem is an active region protruding from the surface of the semiconductor substrate and formed with a trench, a gate insulating film formed on the active region, perpendicular to the extending direction of the active region And a source and a drain formed in the active region on both sides of the gate conductive film. In particular, the gate conductive film includes a first gate conductive film made of a metal and a second gate conductive film made of a nonmetal.
상기 제 1 게이트 도전막은 4.0eV~5.5eV 일함수(work function) 갖는 금속으로 이루어지며, 특히 TiN, TaN 등의 금속으로 이루어지는 것이 바람직하다. The first gate conductive film is made of a metal having a work function of 4.0 eV to 5.5 eV, and particularly preferably made of a metal such as TiN or TaN.
상기 제 2 게이트 도전막은 상기 제 1 게이트 도전막 및 노출된 반도체 기판의 가장자리 영역 상에 상기 활성 영역의 연장 방향에 대해 수직으로 형성되며, 폴 리 실리콘으로 이루어지는 것이 바람직하다. The second gate conductive layer is formed perpendicular to the extending direction of the active region on the edge region of the first gate conductive layer and the exposed semiconductor substrate, and is preferably made of polysilicon.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판의 표면보다 돌출되고 트렌치가 형성된 활성영역 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 제 1 게이트 도전막 및 제 2 게이트 절연막을 형성하는 단계, 상기 제 2 게이트 도전막을 식각 마스크로 하여 상기 활성 영역 상의 상기 게이트 절연막 및 상기 제 1 게이트 도전막을 식각하는 단계, 상기 제 2 게이트 도전막을 마스크로 하여 상기 활성 영역에 불순물을 주입함으로써 소스 및 드레인을 형성하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming a gate insulating layer on an active region protruding from a surface of a semiconductor substrate and forming a trench; Forming a second gate insulating film, etching the gate insulating film and the first gate conductive film on the active region using the second gate conductive film as an etch mask, and impurity in the active region using the second gate conductive film as a mask Forming a source and a drain by injecting.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art.
도 1 내지 9는 본 발명에 따른 FinFET을 포함하는 반도체 소자의 제조방법을 설명하기 위한 도면이다. 1 to 9 are views for explaining a manufacturing method of a semiconductor device including a FinFET according to the present invention.
도 1을 참조하면, 반도체 기판(10)의 표면보다 돌출되고 소자분리막(15)에 의해 둘러싸여있고, 트렌치(30)가 형성된 활성영역(20)을 형성한다. 구체적인 방법은 당업자에게 알려진 FinFET의 형성방법을 원용한다. 도 1의 x축 방향 단면도인 도 2를 참조하면, 활성영역(20)에 트렌치(30)를 형성함으로써 제 1 돌출부(20a) 및 제 2 돌출부(20b)가 형성되고, 따라서 Fin 구조의 활성영역(20)을 형성할 수 있다. 트렌치(30)의 폭, 및 깊이는 특정 반도체 소자에 적합한 채널의 길이 등에 따라 결정된다. Referring to FIG. 1, the
도 3, 및 도 3의 x축 단면도인 도 4를 참조하면, Fin 구조의 활성영역(20) 상에 게이트 절연막(도 4에서 25) 및 제 1 게이트 도전막(40)을 순차적으로 형성한다. 게이트 절연막(25) 및 제 1 게이트 도전막(40)은 트렌치(30) 내측면 및 하면의 활성영역(20) 상에도 형성된다. 게이트 절연막(25)은 열산화 방법으로 형성된 실리콘 산화막인 것이 바람직하다. 제 1 게이트 도전막(40)은 일함수 값이 큰 금속으로 이루어져 문턱 전압 조절에 유리하다. 특히, 금속 중에서 TiN, TaN 등으로 형성되는 것이 바람직하다. 그러나 게이트 전극을 금속만으로 형성하는 경우, 활성영역의 연장 방향과 수직으로 게이트 전극을 형성하기 위한 식각 공정시 금속층과 활성영역과의 식각 선택비가 적어 원하는 트랜지스터를 형성하기 어려운 문제점이 있다. 따라서 문턱 전압을 용이하게 조절하기 위한 용도로 금속으로 이루어진 제 1 게이트 도전막(40)을 소정의 두께로 형성한다. 바람직하게는 제 1 게이트 도전막(40)을 30Å 내지 100Å의 두께로 형성한다.Referring to FIGS. 3 and 3, which are cross-sectional views of the x-axis of FIG. 3, a gate
도 5를 참조하면, 제 1 게이트 도전막(40) 상에 제 2 게이트 도전막(50)을 활성영역(20)의 연장 방향과 수직으로 형성한다. 제 2 게이트 도전막(50)은 도핑된 폴리 실리콘으로 이루어지는 것이 바람직하다. 제 2 게이트 도전막(50)은 문턱 전압 조절을 위한 제 1 게이트 도전막(40) 상에 형성하여 활성영역의 연장 방향과 수직으로 게이트 전극을 형성하기 위한 식각 마진을 개선한다. 도 5의 x축 방향의 단면도인 도 6을 참조하면, 제 2 게이트 도전막(40)은 x축 방향으로 Fin 구조의 활성 영역(20) 및 제 1 게이트 도전막(40)을 모두 포함하도록 형성된다, 따라서 제 2 게이트 도전막(40)은 노출된 반도체 기판(10)의 가장자리 영역 상에 형성된다. 도 5의 y축 단면도인 도 7을 참조하면, 제 2 게이트 도전막(50)은 활성영역(20)의 연장 방향과 수직으로 형성되므로, 제 2 게이트 도전막(50)의 y축 방향으로 폭은 적어도 트렌치(30)의 y축 폭 크기로 형성된다. Referring to FIG. 5, a second gate
도 8을 참조하면, 제 2 게이트 도전막(50)을 식각 마스크로 하여 제 2 게이트 도전막(50) 양 옆에 노출된 제 1 게이트 도전막(40)을 식각 한다. 이때, 식각 방법으로 습식 식각하는 것이 바람직하다. 금속 게이트 전극을 식각 할 때, 활성영역, 또는 게이트 절연막과의 식각 마진이 적어 활성영역, 또는 게이트 절연막이 손상된다. 그러나 본 발명에서는 문턱 전압을 용이하게 조절하기 위해 소정의 두께로 금속으로 이루어진 제 1 게이트 도전막(40)을 형성하고, 제 1 게이트 도전막(40) 상에 식각 마진을 개선하기 위해 폴리 실리콘으로 이루어진 제 2 게이트 도전막(50)을 형성하여 이중 구조의 게이트 전극을 완성한다. 도 8의 y축 방향의 단면도인 도 9를 참조하면, 활성영역(20)의 y축 방향의 가장자리 영역이 노출된다. 그리고 Fin 구조를 위해 활성영역(20)에 형성된 트렌치(30) 내부를 게이트 절연막(25), 제 1 게이트 도전막(40), 및 제 2 게이트 도전막(50)을 순차적으로 채워 문턱 전압 조절이 용이한 FinFET의 게이트 전극을 완성한다.Referring to FIG. 8, the first gate
상기 게이트 전극 형성 후, 상기 게이트 전극의 y축 방향의 측벽에 스페이서를 더 형성할 수 있다. 상기 게이트 전극, 및 상기 스페이서를 마스크로 하여 노출된 활성영역(20)에 불순물을 주입함으로써 소스 및 드레인을 형성하여 FinFET을 포 함하는 반도체 소자를 제조한다. After the gate electrode is formed, spacers may be further formed on sidewalls in the y-axis direction of the gate electrode. A source and a drain are formed by implanting impurities into the exposed
본 발명은 게이트 전극을 금속으로 이루어진 제 1 게이트 도전막, 및 비금속 바람직하게 도핑된 폴리 실리콘으로 이루어진 제 2 게이트 도전막으로 형성한다. 따라서 금속 게이트를 포함하여 문턱 전압을 용이하게 조절할 수 있으며, 금속 게이트 상에 비금속, 도핑된 폴리 실리콘 게이트를 포함함으로써 게이트 전극 형성을 위한 식각 마진을 개선시킬 수 있다. 그러므로 본 발명은 게이트 전극 형성을 위한 식각 마진이 우수하고, 문턱 전압 조절이 용이한 FinFET을 포함하는 반도체 소자를 제공한다. The present invention forms the gate electrode as a first gate conductive film made of a metal and a second gate conductive film made of a nonmetal preferably doped polysilicon. Therefore, the threshold voltage may be easily controlled by including a metal gate, and the etching margin for forming the gate electrode may be improved by including a non-metal and doped polysilicon gate on the metal gate. Therefore, the present invention provides a semiconductor device including a FinFET having excellent etching margin for forming a gate electrode and easily adjusting a threshold voltage.
또한, 문턱 전압 조절이 용이한 FinFET 포함 반도체 소자를 제조하는 방법을 제공할 수 있다. In addition, it is possible to provide a method of manufacturing a semiconductor device including a FinFET that is easy to adjust the threshold voltage.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다. In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes by those skilled in the art within the spirit and scope of the present invention. This is possible.
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