KR20070027961A - Semiconductor device comprising finfet and fabricating method thereof - Google Patents

Semiconductor device comprising finfet and fabricating method thereof Download PDF

Info

Publication number
KR20070027961A
KR20070027961A KR1020050079956A KR20050079956A KR20070027961A KR 20070027961 A KR20070027961 A KR 20070027961A KR 1020050079956 A KR1020050079956 A KR 1020050079956A KR 20050079956 A KR20050079956 A KR 20050079956A KR 20070027961 A KR20070027961 A KR 20070027961A
Authority
KR
South Korea
Prior art keywords
gate conductive
active region
gate
conductive film
semiconductor device
Prior art date
Application number
KR1020050079956A
Other languages
Korean (ko)
Inventor
김성민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050079956A priority Critical patent/KR20070027961A/en
Publication of KR20070027961A publication Critical patent/KR20070027961A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

A semiconductor device having a FinFET(Fin Field Effect Transistor) and its manufacturing method are provided to control a threshold voltage and to improve an etching margin by using gate conductive layers made of a metal and a nonmetal. An active region(20) is protruded on a surface of a semiconductor substrate(10). A trench is formed on the active region. A gate dielectric(25) is formed on the active region. A gate conductive layer is formed on the gate dielectric perpendicular with an extending direction of the active region. A source and a drain are formed on the active region at both sides of the gate conductive layer. The gate conductive layer includes a first gate conductive layer(40) consisting of a metal and a second gate conductive layer(50) consisting of a nonmetal.

Description

ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 이의 제조방법{Semiconductor device comprising FinFET and fabricating method thereof}Semiconductor device comprising FIFNFET and manufacturing method thereof {Semiconductor device comprising FinFET and fabricating method example}

도 1, 3, 5, 및 8은 본 발명에 따른 FinFET을 포함하는 반도체 소자의 제조방법을 설명하기 위한 도면이다. 1, 3, 5, and 8 are views for explaining a method of manufacturing a semiconductor device including a FinFET according to the present invention.

도 2는 도 1의 x축 방향으로 자른 단면도이다. FIG. 2 is a cross-sectional view taken along the x-axis of FIG. 1.

도 4는 도 3의 x축 방향으로 자른 단면도이다. 4 is a cross-sectional view taken along the x-axis of FIG. 3.

도 6은 도 5의 x축 방향으로 자른 단면도이다. 6 is a cross-sectional view taken along the x-axis of FIG. 5.

도 7은 도 5의 y축 방형으로 자른 단면도이다. FIG. 7 is a cross-sectional view taken along the y-axis rectangle of FIG. 5.

도 9는 도 8의 y축 방향으로 자른 단면도이다. 9 is a cross-sectional view taken along the y-axis of FIG. 8.

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 FinFET(Fin Field Effect Transistor)을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다. The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including a FinFET (Fin Field Effect Transistor) and a method for manufacturing the same.

반도체 소자 성능을 향상시키고 제조 비용을 절감하기 위해 반도체 소자의 밀도를 지속적으로 증가시키고 있다. 소자 밀도를 증가시키기 위해, 반도체 소자의 피쳐 사이즈(feature size)를 감소시킬 수 있는 기술이 필요하다. In order to improve semiconductor device performance and reduce manufacturing costs, the density of semiconductor devices is continuously increased. To increase device density, a technique is needed that can reduce the feature size of semiconductor devices.

그동안 반도체 소자의 제조 공정에서는 반도체 소자의 속도 및 집적도를 향상시키기 위해서 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor) 채널 길이를 짧게 하여 왔다. 그러나 이런 경우 소자의 소오스와 드레인 사이의 간격이 극히 짧아짐에 따른 단채널 효과(short channel effect)로 인하여 소오스와 채널 전위가 드레인 전위의 영향을 받는 것을 효율적으로 억제하기가 어려워지는 등 소자의 능동 스위치로서의 특성 열화를 가져오게 된다. 그러나 반도체 표면에 평행하게 채널이 형성되는 종래의 MOSFET은 플래너(planar) 채널 소자이기 때문에 구조적으로 소자 크기의 축소화에 불리할 뿐만 아니라, 단채널 효과의 발생을 억제하기가 어렵다. In the semiconductor device manufacturing process, the MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) channel length has been shortened in order to improve the speed and the degree of integration of the semiconductor device. However, in this case, the active switch of the device becomes difficult to effectively suppress the source and channel potential from being affected by the drain potential due to the short channel effect due to the shorter gap between the source and the drain of the device. This results in deterioration of the characteristics as. However, the conventional MOSFET, in which the channel is formed parallel to the semiconductor surface, is a planar channel element, which is not only disadvantageous in reducing the size of the structure but also difficult to suppress the occurrence of the short channel effect.

FinFET은 핀(fin : 물고기의 지느러미) 형태의 입체적인 활성영역 형성 후 게이트가 핀의 양측면과 상면을 감싸는 트리-게이트(tri-gate) 구조가 되게 함으로써 평면이 아닌 삼차원 구조의 채널을 이용하는 것이다. 이러한 구조는 플래너 MOSFET과는 달리 기판 표면에 수직인 채널을 구비하여 소자 크기의 축소화에 유리할 뿐만 아니라, 드레인의 접합 정전 용량을 크게 줄여 단채널 효과를 줄일 수 있는 장점이 있다. 이러한 장점을 이용하고자 기존의 MOSFET을 FinFET으로 대체하려는 노력이 진행되고 있다. 예컨대 미국특허 제6,391,782호, 제6,664,582호 등이 있다. FinFET uses a non-planar three-dimensional channel by forming a tri-gate structure that surrounds both sides and top of the fin after forming a fin-like three-dimensional active region. Unlike planar MOSFETs, such a structure has a channel perpendicular to the surface of the substrate, which is advantageous in reducing the size of the device and greatly reduces the junction capacitance of the drain, thereby reducing the short channel effect. To take advantage of these advantages, efforts are underway to replace traditional MOSFETs with FinFETs. For example, US Pat. Nos. 6,391,782, 6,664,582, and the like.

한편, 특정 반도체 소자 형성을 위해 이에 적합한 트랜지스터의 문턱 전압을 설정한다. 종래 FinFET을 포함하는 반도체 소자에 있어, 문턱 전압을 조절하기 위 해 게이트 아래의 Fin 구조의 활성 영역에 이온 주입층을 형성하였다. 그러나 반도체 소자의 사이즈가 작아질수록, 상기 Fin의 바디(body) 폭이 점점 좁아져 Fin 구조의 활성 영역에 주입할 수 있는 이온 양도 줄어들게 된다. 따라서 이온 주입층을 형성하여 문턱 전압을 조절하는 것은 그 조절 범위가 협소한 문제점이 있다. Meanwhile, a threshold voltage of a transistor suitable for the specific semiconductor device is set. In a semiconductor device including a conventional FinFET, an ion implantation layer is formed in an active region of a Fin structure under a gate to adjust a threshold voltage. However, as the size of the semiconductor device decreases, the body width of the fin becomes narrower, thereby reducing the amount of ions that can be injected into the active region of the Fin structure. Therefore, adjusting the threshold voltage by forming the ion implantation layer has a problem that the control range is narrow.

본 발명의 목적은 문턱 전압을 용이하게 조절할 수 있는 FinFET을 포함하는 반도체 소자를 제공하는 것이다. It is an object of the present invention to provide a semiconductor device comprising a FinFET that can easily adjust the threshold voltage.

또한, 본 발명의 목적은 넓은 범위 문턱 전압을 용이하게 조절할 수 있는 FinFET을 포함하는 반도체 소자의 제조방법을 제공하는 것이다.It is also an object of the present invention to provide a method for manufacturing a semiconductor device including a FinFET that can easily adjust a wide range threshold voltage.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도제 소자는 반도체 기판의 표면보다 돌출되고 트렌치가 형성된 활성영역, 상기 활성 영역 상에 형성된 게이트 절연막, 상기 활성 영역의 연장방향과 수직으로 상기 게이트 절연막 상에 형성된 게이트 도전막, 및 상기 게이트 도전막 양 옆의 상기 활성영역에 형성된 소스와 드레인을 포함한다. 특히 상기 게이트 도전막은 금속으로 이루어진 제 1 게이트 도전막, 및 비금속으로 이루어진 제 2 게이트 도전막으로 이루어진다. The semiconductor device according to the present invention for achieving the above technical problem is an active region protruding from the surface of the semiconductor substrate and formed with a trench, a gate insulating film formed on the active region, perpendicular to the extending direction of the active region And a source and a drain formed in the active region on both sides of the gate conductive film. In particular, the gate conductive film includes a first gate conductive film made of a metal and a second gate conductive film made of a nonmetal.

상기 제 1 게이트 도전막은 4.0eV~5.5eV 일함수(work function) 갖는 금속으로 이루어지며, 특히 TiN, TaN 등의 금속으로 이루어지는 것이 바람직하다. The first gate conductive film is made of a metal having a work function of 4.0 eV to 5.5 eV, and particularly preferably made of a metal such as TiN or TaN.

상기 제 2 게이트 도전막은 상기 제 1 게이트 도전막 및 노출된 반도체 기판의 가장자리 영역 상에 상기 활성 영역의 연장 방향에 대해 수직으로 형성되며, 폴 리 실리콘으로 이루어지는 것이 바람직하다. The second gate conductive layer is formed perpendicular to the extending direction of the active region on the edge region of the first gate conductive layer and the exposed semiconductor substrate, and is preferably made of polysilicon.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판의 표면보다 돌출되고 트렌치가 형성된 활성영역 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 제 1 게이트 도전막 및 제 2 게이트 절연막을 형성하는 단계, 상기 제 2 게이트 도전막을 식각 마스크로 하여 상기 활성 영역 상의 상기 게이트 절연막 및 상기 제 1 게이트 도전막을 식각하는 단계, 상기 제 2 게이트 도전막을 마스크로 하여 상기 활성 영역에 불순물을 주입함으로써 소스 및 드레인을 형성하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming a gate insulating layer on an active region protruding from a surface of a semiconductor substrate and forming a trench; Forming a second gate insulating film, etching the gate insulating film and the first gate conductive film on the active region using the second gate conductive film as an etch mask, and impurity in the active region using the second gate conductive film as a mask Forming a source and a drain by injecting.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art.

도 1 내지 9는 본 발명에 따른 FinFET을 포함하는 반도체 소자의 제조방법을 설명하기 위한 도면이다. 1 to 9 are views for explaining a manufacturing method of a semiconductor device including a FinFET according to the present invention.

도 1을 참조하면, 반도체 기판(10)의 표면보다 돌출되고 소자분리막(15)에 의해 둘러싸여있고, 트렌치(30)가 형성된 활성영역(20)을 형성한다. 구체적인 방법은 당업자에게 알려진 FinFET의 형성방법을 원용한다. 도 1의 x축 방향 단면도인 도 2를 참조하면, 활성영역(20)에 트렌치(30)를 형성함으로써 제 1 돌출부(20a) 및 제 2 돌출부(20b)가 형성되고, 따라서 Fin 구조의 활성영역(20)을 형성할 수 있다. 트렌치(30)의 폭, 및 깊이는 특정 반도체 소자에 적합한 채널의 길이 등에 따라 결정된다. Referring to FIG. 1, the active region 20 protruding from the surface of the semiconductor substrate 10 and surrounded by the isolation layer 15 and having the trench 30 is formed. The specific method employs a method of forming FinFETs known to those skilled in the art. Referring to FIG. 2, which is a cross-sectional view of the x-axis direction of FIG. 1, by forming the trench 30 in the active region 20, the first protrusion 20a and the second protrusion 20b are formed, and thus the active region of the Fin structure. 20 can be formed. The width and depth of the trench 30 are determined in accordance with the length of the channel and the like suitable for the particular semiconductor device.

도 3, 및 도 3의 x축 단면도인 도 4를 참조하면, Fin 구조의 활성영역(20) 상에 게이트 절연막(도 4에서 25) 및 제 1 게이트 도전막(40)을 순차적으로 형성한다. 게이트 절연막(25) 및 제 1 게이트 도전막(40)은 트렌치(30) 내측면 및 하면의 활성영역(20) 상에도 형성된다. 게이트 절연막(25)은 열산화 방법으로 형성된 실리콘 산화막인 것이 바람직하다. 제 1 게이트 도전막(40)은 일함수 값이 큰 금속으로 이루어져 문턱 전압 조절에 유리하다. 특히, 금속 중에서 TiN, TaN 등으로 형성되는 것이 바람직하다. 그러나 게이트 전극을 금속만으로 형성하는 경우, 활성영역의 연장 방향과 수직으로 게이트 전극을 형성하기 위한 식각 공정시 금속층과 활성영역과의 식각 선택비가 적어 원하는 트랜지스터를 형성하기 어려운 문제점이 있다. 따라서 문턱 전압을 용이하게 조절하기 위한 용도로 금속으로 이루어진 제 1 게이트 도전막(40)을 소정의 두께로 형성한다. 바람직하게는 제 1 게이트 도전막(40)을 30Å 내지 100Å의 두께로 형성한다.Referring to FIGS. 3 and 3, which are cross-sectional views of the x-axis of FIG. 3, a gate insulating film 25 in FIG. 4 and a first gate conductive film 40 are sequentially formed on the active region 20 of the Fin structure. The gate insulating layer 25 and the first gate conductive layer 40 are also formed on the active region 20 on the inner side and the bottom side of the trench 30. The gate insulating film 25 is preferably a silicon oxide film formed by a thermal oxidation method. The first gate conductive layer 40 is made of a metal having a large work function, which is advantageous in controlling the threshold voltage. In particular, the metal is preferably formed of TiN, TaN, or the like. However, when the gate electrode is formed of only metal, it is difficult to form a desired transistor because the etching selectivity between the metal layer and the active region is small in the etching process for forming the gate electrode perpendicular to the extending direction of the active region. Therefore, the first gate conductive layer 40 made of metal is formed to have a predetermined thickness for the purpose of easily adjusting the threshold voltage. Preferably, the first gate conductive film 40 is formed to a thickness of 30 kPa to 100 kPa.

도 5를 참조하면, 제 1 게이트 도전막(40) 상에 제 2 게이트 도전막(50)을 활성영역(20)의 연장 방향과 수직으로 형성한다. 제 2 게이트 도전막(50)은 도핑된 폴리 실리콘으로 이루어지는 것이 바람직하다. 제 2 게이트 도전막(50)은 문턱 전압 조절을 위한 제 1 게이트 도전막(40) 상에 형성하여 활성영역의 연장 방향과 수직으로 게이트 전극을 형성하기 위한 식각 마진을 개선한다. 도 5의 x축 방향의 단면도인 도 6을 참조하면, 제 2 게이트 도전막(40)은 x축 방향으로 Fin 구조의 활성 영역(20) 및 제 1 게이트 도전막(40)을 모두 포함하도록 형성된다, 따라서 제 2 게이트 도전막(40)은 노출된 반도체 기판(10)의 가장자리 영역 상에 형성된다. 도 5의 y축 단면도인 도 7을 참조하면, 제 2 게이트 도전막(50)은 활성영역(20)의 연장 방향과 수직으로 형성되므로, 제 2 게이트 도전막(50)의 y축 방향으로 폭은 적어도 트렌치(30)의 y축 폭 크기로 형성된다. Referring to FIG. 5, a second gate conductive film 50 is formed on the first gate conductive film 40 perpendicular to the extending direction of the active region 20. The second gate conductive film 50 is preferably made of doped polysilicon. The second gate conductive layer 50 is formed on the first gate conductive layer 40 for adjusting the threshold voltage to improve the etching margin for forming the gate electrode perpendicular to the extending direction of the active region. Referring to FIG. 6, which is a cross-sectional view of the x-axis direction of FIG. 5, the second gate conductive film 40 is formed to include both the active region 20 and the first gate conductive film 40 having a Fin structure in the x-axis direction. Therefore, the second gate conductive film 40 is formed on the exposed edge region of the semiconductor substrate 10. Referring to FIG. 7, which is a cross-sectional view of the y-axis of FIG. 5, since the second gate conductive film 50 is formed perpendicular to the extending direction of the active region 20, the width of the second gate conductive film 50 in the y-axis direction is defined. Is formed to be at least as large as the y-axis width of the trench 30.

도 8을 참조하면, 제 2 게이트 도전막(50)을 식각 마스크로 하여 제 2 게이트 도전막(50) 양 옆에 노출된 제 1 게이트 도전막(40)을 식각 한다. 이때, 식각 방법으로 습식 식각하는 것이 바람직하다. 금속 게이트 전극을 식각 할 때, 활성영역, 또는 게이트 절연막과의 식각 마진이 적어 활성영역, 또는 게이트 절연막이 손상된다. 그러나 본 발명에서는 문턱 전압을 용이하게 조절하기 위해 소정의 두께로 금속으로 이루어진 제 1 게이트 도전막(40)을 형성하고, 제 1 게이트 도전막(40) 상에 식각 마진을 개선하기 위해 폴리 실리콘으로 이루어진 제 2 게이트 도전막(50)을 형성하여 이중 구조의 게이트 전극을 완성한다. 도 8의 y축 방향의 단면도인 도 9를 참조하면, 활성영역(20)의 y축 방향의 가장자리 영역이 노출된다. 그리고 Fin 구조를 위해 활성영역(20)에 형성된 트렌치(30) 내부를 게이트 절연막(25), 제 1 게이트 도전막(40), 및 제 2 게이트 도전막(50)을 순차적으로 채워 문턱 전압 조절이 용이한 FinFET의 게이트 전극을 완성한다.Referring to FIG. 8, the first gate conductive layer 40 exposed to both sides of the second gate conductive layer 50 is etched using the second gate conductive layer 50 as an etching mask. At this time, it is preferable to wet-etch by the etching method. When the metal gate electrode is etched, the etching margin with the active region or the gate insulating layer is small, thereby damaging the active region or the gate insulating layer. However, in the present invention, a first gate conductive layer 40 made of metal is formed to a predetermined thickness to easily adjust the threshold voltage, and polysilicon is formed on the first gate conductive layer 40 to improve an etching margin. A second gate conductive film 50 is formed to complete a gate electrode having a dual structure. Referring to FIG. 9, which is a cross-sectional view in the y-axis direction of FIG. 8, an edge region in the y-axis direction of the active region 20 is exposed. In addition, the threshold voltage control is performed by sequentially filling the gate insulating layer 25, the first gate conductive layer 40, and the second gate conductive layer 50 in the trench 30 formed in the active region 20 for the fin structure. Complete the gate electrode of the easy FinFET.

상기 게이트 전극 형성 후, 상기 게이트 전극의 y축 방향의 측벽에 스페이서를 더 형성할 수 있다. 상기 게이트 전극, 및 상기 스페이서를 마스크로 하여 노출된 활성영역(20)에 불순물을 주입함으로써 소스 및 드레인을 형성하여 FinFET을 포 함하는 반도체 소자를 제조한다. After the gate electrode is formed, spacers may be further formed on sidewalls in the y-axis direction of the gate electrode. A source and a drain are formed by implanting impurities into the exposed active region 20 using the gate electrode and the spacer as a mask to manufacture a semiconductor device including a FinFET.

본 발명은 게이트 전극을 금속으로 이루어진 제 1 게이트 도전막, 및 비금속 바람직하게 도핑된 폴리 실리콘으로 이루어진 제 2 게이트 도전막으로 형성한다. 따라서 금속 게이트를 포함하여 문턱 전압을 용이하게 조절할 수 있으며, 금속 게이트 상에 비금속, 도핑된 폴리 실리콘 게이트를 포함함으로써 게이트 전극 형성을 위한 식각 마진을 개선시킬 수 있다. 그러므로 본 발명은 게이트 전극 형성을 위한 식각 마진이 우수하고, 문턱 전압 조절이 용이한 FinFET을 포함하는 반도체 소자를 제공한다. The present invention forms the gate electrode as a first gate conductive film made of a metal and a second gate conductive film made of a nonmetal preferably doped polysilicon. Therefore, the threshold voltage may be easily controlled by including a metal gate, and the etching margin for forming the gate electrode may be improved by including a non-metal and doped polysilicon gate on the metal gate. Therefore, the present invention provides a semiconductor device including a FinFET having excellent etching margin for forming a gate electrode and easily adjusting a threshold voltage.

또한, 문턱 전압 조절이 용이한 FinFET 포함 반도체 소자를 제조하는 방법을 제공할 수 있다. In addition, it is possible to provide a method of manufacturing a semiconductor device including a FinFET that is easy to adjust the threshold voltage.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다. In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes by those skilled in the art within the spirit and scope of the present invention. This is possible.

Claims (8)

반도체 기판의 표면보다 돌출되고, 트렌치가 형성된 활성영역, An active region protruding from the surface of the semiconductor substrate and having trenches, 상기 활성 영역 상에 형성된 게이트 절연막,A gate insulating film formed on the active region, 상기 활성 영역의 연장방향과 수직으로 상기 게이트 절연막 상에 형성된 게이트 도전막, 및 A gate conductive film formed on the gate insulating film in a direction perpendicular to an extension direction of the active region, and 상기 게이트 도전막 양 옆의 상기 활성영역에 형성된 소스와 드레인을 포함하며,A source and a drain formed in the active region on both sides of the gate conductive layer, 상기 게이트 도전막은 금속으로 이루어진 제 1 게이트 도전막, 및 비금속으로 이루어진 제 2 게이트 도전막을 포함하는 것을 특징으로 하는 반도체 소자. The gate conductive film includes a first gate conductive film made of a metal, and a second gate conductive film made of a nonmetal. 제 1 항에 있어서, 상기 금속은 TiN, 및 TaN 으로 이루어진 군에서 선택되는 어느 하나임을 특징으로 하는 반도체 소자. The semiconductor device of claim 1, wherein the metal is any one selected from the group consisting of TiN and TaN. 제 1 항에 있어서, 상기 제 1 게이트 도전막은 30Å 내지 100Å의 두께를 갖는 것을 특징으로 하는 반도체 소자. The semiconductor device according to claim 1, wherein the first gate conductive film has a thickness of 30 kPa to 100 kPa. 제 1 항에 있어서, 상기 비금속은 도핑된 폴리 실리콘인 것을 특징으로 하는 반도체 소자. The semiconductor device of claim 1, wherein the nonmetal is doped polysilicon. 반도체 기판의 표면보다 돌출되고, 트렌치가 형성된 활성영역 상에 게이트 절연막을 형성하는 단계,  Forming a gate insulating film on an active region protruding from a surface of the semiconductor substrate and having a trench formed therein; 상기 게이트 절연막 상에 금속으로 이루어진 제 1 게이트 도전막을 형성하는 단계, Forming a first gate conductive film made of a metal on the gate insulating film, 상기 제 1 게이트 도전막 상에 상기 활성 영역의 연장 방향과 수직으로 비금속으로 이루어진 제 2 게이트 도전막을 형성하는 단계, Forming a second gate conductive film formed of a nonmetal on the first gate conductive film in a direction perpendicular to the extending direction of the active region; 상기 제 2 게이트 도전막을 식각 마스크로 하여 상기 활성 영역 상의 상기 게이트 절연막 및 상기 제 1 게이트 도전막을 식각하는 단계, 및Etching the gate insulating film and the first gate conductive film on the active region using the second gate conductive film as an etching mask, and 상기 제 2 게이트 도전막을 마스크로 하여 상기 활성 영역에 불순물을 주입함으로써 소스 및 드레인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.Forming a source and a drain by implanting impurities into the active region using the second gate conductive layer as a mask. 제 5 항에 있어서, 상기 게이트 절연막 상에 TiN, 및 TaN 으로 이루어진 군에서 선택되는 어느 하나의 금속으로 이루어진 제 1 게이트 도전막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of manufacturing a semiconductor device according to claim 5, wherein a first gate conductive film made of any one metal selected from the group consisting of TiN and TaN is formed on the gate insulating film. 제 5 항에 있어서, 상기 제 1 게이트 도전막 상에 상기 활성 영역의 연장 방향과 수직으로 도핑된 폴리 실리콘으로 이루어진 제 2 게이트 도전막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of manufacturing a semiconductor device according to claim 5, wherein a second gate conductive film made of polysilicon doped perpendicularly to the extending direction of the active region is formed on the first gate conductive film. 제 5 항에 있어서, 상기 제 2 게이트 도전막을 식각 마스크로 하여 상기 활 성 영역 상의 상기 게이트 절연막 및 상기 제 1 게이트 도전막을 습식 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 5, wherein the gate insulating layer and the first gate conductive layer on the active region are wet-etched using the second gate conductive layer as an etching mask.
KR1020050079956A 2005-08-30 2005-08-30 Semiconductor device comprising finfet and fabricating method thereof KR20070027961A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050079956A KR20070027961A (en) 2005-08-30 2005-08-30 Semiconductor device comprising finfet and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050079956A KR20070027961A (en) 2005-08-30 2005-08-30 Semiconductor device comprising finfet and fabricating method thereof

Publications (1)

Publication Number Publication Date
KR20070027961A true KR20070027961A (en) 2007-03-12

Family

ID=38100900

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050079956A KR20070027961A (en) 2005-08-30 2005-08-30 Semiconductor device comprising finfet and fabricating method thereof

Country Status (1)

Country Link
KR (1) KR20070027961A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871832B1 (en) * 2007-04-12 2008-12-03 한국과학기술원 3-dimensionally all-around gate structural with non-volatile dram cell, the method of manufacturing thereof and the method of driving thereof
KR100949237B1 (en) * 2007-12-22 2010-03-24 주식회사 동부하이텍 Image Sensor and Method for Manufacturing Thereof
WO2013172986A1 (en) * 2012-05-15 2013-11-21 International Business Machines Corporation Preventing shorting of adjacent devices
US9514990B2 (en) 2014-08-12 2016-12-06 Samsung Electronics Co., Ltd. Methods for manufacturing semiconductor devices having different threshold voltages

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871832B1 (en) * 2007-04-12 2008-12-03 한국과학기술원 3-dimensionally all-around gate structural with non-volatile dram cell, the method of manufacturing thereof and the method of driving thereof
KR100949237B1 (en) * 2007-12-22 2010-03-24 주식회사 동부하이텍 Image Sensor and Method for Manufacturing Thereof
WO2013172986A1 (en) * 2012-05-15 2013-11-21 International Business Machines Corporation Preventing shorting of adjacent devices
GB2516395A (en) * 2012-05-15 2015-01-21 Ibm Preventing shorting of adjacent devices
GB2516395B (en) * 2012-05-15 2016-03-30 Ibm Preventing shorting of adjacent devices
US9514990B2 (en) 2014-08-12 2016-12-06 Samsung Electronics Co., Ltd. Methods for manufacturing semiconductor devices having different threshold voltages

Similar Documents

Publication Publication Date Title
KR100585178B1 (en) Semiconductor device comprising finfet having metal gate electrode and fabricating method thereof
US7470951B2 (en) Hybrid-FET and its application as SRAM
KR100618893B1 (en) Semiconductor device and fabricating method thereof
US7394116B2 (en) Semiconductor device including a multi-channel fin field effect transistor including protruding active portions and method of fabricating the same
US9245975B2 (en) Recessed channel insulated-gate field effect transistor with self-aligned gate and increased channel length
US10312155B2 (en) FinFET device and fabrication method thereof
KR101018893B1 (en) Multiple gate field effect transistor structure and method for fabricating same
US7285456B2 (en) Method of fabricating a fin field effect transistor having a plurality of protruding channels
US20110068393A1 (en) Semiconductor device and method for fabricating the same
KR100771539B1 (en) Semiconductor device having recessed gate and fabricating method thereof
US7335945B2 (en) Multi-gate MOS transistor and method of manufacturing the same
KR20100098516A (en) A hetero-structured, inverted-t field effect transistor
KR101026479B1 (en) Semiconductor device and manufacturing method of the same
CN103390637B (en) FinFET and manufacturing method thereof
CN103022039A (en) Sram unit and manufacturing method thereof
US20080296670A1 (en) Semiconductor Devices Including Transistors Having a Recessed Channel Region and Methods of Fabricating the Same
US10388573B2 (en) Fin-FET devices and fabrication methods thereof
KR20070027961A (en) Semiconductor device comprising finfet and fabricating method thereof
CN110120345B (en) Semiconductor device and method of forming the same
US11038063B2 (en) Semiconductor structure and fabrication method thereof
US10755935B2 (en) Semiconductor device and fabrication method thereof
CN108630752B (en) Semiconductor structure and forming method thereof
KR100823874B1 (en) High density fin field effect transistor having low leakage current and method of manufacturing the finfet
CN105097522A (en) Semiconductor device and formation method thereof
CN111463275A (en) Semiconductor structure and forming method thereof

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination