KR20070027810A - Semiconductor device - Google Patents

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KR20070027810A KR1020050079634A KR20050079634A KR20070027810A KR 20070027810 A KR20070027810 A KR 20070027810A KR 1020050079634 A KR1020050079634 A KR 1020050079634A KR 20050079634 A KR20050079634 A KR 20050079634A KR 20070027810 A KR20070027810 A KR 20070027810A
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Abstract

A semiconductor device is provided to perform a stable write operation without generating a data error even if an unstable data strobe signal is generated after last data is inputted, by turning off a data strobe buffer after the last falling edge of the data strobe signal after a write command is inputted. A data buffer(200) buffers input data from the outside to a fixed level. A data strobe buffer(100) buffers a data strobe signal from the outside, and outputs a rising edge signal synchronized with a rising edge of the data strobe signal and a falling edge signal synchronized with a falling edge of the data strobe signal. A first latch part(500) latches the buffered input data according to the rising edge signal and the falling edge signal. A buffer control part(700) receives the falling edge signal and a first control signal having burst length information during a write operation, and generates a buffer off signal to turn off the data strobe buffer after the last falling edge of the data strobe signal.

Description

반도체 장치{Semiconductor Device}Semiconductor Device

도 1은 종래 반도체 장치에 있어 라이트 동작시 입력 데이터, 데이터 스트로브 신호 및 스트로브 클럭 등의 신호들 간의 타이밍도를 나타낸 것이다.1 illustrates a timing diagram between signals such as input data, a data strobe signal, and a strobe clock during a write operation in a conventional semiconductor device.

도 2는 본 발명에 의한 일 실시예에 따른 반도체 장치의 구성을 도시한 것이다. 2 illustrates a configuration of a semiconductor device according to an embodiment of the present invention.

도 3은 본 실시예에 따른 반도체 장치에 사용되는 버퍼 제어부의 구성을 도시한 것이다.3 illustrates a configuration of a buffer controller used in the semiconductor device according to the present embodiment.

도 4는 본 실시예에 따른 반도체 장치에서 라이트 동작 시 각 신호들 간의 타이밍도를 나타낸 것이다.4 illustrates a timing diagram between signals during a write operation in the semiconductor device according to the present embodiment.

본 발명은 반도체 장치에 관한 것으로, 더욱 구체적으로는 마지막 데이터가 입력된 후 불안정한 데이터 스트로브 신호가 발생하더라도 안정된 라이트 동작을 수행할 수 있는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device capable of performing a stable write operation even if an unstable data strobe signal is generated after the last data is input.

근래 디램 개발 분야의 가장 두드러진 이슈(issue)는 DDR SDRAM(double data rate SDRAM), 램버스 디램(RAMBUS DRAM)과 같은 고속 동기식 DRAM이라 할 수 있다. 그 중에서도 DDR SDRAM은 기존의 동기식 디램(SDRAM)에 비해 2배 정도 고속 동작이 가능하고 CPU(central processing unit)의 변경 없이 적용할 수 있는 장점이 있어, 향후의 메모리 시장을 주도할 것으로 기대된다.In recent years, the most prominent issue in DRAM development is high-speed synchronous DRAM such as DDR SDRAM (double data rate SDRAM) and RAMBUS DRAM. Among them, DDR SDRAM is expected to lead the future memory market because it can operate twice as fast as conventional synchronous DRAM (SDRAM) and can be applied without changing the central processing unit (CPU).

클럭의 상승 에지와 하강 에지에서 데이터의 입출력이 이루어지는 DDR SDRAM은 파이프 라인(pipe line) 동작, 프리페치(prefetch) 동작, 지연 고정 루프(delay locked loop) 회로와 함께 데이터 스트로브(data strobe)의 사용을 큰 특징으로 한다.DDR SDRAM, with data input and output on the rising and falling edges of the clock, uses data strobes in conjunction with pipeline, prefetch, and delay locked loop circuits. It is a big feature.

도 1은 종래 반도체 장치에 있어 라이트 동작시 입력 데이터, 데이터 스트로브 신호 및 스트로브 클럭 등의 각 신호들 간의 타이밍도를 나타낸 것이다. DDR SDRAM 등의 반도체 장치에서는 라이트 동작시 입력데이터(DQ)를 데이터 스트로브 신호(DQS)를 이용하여 래치한다. 이를 자세히 살펴 보면, 입력된 데이터(DQ)는 데이터 버퍼 및 지연기의 동작에 의하여 버퍼링 및 지연되고, 이에 따라 데이터(DATA_D)가 생성된다. 그리고, 데이터 스트로브 버퍼가 데이터 스트로브신호(DQS)를 버퍼링하여 데이터 스트로브 신호(DQS)의 상승에지에 동기된 상승에지 신호와 하강에지에 동기된 하강에지 신호를 생성한다. 신호(DQSR_D)와 신호(DQSF_D)는 지연 데이터(DATA_D)와의 셋업/홀드 타임 조절을 위하여 상기 상승에지 신호와 하강에지 신호를 각각 지연시켜 생성된 신호이다. 결국, 지연된 입력데이터(DATA_D)는 신호(DQSR_D)와 신호(DQSF_D)에 의하여 래치되고, 이후 스트로브 클럭(DLCK_D)에 동기하여 글로벌 데이터 버스 라인에 실리게 된다.FIG. 1 illustrates a timing diagram between signals such as input data, a data strobe signal, and a strobe clock during a write operation in a conventional semiconductor device. In a semiconductor device such as a DDR SDRAM, the input data DQ is latched using the data strobe signal DQS during a write operation. In detail, the input data DQ is buffered and delayed by the operation of the data buffer and the delayer, thereby generating the data DATA_D. The data strobe buffer buffers the data strobe signal DQS to generate a rising edge signal synchronized with the rising edge of the data strobe signal DQS and a falling edge signal synchronized with the falling edge. The signals DQSR_D and DQSF_D are signals generated by delaying the rising edge signal and the falling edge signal, respectively, to adjust the setup / hold time of the delay data DATA_D. As a result, the delayed input data DATA_D is latched by the signal DQSR_D and the signal DQSF_D and then loaded on the global data bus line in synchronization with the strobe clock DLCK_D.

그런데, 종래 반도체 장치에서는 데이터 입력 이후 데이터 스트로브 신호(DQS)에 링잉(ringing)현상이 발생하게 되면 데이터 오류가 발생하는 문제점이 있었다. 이를 자세히 살펴 보면, 라이트 동작에 의한 데이터의 입력이 끝나게 되면, 데이터 스트로브 신호(DQS)는 도 1에 도시된 tWPST(write DQS post amble time)만큼의 시간이 경과한 후 고임피던스(high-Z) 상태로 돌아가야 한다. 그런데, 이 때 도 1에 도시된 바와 같이 데이터 스트로브 신호(DQS)의 마지막 하강 에지 이후에 링잉(ringing)현상이 발생하게 되면 잘못된 데이터가 글로벌 데이터 버스라인에 쓰여질 수 있다. 즉, 종래 반도체 장치에서는, 데이터 스트로브 신호(DQS)의 마지막 하강 에지 이후에 링잉현상이 발생하여 원하지 않는 펄스가 발생하게 되는 경우, 신호(DQSR_D)의 펄스(R3)와 신호(DQSF_D)의 펄스(F3)에 의해 원하지 않는 잘못된 데이터가 래치되게 되고, 이 잘못된 데이터가 이후 글로벌 데이터 버스 라인에 실려 메모리 셀 어레이로 전송됨으로써 데이터 오류가 발생하는 문제점이 있었다.However, in the conventional semiconductor device, when a ringing phenomenon occurs in the data strobe signal DQS after data input, a data error occurs. In detail, when the data input by the write operation is finished, the data strobe signal DQS is high impedance after the time elapsed by tWPST (write DQS post amble time) shown in FIG. 1. You must return to the state. However, as shown in FIG. 1, if a ringing phenomenon occurs after the last falling edge of the data strobe signal DQS, wrong data may be written to the global data bus line. That is, in the conventional semiconductor device, when ringing occurs after the last falling edge of the data strobe signal DQS and an unwanted pulse is generated, the pulse R3 of the signal DQSR_D and the pulse of the signal DQSF_D ( Undesired wrong data is latched by F3), and this wrong data is subsequently loaded onto a global data bus line and transferred to a memory cell array, thereby causing a data error.

따라서, 본 발명이 이루고자 하는 기술적 과제는 라이트 명령의 입력되고 마지막 데이터가 입력된 후 불안정한 데이터 스트로브 신호가 발생하더라도 데이터 오류가 발생하지 않고 안정된 라이트 동작을 수행할 수 있는 반도체 장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a semiconductor device capable of performing a stable write operation without generating a data error even if an unstable data strobe signal is generated after input of a write command and after the last data is input.

상기 기술적 과제를 달성하기 위하여, 본 발명은 외부로부터의 입력데이터를 소정 레벨로 버퍼링하는 데이터 버퍼와; 외부로부터의 데이터 스트로브신호를 버퍼링하여, 상기 데이터 스트로브 신호의 상승에지에 동기된 상승에지 신호와 하강에지에 동기된 하강에지 신호를 출력하는 데이터 스트로브 버퍼와; 상기 버퍼링된 입력데이터를 상기 상승에지 신호와 하강에지 신호에 따라 래치하기 위한 제 1 래치부와; 라이트 동작시의 버스트 길이 정보를 가진 제 1 제어신호와 상기 하강에지 신호를 입력받아, 상기 데이터 스트로브 신호의 마지막 하강 에지 이후 데이터 스트로브 버퍼를 오프시키기 위한 버퍼 오프 신호를 발생시키는 버퍼 제어부를 포함하여 구성되는 반도체 장치를 제공한다.In order to achieve the above technical problem, the present invention includes a data buffer for buffering the input data from the outside to a predetermined level; A data strobe buffer configured to buffer a data strobe signal from an external source and output a rising edge signal synchronized with a rising edge of the data strobe signal and a falling edge signal synchronized with a falling edge; A first latch unit for latching the buffered input data according to the rising edge signal and the falling edge signal; And a buffer controller configured to receive a first control signal having burst length information during write operation and the falling edge signal, and generate a buffer off signal for turning off the data strobe buffer after the last falling edge of the data strobe signal. A semiconductor device is provided.

본 발명에서, 상기 버퍼 오프신호는 데이터 버퍼를 오프시키는 제어신호로서도 사용되는 것을 특징으로 한다.In the present invention, the buffer off signal is used as a control signal for turning off the data buffer.

본 발명에서, 상기 버퍼 제어부는 상기 제 1 제어신호를 반전시켜 출력하는 반전수단과; 상기 하강에지 신호에 응답하여 상기 반전수단의 동작을 스위칭하는 제 1 스위칭 수단과; 상기 반전수단의 출력신호를 래치 및 반전시켜 상기 버퍼 오프신호를 출력하는 래치수단을 포함하는 것이 바람직하다.In the present invention, the buffer control unit includes inverting means for inverting and outputting the first control signal; First switching means for switching the operation of the inverting means in response to the falling edge signal; And latching means for latching and inverting the output signal of the inverting means to output the buffer off signal.

본 발명에서, 상기 버퍼 제어부는 라이트 동작시 인에이블되는 제 2 제어신호에 응답하여 상기 반전수단의 동작을 스위칭하는 제 2 스위칭 수단을 더 포함하는 것이 바람직하다.In the present invention, the buffer control unit preferably further includes second switching means for switching the operation of the inverting means in response to the second control signal enabled during the write operation.

본 발명에서, 상기 제 1 스위칭수단은 상기 반전수단과 접지단 간에 설치되는 것을 특징으로 한다.In the present invention, the first switching means is installed between the inverting means and the ground terminal.

본 발명에서, 상기 반도체 장치는 상기 상승 에지 신호를 소정 구간 지연시켜 상기 제 1 래치부로 출력하는 제 1 지연기와; 상기 하강 에지 신호를 소정 구간 지연시켜 상기 제 1 래치부로 출력하는 제 2 지연기와; 상기 버퍼링된 입력데이터를 소정 구간 지연시켜 상기 제 1 래치부로 출력하는 제 3 지연기를 더 포함하는 것이 바람직하다.The semiconductor device may include: a first delayer configured to delay the rising edge signal by a predetermined interval and output the delayed edge signal to the first latch unit; A second delayer configured to delay the falling edge signal by a predetermined interval and output the delayed edge signal to the first latch unit; The apparatus may further include a third delayer configured to delay the buffered input data by a predetermined section and output the delayed input data to the first latch unit.

본 발명에서, 상기 반도체 장치는 외부 클럭신호를 버퍼링하여 스트로브 클럭을 생성하는 클럭 버퍼와; 상기 스트로브 클럭을 이용하여 상기 제 1 래치부로부터 출력되는 데이터를 래치하여 글로벌 데이터 버스라인으로 출력하는 제 2 래치부를 더 포함하는 것이 바람직하다.In the present invention, the semiconductor device comprises a clock buffer for generating a strobe clock by buffering an external clock signal; The electronic device may further include a second latch unit configured to latch data output from the first latch unit using the strobe clock and output the data to the global data bus line.

본 발명에서, 상기 반도체 장치는 상기 버퍼링된 외부 클럭신호를 소정 구간 지연시켜 상기 제 2 래치부로 출력하는 지연기를 더 포함하는 것이 바람직하다.In example embodiments, the semiconductor device may further include a delayer configured to delay the buffered external clock signal by a predetermined period and output the delayed signal to the second latch unit.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 2는 본 발명에 의한 일 실시예에 따른 반도체 장치의 구성을 도시한 것이고, 도 3은 본 실시예에 따른 반도체 장치에 사용되는 버퍼 제어부의 구성을 도시 한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다. 2 illustrates a configuration of a semiconductor device according to an embodiment of the present invention, and FIG. 3 illustrates a configuration of a buffer control unit used in the semiconductor device according to the present embodiment. Is as follows.

도시된 바와 같이, 본 발명에 따른 반도체 장치는 외부로부터의 입력데이터(DQ)를 소정 레벨로 버퍼링하는 데이터 버퍼(200)와; 외부로부터의 데이터 스트로브신호(DQS)를 버퍼링하여, 상기 데이터 스트로브 신호(DQS)의 상승에지에 동기된 상승에지 신호(DQSR)와 하강에지에 동기된 하강에지 신호(DQSF)를 출력하는 데이터 스트로브 버퍼(100)와; 상기 상승 에지 신호(DQSR)를 소정 구간 지연시켜 제 1 래치부(500)로 출력하는 지연기(410)와; 상기 하강 에지 신호(DQSF)를 소정 구간 지연시켜 제 1 래치부(500)로 출력하는 지연기(420)와; 상기 버퍼링된 입력데이터(DATA)를 소정 구간 지연시켜 제 1 래치부(500)로 출력하는 지연기(430)와; 상기 버퍼링 및 지연된 입력데이터(DATA_D)를 상승에지 신호(DQSR_D)와 하강에지 신호(DQSF_D)에 따라 래치하기 위한 제 1 래치부(500)와; 라이트 동작시의 버스트 길이 정보를 가진 제어신호(DIS_DSP)와 하강에지 신호(DQSF_D)를 입력받아, 상기 데이터 스트로브 신호(DQS)의 마지막 하강 에지 이후 데이터 스트로브 버퍼(100)를 오프시키기 위한 버퍼 오프 신호(BUF_OFF)를 발생시키는 버퍼 제어부(700)를 포함하여 구성된다.As shown, the semiconductor device according to the present invention includes a data buffer 200 for buffering input data DQ from the outside to a predetermined level; A data strobe buffer that buffers the data strobe signal DQS from the outside and outputs a rising edge signal DQSR synchronized with the rising edge of the data strobe signal DQS and a falling edge signal DQSF synchronized with the falling edge. 100; A delay unit 410 for delaying the rising edge signal DQSR by a predetermined period and outputting the delayed signal to the first latch unit 500; A delay unit (420) for delaying the falling edge signal (DQSF) by a predetermined interval and outputting the delayed edge signal (DQSF) to the first latch unit (500); A delayer (430) for delaying the buffered input data (DATA) by a predetermined interval and outputting it to the first latch unit (500); A first latch unit 500 for latching the buffered and delayed input data DATA_D according to the rising edge signal DQSR_D and the falling edge signal DQSF_D; A buffer off signal for turning off the data strobe buffer 100 after the last falling edge of the data strobe signal DQS by receiving a control signal DIS_DSP and a falling edge signal DQSF_D having burst length information during a write operation. And a buffer controller 700 for generating (BUF_OFF).

버퍼 제어부(700)는 제어신호(DIS_DSP)를 반전시켜 출력하는 반전수단(710)과; 상기 하강에지 신호(DQSF_D)에 응답하여 반전수단(710)의 동작을 스위칭하는 NMOS(N12)와; 반전수단(710)의 출력신호를 래치 및 반전시켜 상기 버퍼 오프신호(BUF_OFF)를 출력하는 래치수단(720)과; 라이트 동작시 인에이블되는 제어신호(WTS)의 반전신호에 응답하여 상기 반전수단(710)의 동작을 스위칭하는 PMOS(P11) 를 포함한다.The buffer controller 700 includes inverting means 710 for inverting and outputting the control signal DIS_DSP; An NMOS N12 for switching the operation of the inverting means 710 in response to the falling edge signal DQSF_D; Latch means 720 for latching and inverting the output signal of the inverting means 710 to output the buffer off signal BUF_OFF; PMOS (P11) for switching the operation of the inversion means 710 in response to the inversion signal of the control signal (WTS) is enabled during the write operation.

이와 같이 구성된 본 실시예의 동작을 도 2 내지 도 4를 참조하여 구체적으로 설명한다.The operation of this embodiment configured as described above will be described in detail with reference to FIGS. 2 to 4.

도 2에 도시된 바와 같이, 외부로부터 입력데이터(DQ)가 들어오면 데이터 버퍼(200)는 이를 수신하여 CMOS 레벨의 신호인 데이터(DATA)로 버퍼링하여 출력한다. 그리고, 지연기(430)는 데이터 셋업/홀드 타임(setup/hold time)을 맞추기 위하여 상기 버퍼링된 데이터(DATA)를 소정 구간 동안 지연시킨 데이터(DATA_D)를 출력한다.As shown in FIG. 2, when the input data DQ is received from the outside, the data buffer 200 receives the data and buffers the data into a data DATA which is a CMOS level signal. The delay unit 430 outputs the data DATA_D obtained by delaying the buffered data DATA for a predetermined period in order to match the data setup / hold time.

한편, 데이터 스트로브 버퍼(100)는 외부로부터 입력되는 데이터 스트로브신호(DQS) 및 그 반전신호(DQSB)를 버퍼링하여 CMOS 레벨의 신호인 상승에지 신호(DQSR)와 하강에지 신호(DQSF)를 출력한다. 일반적으로, 스트로브(strobe) 신호라 함은 컴퓨터 시스템에서 데이터를 전송하거나 수신하는 동안에 자료 전송의 동기를 맞추기 위해 사용되는 짧은 펄스신호로서, 상기에서 데이터 스트로브 신호(DQS)는 입력 데이터(DQ)를 래치하기 위해 사용되는 스트로브 신호의 일종이다. 그리고, 상승에지 신호(DQSR)는 도 4에 도시된 바와 같이 데이터 스트로브 신호(DQS)의 상승에지에 동기되어 하이레벨로 인에이블되어 소정 구간 경과 후 로우레벨로 디스에이블되는 신호이고, 하강에지 신호(DQSF)는 도 4에 도시된 바와 같이 데이터 스트로브 신호(DQS)의 하강에지에 동기되어 하이레벨로 인에이블되어 소정 구간 경과 후 로우레벨로 디스에이블되는 신호이다. 그리고, 상기 지연기(430)와 마찬가지로, 지 연기(410)는 데이터 셋업/홀드 타임을 맞추기 위하여 상승에지 신호(DQSR)를 소정 구간 동안 지연시켜 출력한다. 또한, 지연기(420)는 데이터 셋업/홀드 타임을 맞추기 위하여 하강에지 신호(DQSF)를 소정 구간 동안 지연시켜 출력한다. On the other hand, the data strobe buffer 100 buffers the data strobe signal DQS and its inverted signal DQSB input from the outside to output the rising edge signal DQSR and the falling edge signal DQSF, which are CMOS level signals. . In general, a strobe signal is a short pulse signal used to synchronize data transmission during data transmission or reception in a computer system, where the data strobe signal DQS is used to input data DQ. It is a kind of strobe signal used to latch. As shown in FIG. 4, the rising edge signal DQSR is a signal which is enabled at a high level in synchronization with the rising edge of the data strobe signal DQS and is disabled at a low level after a predetermined period has elapsed. As shown in FIG. 4, the DQSF is a signal that is enabled at a high level in synchronization with a falling edge of the data strobe signal DQS and is disabled at a low level after a predetermined period has elapsed. Like the delayer 430, the delay delay 410 delays and outputs the rising edge signal DQSR for a predetermined period in order to match the data setup / hold time. In addition, the delay unit 420 delays and outputs the falling edge signal DQSF for a predetermined period in order to match the data setup / hold time.

이어서, 제 1 래치부(500)는 상기 버퍼링 및 지연된 입력데이터(DATA_D)를 상승에지 신호(DQSR_D)와 하강에지 신호(DQSF_D)에 따라 래치하여 출력한다. 즉, 도 4에 도시된 바와 같이, 제 1 래치부(500)는 상승 에지신호(DQSR_D)의 첫번째 펄스(R1)에 동기하여 데이터(DATA_D) 중 데이터(D1)를 래치하고, 하강 에지신호(DQSF_D)의 첫번째 펄스(F1)에 동기하여 데이터(DATA_D) 중 데이터(D2)를 래치하며, 상승 에지신호(DQSR_D)의 두번째 펄스(R2)에 동기하여 데이터(DATA_D) 중 데이터(D3)를 래치한다. 마지막으로, 하강 에지신호(DQSF_D)의 두번째 펄스(F2)에 동기하여 데이터(DATA_D) 중 데이터(D4)를 래치한다. 본 실시예는 버스트 길이(burst length)가 4인 경우를 나타낸 것이다.Subsequently, the first latch unit 500 latches and outputs the buffered and delayed input data DATA_D according to the rising edge signal DQSR_D and the falling edge signal DQSF_D. That is, as shown in FIG. 4, the first latch unit 500 latches the data D1 among the data DATA_D in synchronization with the first pulse R1 of the rising edge signal DQSR_D and the falling edge signal ( The data D2 of the data DATA_D is latched in synchronization with the first pulse F1 of the DQSF_D, and the data D3 of the data DATA_D is latched in synchronization with the second pulse R2 of the rising edge signal DQSR_D. do. Finally, the data D4 of the data DATA_D is latched in synchronization with the second pulse F2 of the falling edge signal DQSF_D. This embodiment shows the case where the burst length is four.

이어서, 버퍼 제어부(700)는 제어신호(DIS_DSP), 하강에지 신호(DQSF_D) 및 제어신호(WTS)를 입력받아, 상기 데이터 스트로브 신호(DQS)의 마지막 하강 에지 이후 데이터 스트로브 버퍼(100)를 오프시키기 위한 버퍼 오프 신호(BUF_OFF)를 출력한다. 여기서, 제어신호(DIS_DSP)는 라이트 동작시의 버스트 길이 정보를 가진 신호로서, 특히 DDR2 SDRAM의 경우 도 4에 도시된 바와 같이 라이트 명령 이후 (WL - 1*tCK + BL/2)의 시간이 경과한 시점에서 하이레벨로 인에이블된 후 그 다음 클럭에서 로우레벨로 디스에이블되는 신호이다(단, WL:write latency, BL:burst length). 그리고, 제어신호(WTS)는 라이트 동작 모드에서 하이레벨로 인에이블되고 이후 라이트 동작이 완료되면 로우레벨로 디스에이블되는 신호이다. 버퍼 제어부(700)의 구체적인 동작은 도 3을 참조하여 설명한다.Subsequently, the buffer controller 700 receives the control signal DIS_DSP, the falling edge signal DQSF_D, and the control signal WTS, and turns off the data strobe buffer 100 after the last falling edge of the data strobe signal DQS. The buffer off signal BUF_OFF is outputted. Here, the control signal DIS_DSP is a signal having burst length information during the write operation. In particular, in the case of the DDR2 SDRAM, as shown in FIG. 4, the time after the write command (WL-1 * tCK + BL / 2) has elapsed. A signal that is enabled at a high level at one point and then disabled at a low level at the next clock (except WL: write latency and BL: burst length). The control signal WTS is a signal that is enabled at a high level in the write operation mode and then is disabled at a low level when the write operation is completed. A detailed operation of the buffer controller 700 will be described with reference to FIG. 3.

도 3에서, 우선 라이트 명령이 입력되면 제어신호(WTS)는 하이레벨로 인에이블되므로, PM0S(P11)는 인버터(IV11)로부터의 로우레벨의 신호에 응답하여 턴-온된다. 그리고, 제어신호(DIS_DSP)는 아직은 로우레벨의 상태에 있으므로, 반전수단(710)의 PMOS(P12)가 턴-온되어 노드(A)는 하이레벨로 구동되며, 버퍼 오프신호(BUF_OFF)는 로우레벨의 상태에 있게 된다. 이어서, 라이트 명령 이후 (WL - 1*tCK + BL/2)의 시간이 경과하게 되면, 제어신호(DIS_DSP)가 하이레벨로 인에이블되면서 PMOS(P12)는 턴-오프되고 NMOS(N11)는 턴-온된다. 하지만, 하강에지 신호(DQSF_D)의 두번째 펄스(F2)가 발생되기 전까지는 노드(A)는 래치수단(720)의 작용에 의하여 이전 레벨인 하이레벨을 유지하므로, 버퍼 오프 신호(BUF_OFF)는 로우레벨의 상태를 유지한다. 따라서, 상기 구간 동안에는 버퍼 오프 신호(BUF_OFF)는 로우레벨로 디스에이블된 상태에 있으므로, 버퍼 오프 신호(BUF_OFF)에 의해 제어를 받는 데이터 스트로브 버퍼(100)는 턴-온되어 상승 에지신호(DQSR)와 하강에지신호(DQSF)를 계속 출력한다. 마찬가지로, 상기 구간 동안 데이터 버퍼(200)도 턴-온되어 데이터(DATA)를 계속 출력한다.In Fig. 3, when the write command is first input, the control signal WTS is enabled at the high level, so the PM0S P11 is turned on in response to the low level signal from the inverter IV11. Since the control signal DIS_DSP is still at the low level, the PMOS P12 of the inverting means 710 is turned on to drive the node A to the high level, and the buffer off signal BUF_OFF is low. You are in a level state. Subsequently, when the time (WL-1 * tCK + BL / 2) elapses after the write command, the PMOS P12 is turned off and the NMOS N11 is turned on while the control signal DIS_DSP is enabled at a high level. -On. However, until the second pulse F2 of the falling edge signal DQSF_D is generated, the node A maintains the previous level high level by the action of the latching means 720, so that the buffer off signal BUF_OFF is low. Maintain the state of the level. Therefore, since the buffer off signal BUF_OFF is in the disabled state during the period, the data strobe buffer 100 controlled by the buffer off signal BUF_OFF is turned on to raise the rising edge signal DQSR. And the falling edge signal (DQSF) continue to be output. Similarly, the data buffer 200 is also turned on during the interval to continue to output data (DATA).

그러나, 이후 하강에지 신호(DQSF_D)의 두번째 펄스(F2)가 발생되면, NMOS(N12)가 턴-온되므로, 노드(A)는 접지레벨(VSS)로 풀-다운 구동되고 버퍼 오프 신호(BUF_OFF)는 하이레벨로 인에이블된다. 이에 따라, 데이터 스트로브 버퍼(100)는 턴-오프되어 상승 에지신호(DQSR)와 하강에지신호(DQSF)를 출력하지 않고, 데이 터 버퍼(200)도 턴-오프된다. 즉, 라이트 명령의 입력 후 생성된 데이터 스트로브 신호(DQS)의 마지막 하강 에지에 따라 펄스(F2)가 생성된 이후에는 데이터 스트로브 버퍼(100)가 턴-오프된다. 따라서, 데이터 스트로브 신호(DQS)의 마지막 하강 에지 이후에 링잉(ringing)현상이 발생하게 되더라도, 데이터 스트로브 버퍼(100)는 이미 턴-오프되어 있어 신호(DQSR_D)와 신호(DQSF_D)의 세번째 펄스는 발생하지 않으므로, 원하지 않는 잘못된 데이터가 래치되는 일은 발생하지 않게 된다.However, when the second pulse F2 of the falling edge signal DQSF_D is generated, since the NMOS N12 is turned on, the node A is pulled down to the ground level VSS and the buffer off signal BUF_OFF ) Is enabled at a high level. Accordingly, the data strobe buffer 100 is turned off to output the rising edge signal DQSR and the falling edge signal DQSF, and the data buffer 200 is also turned off. That is, the data strobe buffer 100 is turned off after the pulse F2 is generated according to the last falling edge of the data strobe signal DQS generated after the write command is input. Therefore, even if ringing occurs after the last falling edge of the data strobe signal DQS, the data strobe buffer 100 is already turned off so that the third pulse of the signal DQSR_D and the signal DQSF_D Since it does not occur, unwanted wrong data is latched.

한편, 도 2에서 클럭버퍼(300)는 외부 클럭신호(CLK)와 그 반전신호(CLKB)를 버퍼링하여 내부 클럭(DCLK)을 생성한다. 그리고, 지연기(440)는 내부클럭(DCLK)을 입력받아 이를 소정 구간만큼 지연시켜 스트로브 클럭(DCLK_D)를 생성한다. 스트로브 클럭(DCLK_D)은 상기 제 1 래치부(500)로부터 출력되는 데이터를 래치하기 위한 스트로브 신호로서 사용된다.Meanwhile, in FIG. 2, the clock buffer 300 buffers the external clock signal CLK and its inverted signal CLKB to generate the internal clock DCLK. The delay unit 440 receives the internal clock DCLK and delays the internal clock DCLK by a predetermined period to generate the strobe clock DCLK_D. The strobe clock DCLK_D is used as a strobe signal for latching data output from the first latch unit 500.

마지막으로, 제 2 래치부(600)는 스트로브 클럭(DCLK_D)을 이용하여 상기 제 1 래치부(500)에 의하여 래치되어 출력되는 데이터들을 래치하여 글로벌 데이터 버스라인(GI0)으로 출력한다.Finally, the second latch unit 600 latches and outputs the data latched by the first latch unit 500 using the strobe clock DCLK_D to the global data bus line GI0.

이와 같이, 본 실시예에 따른 반도체 장치는 데이터 스트로브 신호(DQS)의 마지막 하강 에지에 대응하는 하강에지 신호(DQSF_D)의 펄스(F2)가 생성된 이후에는 데이터 스트로브 버퍼(100)와 데이터 버퍼(200)를 오프시킴으로써, 이후 링잉 현상 등에 의해 불안정한 데이터 스트로브 신호(DQS)가 발생하더라도 데이터 오류가 발생하지 않고 안정된 라이트 동작을 수행할 수 있다.As described above, in the semiconductor device according to the present exemplary embodiment, after the pulse F2 of the falling edge signal DQSF_D corresponding to the last falling edge of the data strobe signal DQS is generated, the data strobe buffer 100 and the data buffer ( By turning off 200, even if an unstable data strobe signal DQS occurs due to a ringing phenomenon or the like, a data error does not occur and a stable write operation can be performed.

한편, 상기에서는 버퍼 오프신호(BUF_OFF)에 의해 데이터 스트로브 버퍼 (100)와 데이터 버퍼(200)가 함께 턴-온/턴-오프 제어되는 경우에 대하여 설명하였으나, 실시예에 따라서는 데이터 스트로브 버퍼(100)만 턴-온/턴-오프 제어되도록 할 수도 있다. 아울러, 상기 실시예는 주로 버스트 길이가 4인 경우의 동작에 대하여 설명하였으나, 본 발명은 이에 한정되지 않고 다양한 경우에 대하여 적용 가능하다.In the above, the case where the data strobe buffer 100 and the data buffer 200 are controlled to be turned on / off by the buffer off signal BUF_OFF is described. However, according to an exemplary embodiment, the data strobe buffer ( 100 may be controlled to be turned on / off. In addition, the embodiment has been described mainly for the operation when the burst length is 4, the present invention is not limited to this, it can be applied to various cases.

이상 설명한 바와 같이, 본 발명에 따른 반도체 장치는 라이트 명령의 입력 후 생성된 데이터 스트로브 신호의 마지막 하강 에지 이후 데이터 스트로브 버퍼를 오프시킴으로써, 마지막 데이터가 입력된 후 불안정한 데이터 스트로브 신호가 발생하더라도 데이터 오류가 발생하지 않고 안정된 라이트 동작을 수행할 수 있는 효과가 있다.As described above, the semiconductor device according to the present invention turns off the data strobe buffer after the last falling edge of the data strobe signal generated after the input of the write command, so that even if an unstable data strobe signal occurs after the last data is input, a data error is generated. There is an effect that can perform a stable light operation without generating.

Claims (8)

외부로부터의 입력데이터를 소정 레벨로 버퍼링하는 데이터 버퍼와;A data buffer for buffering input data from the outside to a predetermined level; 외부로부터의 데이터 스트로브신호를 버퍼링하여, 상기 데이터 스트로브 신호의 상승에지에 동기된 상승에지 신호와 하강에지에 동기된 하강에지 신호를 출력하는 데이터 스트로브 버퍼와;A data strobe buffer configured to buffer a data strobe signal from an external source and output a rising edge signal synchronized with a rising edge of the data strobe signal and a falling edge signal synchronized with a falling edge; 상기 버퍼링된 입력데이터를 상기 상승에지 신호와 하강에지 신호에 따라 래치하기 위한 제 1 래치부와;A first latch unit for latching the buffered input data according to the rising edge signal and the falling edge signal; 라이트 동작시의 버스트 길이 정보를 가진 제 1 제어신호와 상기 하강에지 신호를 입력받아, 상기 데이터 스트로브 신호의 마지막 하강 에지 이후 데이터 스트로브 버퍼를 오프시키기 위한 버퍼 오프 신호를 발생시키는 버퍼 제어부를 포함하여 구성되는 반도체 장치.And a buffer controller configured to receive a first control signal having burst length information during write operation and the falling edge signal, and generate a buffer off signal for turning off the data strobe buffer after the last falling edge of the data strobe signal. Semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 버퍼 오프신호는 데이터 버퍼를 오프시키는 제어신호로서도 사용되는 것을 특징으로 하는 반도체 장치The buffer off signal is also used as a control signal for turning off the data buffer. 제 1 항에 있어서,The method of claim 1, 상기 버퍼 제어부는The buffer control unit 상기 제 1 제어신호를 반전시켜 출력하는 반전수단과;Inverting means for inverting and outputting the first control signal; 상기 하강에지 신호에 응답하여 상기 반전수단의 동작을 스위칭하는 제 1 스위칭 수단과;First switching means for switching the operation of the inverting means in response to the falling edge signal; 상기 반전수단의 출력신호를 래치 및 반전시켜 상기 버퍼 오프신호를 출력하는 래치수단을 포함하는 반도체 장치And a latch means for latching and inverting an output signal of the inverting means to output the buffer off signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 버퍼 제어부는The buffer control unit 라이트 동작시 인에이블되는 제 2 제어신호에 응답하여 상기 반전수단의 동작을 스위칭하는 제 2 스위칭 수단을 더 포함하는 반도체 장치.And second switching means for switching the operation of the inverting means in response to a second control signal enabled during a write operation. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 스위칭수단은 상기 반전수단과 접지단 간에 설치되는 것을 특징으로 하는 반도체 장치.And the first switching means is provided between the inverting means and a ground terminal. 제 1항에 있어서,The method of claim 1, 상기 반도체 장치는The semiconductor device 상기 상승 에지 신호를 소정 구간 지연시켜 상기 제 1 래치부로 출력하는 제 1 지연기와;A first delay unit delaying the rising edge signal by a predetermined section and outputting the delayed edge signal to the first latch unit; 상기 하강 에지 신호를 소정 구간 지연시켜 상기 제 1 래치부로 출력하는 제 2 지연기와;A second delayer configured to delay the falling edge signal by a predetermined interval and output the delayed edge signal to the first latch unit; 상기 버퍼링된 입력데이터를 소정 구간 지연시켜 상기 제 1 래치부로 출력하는 제 3 지연기를 더 포함하는 반도체 장치.And a third delayer configured to delay the buffered input data by a predetermined interval and output the delayed input data to the first latch unit. 제 1항에 있어서,The method of claim 1, 상기 반도체 장치는 The semiconductor device 외부 클럭신호를 버퍼링하여 스트로브 클럭을 생성하는 클럭 버퍼와;A clock buffer configured to generate an strobe clock by buffering an external clock signal; 상기 스트로브 클럭을 이용하여 상기 제 1 래치부로부터 출력되는 데이터를 래치하여 글로벌 데이터 버스라인으로 출력하는 제 2 래치부를 더 포함하는 반도체 장치.And a second latch unit configured to latch data output from the first latch unit using the strobe clock and output the latched data to a global data bus line. 제 7 항에 있어서,The method of claim 7, wherein 상기 반도체 장치는The semiconductor device 상기 버퍼링된 외부 클럭신호를 소정 구간 지연시켜 상기 제 2 래치부로 출 력하는 지연기를 더 포함하는 반도체 장치.And a delayer configured to delay the buffered external clock signal by a predetermined period and output the delayed signal to the second latch unit.
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