KR20070016224A - Dram semiconductor device having a stable cell plate voltage - Google Patents

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Abstract

플레이트 폴리층 전면에 안정적인 플레이트 전압을 제공할 수 있는 디램 반도체 장치가 개시된다. 본 발명의 일시예에 따르면 제1 메탈층을 플레이트 폴리층의 전면에 형성함으로써, 다수개의 제1 컨택홀이 제1 메탈층과 플레이트 폴리층 사이에 개재될 수 있다. 그리고, NWEi<n>신호들은 제3 메탈층을 통해 소정의 워드라인을 인에이블 시킨다. 따라서 본 발명에 의하면 다수의 컨택홀을 플레이트 폴리층 상부에 형성함으로써, 플레이트 폴리층 상부의 전면에 플레이트 전압을 안정적으로 고르게 분포시킬 수 있다. Disclosed is a DRAM semiconductor device capable of providing a stable plate voltage on a front surface of a plate poly layer. According to one embodiment of the present invention, a plurality of first contact holes may be interposed between the first metal layer and the plate poly layer by forming the first metal layer on the front surface of the plate poly layer. The NWEi <n> signals enable a predetermined word line through the third metal layer. Therefore, according to the present invention, by forming a plurality of contact holes on the plate poly layer, the plate voltage can be stably and evenly distributed on the entire surface of the plate poly layer.

플레이트 폴리층, NWEi<n>, 플레이트 전압 Plate Polylayer, NWEi <n>, Plate Voltage

Description

안정된 셀 플레이트 전압을 가지는 디램 반도체 장치{DRAM SEMICONDUCTOR DEVICE HAVING A STABLE CELL PLATE VOLTAGE}DRAM SEMICONDUCTOR DEVICE HAVING A STABLE CELL PLATE VOLTAGE

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.In order to more fully understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래의 플레이트 전압을 플레이트 폴리층에 제공하는 디램 반도체의 레이아웃(LAYOUT)을 나타낸 도면이다.FIG. 1 is a diagram illustrating a layout of a DRAM semiconductor for providing a conventional plate voltage to a plate poly layer.

도 2a는 도 1의 a - a'을 따라 취해진 단면도이다. FIG. 2A is a cross-sectional view taken along the line AA ′ of FIG. 1.

도 2b는 도 1의 b - b'을 따라 취해진 단면도이다.FIG. 2B is a cross sectional view taken along the line b-b 'in FIG.

도 3은 NWEi<n>신호를 설명하기위해 나타낸 도면이다.3 is a diagram for explaining an NWEi <n> signal.

도 4은 본 발명에 따른 플레이트 전압을 플레이트 폴리층에 제공하는 디램 반도체 장치의 레이아웃을 나타낸 도면이다. 4 is a diagram illustrating a layout of a DRAM semiconductor device providing a plate voltage to a plate poly layer according to the present invention.

도 5a은 도 5의 A - A'을 따라 취해진 단면도이다. FIG. 5A is a cross-sectional view taken along AA ′ in FIG. 5.

도 5b는 도 5의 B - B'을 따라 취해진 단면도이다.FIG. 5B is a cross-sectional view taken along the line BB ′ of FIG. 5.

＊ 도면의 주요부분에 대한 부호의 설명 ＊＊ Explanation of symbols on main part of drawing ＊

100: 플레이트 폴리층 302: NWEi<n> 100: plate polylayer 302: NWEi <n>

303: 서브 워드라인 드라이버 401: 제1 메탈층 402: 제2 메탈층 403: 제3 메탈층 404: 제1 컨택홀 405: 제2 컨택홀 303: sub word line driver 401: first metal layer 402: second metal layer 403: third metal layer 404: first contact hole 405: second contact hole

M1: 제1 메탈층 M2: 제2 메탈층 M1: first metal layer M2: second metal layer

M3: 제3 메탈층 Vpp: 승압전압 M3: third metal layer Vpp: step-up voltage

본 발명은 반도체 장치에 관한 것으로서, 특히 소정의 메탈층을 이용하여 플레이트 폴리층(Plate Poly Layer)에 셀플레이트 전압(Cell Palte Voltage)을 제공하는 디램(DRAM) 반도체 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a DRAM semiconductor device providing a cell plate voltage to a plate poly layer using a predetermined metal layer.

일반적으로 디램 반도체 장치는 데이터를 저장하는 대표적인 메모리 장치로서, 하나의 셀트랜지스터(Cell Transistor)와 하나의 셀 커패시터(cell capacitor)가 메모리 셀(memory cell)의 단위구조(unit)를 이루고 있다. 디램의 메모리 셀을 이루는 셀 커패시터는, 데이터를 저장하는 스토리지 커패시터(storage capacitor )이다. 이 스토리지 커패시터는 비트라인(Bit Line)과 연결되는 스토리지 전극, 유전체막 및 셀 플레이트 전압(Cell Plate Voltage: Vcp)이 공급되는 플레이트 전극으로 구성된다. 여기서, 셀플레이트 전압은 스토리지 전극에 공급되는 High 전압에 대해서 약 1/2 정도의 전압레벨을 갖는다. 이는 셀 커패시터가 '0=(Low)' 또는 '1=(High)'의 형태로 데이터 값을 유지하므로, 데이터 유지의 신뢰성을 고려할때, 스토리지 전극에 공급되는 High 전압에 대해 1/2정도의 전압을 가지도록 설계되기 때문이다. 따라서, 상기 플레이트 전극에 안정된 플레이트 전압을 제공하는 것은 데이터의 신뢰성을 고려할때 매우 중요한 문제이다In general, a DRAM semiconductor device is a representative memory device for storing data, and one cell transistor and one cell capacitor form a unit of a memory cell. The cell capacitor constituting the memory cell of the DRAM is a storage capacitor that stores data. The storage capacitor includes a storage electrode connected to a bit line, a dielectric layer, and a plate electrode supplied with a cell plate voltage (Vcp). Here, the cell plate voltage has a voltage level of about 1/2 of the high voltage supplied to the storage electrode. This is because the cell capacitor holds the data value in the form of '0 = (Low)' or '1 = (High)', which is about 1/2 of the high voltage supplied to the storage electrode when considering the reliability of data retention. This is because it is designed to have a voltage. Therefore, providing a stable plate voltage to the plate electrode is a very important problem when considering the reliability of the data.

도 1, 도 2A 및 도 2B를 참조하면, 상기 플레이트 전극이 플레이트 폴리층(100)에 해당되고 플레이트 폴리층(100)이 셀어레이 영역의 전면에 걸쳐 형성된다. 즉, 하나의 플레이트 전극에 다수의 스토리 전극과 유전체 막이 그 하부에 형성되어 있는 형태다.1, 2A and 2B, the plate electrode corresponds to the plate poly layer 100 and the plate poly layer 100 is formed over the entire surface of the cell array region. That is, a plurality of story electrodes and a dielectric film are formed below one plate electrode.

종래의 플레이트 폴리층(100)에 셀 플레이트 전압이 공급되는 과정은, 제2 메탈층(102)을 통해 외부로부터 셀 플레이트 전압이 공급되고, 제1 메탈층(101)이 상기 제2 메탈층과 제2 컨택홀(104)을 통해 전기적으로 연결되어 제1 메탈층(101)으로 셀 플레이트전압이 공급된다. 그리고, 제1 메탈층(101)은 제1 컨택홀(103)을 통해 플레이트 폴리층(100)과 전기적으로 연결되어 상기 제2 메탈층을 통해 전송받은 셀 플레이트 전압을 플레이트 폴리층(100)에 공급하는 과정으로 수행된다. In the process of supplying the cell plate voltage to the conventional plate poly layer 100, the cell plate voltage is supplied from the outside through the second metal layer 102, and the first metal layer 101 is connected to the second metal layer. The cell plate voltage is supplied to the first metal layer 101 by being electrically connected through the second contact hole 104. In addition, the first metal layer 101 is electrically connected to the plate poly layer 100 through the first contact hole 103 and transmits the cell plate voltage received through the second metal layer to the plate poly layer 100. It is carried out by the process of feeding.

한편, 도 1에 도시된 바와 같이 제1 컨택홀(103)은 플레이트 폴리층(100)의 모서리부분의 4곳에 형성된다. 이는 제1 메탈층(101)이 NWE(Normal Word line Enable)신호들을 전송하기 위해 다수의 메탈라인들로 이루어져 플레이트 폴리층(100)의 전면을 지나가고 있기 때문이다.Meanwhile, as illustrated in FIG. 1, the first contact hole 103 is formed at four corners of the plate poly layer 100. This is because the first metal layer 101 is made up of a plurality of metal lines to pass the normal word line enable (NWE) signals and passes through the front surface of the plate poly layer 100.

그런데, 플레이트 폴리층(100)은 비교적 높은 저항성분으로 이루어진다. 그러므로, 제1 컨택홀(103)과 접촉되는 부위의 플레이트 폴리층(100)영역에는 안정된 셀 플레이트 전압이 고르게 분포되어 있으나. 제1 컨택홀과 접촉되는 부위의 플레이트 폴리층 영역에서 멀어질수록 그 전압이 불안정하게 분포된다.However, the plate poly layer 100 is made of a relatively high resistance component. Therefore, a stable cell plate voltage is evenly distributed in the plate poly layer 100 region of the portion in contact with the first contact hole 103. The voltage becomes unstable as it moves away from the plate poly layer region of the portion in contact with the first contact hole.

따라서, 제1 컨택홀(103)과 접촉되는 플레이트 폴리층(100)영역의 하부에 형성된 셀커패시터는 그 저장된 데이터의 신뢰성이 높지만, 플레이트 폴리층(100) 중심부로 갈수록 그 하부에 형성된 셀 커패시터의 데이터의 신뢰성이 떨어져 디램 반도체의 구동시 오동작이 발생된다. Accordingly, the cell capacitor formed under the region of the plate poly layer 100 in contact with the first contact hole 103 has high reliability of the stored data, but the cell capacitor formed under the plate poly layer 100 has a higher reliability. The reliability of data is inferior, and a malfunction occurs when the DRAM semiconductor is driven.

본 발명이 이루고자 하는 기술적 과제는 디램 반도체의 내부에 형성된 플레이트 폴리층의 전면에 안정적인 플레이트 전압을 제공할 수 있는 디램 반도체 장치를 제공하는데 있다.An object of the present invention is to provide a DRAM semiconductor device capable of providing a stable plate voltage on the front surface of the plate poly layer formed inside the DRAM semiconductor.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 디램 반도체 장치에 관한 것이다. 본 발명의 디램(DRAM) 반도체 장치는 셀어레이(Cell Array) 영역과 주변영역으로 이루어진 반도체 기판을 포함한다. 본 발명의 디램 반도체 장치는 셀어레이 영역에 배열되는 다수개의 디램 셀(DRAM CELL)들에 공통적으로 연결되며 소정의 셀 플레이트 전압(Cell Plate Voltage)을 제공하기 위해 형성되는 플레이트 폴리층(Plate Poly Layer)과 상기 셀어레이 영역의 상부에 위치하고 소정의 제1 컨택홀(Contact Hole)을 통해 상기 플레이트 폴리층과 전기적으로 연결되는 제 1 메탈층(Metal Layer)을 포함하며, 소정의 제2 컨택홀을 통해 상기 제1 메탈층과 전기적으로 연결되는 제2 메탈층으로서, 상기 셀 플레이트 전압을 안내하기 위한 상기 제2 메탈층과 소정의 워드라인 인에이블 신호를 안내하기 위하여, 셀어레이 영역의 상부에 형성되는 제3 메탈층을 포함하여 구성된다.One aspect of the present invention for achieving the above technical problem relates to a DRAM semiconductor device. The DRAM semiconductor device of the present invention includes a semiconductor substrate including a cell array region and a peripheral region. The DRAM semiconductor device of the present invention is a plate poly layer commonly connected to a plurality of DRAM cells arranged in a cell array region and formed to provide a predetermined cell plate voltage. ) And a first metal layer disposed on the cell array region and electrically connected to the plate poly layer through a predetermined first contact hole, wherein the predetermined second contact hole is formed. A second metal layer electrically connected to the first metal layer through the second metal layer, and formed on the cell array region to guide a predetermined word line enable signal with the second metal layer for guiding the cell plate voltage; It is comprised including the 3rd metal layer used.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 첨부한 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여, 그리고, 본 발명의 이해를 돕기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개입될 수 있음을 유의해야 한다. In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings. In understanding the drawings, it should be noted that like parts are intended to be represented by the same reference numerals as much as possible. In addition, in the accompanying drawings, the thicknesses of layers and regions are exaggerated for clarity and to help understanding of the present invention. It should also be noted that where a layer is said to be on another layer or substrate it may be formed directly on another layer or substrate or a third layer may be interposed therebetween.

먼저, 본 발명의 상세한 설명에 앞서, 후술하게될 NWE(Normal Word line Enable)i<n>신호에 대해 도 4를 참조하여 간략히 설명한다. First, prior to the detailed description of the present invention, a normal word line enable (NWE) i <n> signal, which will be described later, will be briefly described with reference to FIG. 4.

도 3은 NWE(Normal Word Line Enable)i<n>신호를 설명하기 위해 나타낸 도면이다.3 is a diagram illustrating a normal word line enable (NWE) i <n> signal.

NWEi<n>신호들은 로우 디코더(Row Decoder)에서 생성되는 신호이다. 주변 영역에 위치한 로우 디코더(도시되지 않음)가 어드레스(Adress)조합을 선정한후, 선택된 워드라인(301)을 인에이블(Enable)하기 위하여 NWEi<1~n>신호들(302)을 생성한다. 상기 NWEi<1~n>신호들(302)은 소정의 금속배선(본 발명에 따르면 제3 메탈 층)들을 통해 디램 셀의 워드라인(301)으로 전송되어 워드라인(301)을 인에이블 시킨다. 그리고, 디램 반도체 장치는, 도 3에 도시된 바와 같은 서브 워드라인 드라이버들이 금속배선 사이에 배치되어, 상기 NWEi<1~n>신호(302)들이 금속배선을 통해 전송되는 과정에서 발생되는 신호왜곡현상을 보상한다. The NWEi <n> signals are signals generated by a row decoder. A row decoder (not shown) located in the peripheral area selects an address combination and generates NWEi <1 to n> signals 302 to enable the selected word line 301. The NWEi <1 ~ n> signals 302 are transmitted to the word line 301 of the DRAM cell through predetermined metal wires (third metal layer according to the present invention) to enable the word line 301. In the DRAM semiconductor device, signal distortion generated in a process in which sub word line drivers as illustrated in FIG. 3 are disposed between metal wires and the NWEi <1 to n> signals 302 are transmitted through the metal wires. Compensate for the phenomenon.

상기 서브 워드라인 드라이버(Sub-Wordline Driver: 303)는 엔모스 트래지스터(303a)와 피모스 트랜지스터(303b)가 직렬로 연결되는 소정의 인버터 회로이다. 상기 피모스 트랜지스터(303b)의 드레인측과 연결되는 승압전압(Vpp)과 상기 엔모스 트랜지스터(303a)의 소스측과 연결되는 접지전압(Vss)에 의해, 상기 엔모스 트 래지스터(303a)와 피모스 트랜지스터(303b)의 공통 게이트를 통해 입력되는 NWEi<1~n>신호들(302)을 승압전압(Vpp)만큼 증폭하여 워드라인(WL)으로 제공한다. The sub-wordline driver 303 is a predetermined inverter circuit in which the NMOS transistor 303a and the PMOS transistor 303b are connected in series. The NMOS transistor 303a is connected to the NMOS transistor 303a by a boost voltage Vpp connected to the drain side of the PMOS transistor 303b and a ground voltage Vss connected to the source side of the NMOS transistor 303a. The NWEi <1 to n> signals 302 inputted through the common gate of the PMOS transistor 303b are amplified by the boost voltage Vpp and provided to the word line WL.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명의 디램 반도체 장치를 상세히 설명한다.Hereinafter, the DRAM semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

도 4은 본 발명에 따른 플레이트 전압을 플레이트 폴리층에 제공하는 디램 반도체 장치의 레이아웃을 나타낸 도면이고, 도 5a은 도 4의 a - a' 따라 취해진 단면도를 나타낸 도면이고, 도 5b는 도 4의 b - b'를 따라 취해진 단면도를 나타낸 도면이다.4 is a diagram illustrating a layout of a DRAM semiconductor device providing a plate voltage to a plate poly layer according to the present invention, FIG. 5A is a cross-sectional view taken along line AA ′ of FIG. 4, and FIG. 5B is a view of FIG. 4. b-a cross-sectional view taken along b '.

도 4, 도 5a 및 도 5b를 참조하면, 본 발명의 디램 반도체 장치는 플레이트 폴리층(100), 제1 메탈층(401), 제2 메탈층(402) 및 제3 메탈층(403)을 구비한다.4, 5A, and 5B, the DRAM semiconductor device of the present invention may include a plate poly layer 100, a first metal layer 401, a second metal layer 402, and a third metal layer 403. Equipped.

플레이트 폴리층(100)은 셀 어레이 영역의 전면에 형성된다. 그 하부에는 셀 트랜지스터(도시되지 않음)와 셀 커패시터(도시되지 않음)로 이루어진 다수개의 디 램 셀(도시되지 않음)들이 형성된다. 상기 셀 커패시터는 스토리지 전극(도시되지 않음), 유전체(도시되지 않음) 및 플레이트 전극으로 구성된다. 상기 셀 어레이 영역의 전면에 형성된 플레이트 폴리층(100)이 상기 플레이트 전극에 해당한다. 즉, 하나의 플레이트 전극에 다수개의 스토리지 전극과 유전체가 연결되어 있는 구조로 형성된다.The plate poly layer 100 is formed on the front of the cell array region. Underneath are a plurality of DRAM cells (not shown), which consist of cell transistors (not shown) and cell capacitors (not shown). The cell capacitor consists of a storage electrode (not shown), a dielectric (not shown) and a plate electrode. The plate poly layer 100 formed on the front surface of the cell array region corresponds to the plate electrode. That is, a plurality of storage electrodes and a dielectric are connected to one plate electrode.

제1 메탈층(401)은 도 5b에 도시된 바와같이 셀 어레이 영역을 포함하여 후술하게 될 제2 메탈층(402)이 위치하는 영역까지 연장되고, 상기 플레이트 폴리층(100)의 상부에 형성된다. 상기 제1 메탈층(401)과 상기 플레이트 폴리층(100)사이에는 소정의 층간 절연막(도시되지 않음) 내지 제3의 층(도시되지 않음)이 개입될 수 있다. 상기 소정의 층간 절연막 내지 제 3의 층을 관통하여 소정의 제1 컨택홀(404)이 형성된다. As shown in FIG. 5B, the first metal layer 401 extends to a region where the second metal layer 402, which will be described later, is located, including a cell array region, and is formed on the plate poly layer 100. do. A predetermined interlayer insulating film (not shown) to a third layer (not shown) may be interposed between the first metal layer 401 and the plate poly layer 100. A predetermined first contact hole 404 is formed through the predetermined interlayer insulating layer to third layer.

상기 제1 컨택홀(404)은 소정의 실린더 모양으로 형성될 수 있고, 그 내부에는 소정의 제1 컨택플러그(404a)가 매립된다. 상기 제1 컨택플러그(404a)는 텅스텐 등으로 이루어진 도전막 내지 도전성의 제 3의 물질로 구성될수 있다. 따라서, 상기 제1 컨택플러그(404a)의 상부면은 상기 제1 메탈층(401)하부면의 소정의 영역과 전기적으로 연결되고, 상기 제1 컨택플러그(404a)의 하부면은 상기 플레이트 폴리층(100)의 상부면의 소정의 영역과 접촉되어 전기적으로 연결된다. 특히, 상기 제1 컨택홀(404)은 플레이트 폴리층(100)과 제1 메탈층(401) 사이에 개재되어, 도 5에 도시된 바와 같이 상기 셀 어레이 영역의 윗부분과 아랫부분을 따라 행방향으로 다수개의 제1 컨택홀(404)이 형성된다. 또한, 제1 메탈층(401)이 주변영역까지 연장 되어 있는 부분은 후술하게 될 제2 컨택홀(405)을 통해 제2 메탈층(402)과 연결된다. The first contact hole 404 may be formed in a predetermined cylinder shape, and a predetermined first contact plug 404a is embedded therein. The first contact plug 404a may be made of a conductive film made of tungsten or the like and a third conductive material. Therefore, an upper surface of the first contact plug 404a is electrically connected to a predetermined area of the lower surface of the first metal layer 401, and a lower surface of the first contact plug 404a is the plate poly layer. In contact with the predetermined area of the upper surface of the 100 is electrically connected. In particular, the first contact hole 404 is interposed between the plate poly layer 100 and the first metal layer 401, and as shown in FIG. 5, in a row direction along an upper portion and a lower portion of the cell array region. As a result, a plurality of first contact holes 404 are formed. In addition, the portion where the first metal layer 401 extends to the peripheral region is connected to the second metal layer 402 through the second contact hole 405 which will be described later.

제2 메탈층(402)은, 도 5b에 도시된 바와 같이, 제1 메탈층(401)이 연장된 부분의 상부에 위치하여, 셀어레이 영역의 윗부분과 아랫부분의 주변영역에 각각 라인형태를 이루며 배치된다. 그리고, 소정의 제2 컨택홀(405)을 통해 상기 제2 메탈층(405)이 제1 메탈층과 전기적으로 연결된다. 상기 제1 메탈층(401)과 제2 메탈층(402)사이에는 소정의 층간 절연막(도시되지 않음) 내지 제 3의 층(도시되지 않음)이 개재될 수 있다. 상기 소정의 층간 절연막 내지 제 3의 층을 관통하여 제2 컨택홀(405)이 형성된다. 상기 제2 컨택홀(405)은 실린더 형태로 이루어질수 있으며, 그 내부에는 제2 컨택플러그(405a)가 매립된다. 상기 제2 컨택플러그(405a)는 텅스텐 등으로 이루어지는 도전막 내지 도전성의 제 3의 물질로 구성될수 있다. 따라서, 상기 제2 컨택플러그(405a)의 상부면은 상기 제2 메탈층(402)하부면의 소정의 영역과 접촉되어 전기적으로 연결되고, 상기 제2 컨택플러그(405a)의 하부면은 상기 제1 메탈층(401)이 상기 제2 메탈층(402)까지 연장된 상부면의 소정의 영역과 접촉되어 전기적으로 연결된다. 또한, 도 5a에 도시된 바와 같이 상기 제2 컨택홀(405)은 상기 제2 메탈층(402)을 따라 그 하부에 2개 이상 형성된다. As shown in FIG. 5B, the second metal layer 402 is positioned above the portion where the first metal layer 401 extends, and forms a line shape in the peripheral region of the upper portion and the lower portion of the cell array region, respectively. Are arranged. The second metal layer 405 is electrically connected to the first metal layer through a predetermined second contact hole 405. A predetermined interlayer insulating film (not shown) to a third layer (not shown) may be interposed between the first metal layer 401 and the second metal layer 402. The second contact hole 405 is formed through the predetermined interlayer insulating layer to the third layer. The second contact hole 405 may have a cylindrical shape, and a second contact plug 405a is embedded therein. The second contact plug 405a may be made of a conductive film made of tungsten or the like and a third conductive material. Accordingly, an upper surface of the second contact plug 405a is in contact with a predetermined area of the lower surface of the second metal layer 402 to be electrically connected to the lower surface of the second contact plug 405a. The first metal layer 401 contacts and is electrically connected to a predetermined region of the upper surface extending to the second metal layer 402. In addition, as illustrated in FIG. 5A, at least two second contact holes 405 are formed along the second metal layer 402.

제3 메탈층(403)은 상기 제1 메탈층(401)의 상부에 형성되며, 라인형태로 이루어진 제2 메탈층(402)과 수직하여 상기 셀어레이 영역의 상부에 다수개의 라인형태로 행방향으로 형성된다. 제1 메탈층(401)과 상기 제3 메탈층(403)사이에는 층간 절연막(도시되지 않음) 내지 제 3의 층(도시되지 않음)이 개입될 수 있다. 또한, 상기 라인형태로 이루어진 메탈라인(제3 메탈층)들의 사이 또는 그 하부에 다수개의 서브 워드라인 드라이버(303)가 개입될 수 있다. 그리고 상기 메탈라인(제3 메탈층)들은 상기 다수개의 서브 워드라인 드라이버(303)와 전기적으로 연결된다. 결과적으로, 주변 영역에 위치한 로우 디코더(도시되지 않음)가 소정의 워드라인(WL)을 선택하고, 상기 선택된 워드라인(WL)을 인에이블하기위해 소정의 NWEi<1~n>신호들(302)을 다수의 메탈라인(제3 메탈층)을 통해 서브 워드라인 드라이버(303)로 전송한다. NWEi<1~n>신호(302)를 전송받은 상기 서브 워드라인 드라이버(303)는 소정의 승압전압(Vpp)으로 승압하여 이를 워드라인(301)에 제공한다.The third metal layer 403 is formed on the first metal layer 401 and is perpendicular to the second metal layer 402 formed in a line shape in a row direction in the form of a plurality of lines on the cell array region. Is formed. An interlayer insulating film (not shown) to a third layer (not shown) may be interposed between the first metal layer 401 and the third metal layer 403. In addition, a plurality of sub word line drivers 303 may be interposed between or below the metal lines (third metal layers) formed in the line shape. The metal lines (third metal layers) are electrically connected to the plurality of sub word line drivers 303. As a result, a row decoder (not shown) located in the peripheral region selects a predetermined word line WL and predetermined NWEi <1 to n> signals 302 to enable the selected word line WL. ) Is transmitted to the sub wordline driver 303 through a plurality of metal lines (third metal layers). The sub word line driver 303 receiving the NWEi <1 ~ n> signals 302 boosts the voltage to the predetermined boost voltage Vpp and provides it to the word line 301.

이와같이 종래에는 제1 메탈층(101)이 NWEi<1~n>신호(302)들을 전송하는 배선과 플레이트 폴리층(100)에 셀플레이트 전압을 제공하는 배선으로 사용되었으나, 본 발명에서는 셀 플레이트 전압을 제공하는 배선으로만 사용된다. 그리고 종래에는 플레이트 폴리층(100)과 제1 메탈층(401)사이의 네곳에만 형성할 수 있었던 컨택홀(404)들을, 본 발명에서는 그 이상의 컨택홀(404)의 형성이 가능하다. As described above, although the first metal layer 101 is used as a wire for transmitting the NWEi <1 to n> signals 302 and a wire for providing the cell plate voltage to the plate poly layer 100, in the present invention, the cell plate voltage is used. Only used as wiring to provide. In addition, in the present invention, the contact holes 404 that may be formed only at four positions between the plate poly layer 100 and the first metal layer 401 may be formed.

따라서, 종래의 플레이트 폴리층(100)의 상부에 제1 컨택홀(103)을 형성할 수 없었던 영역을 더 확보하여 그 영역에 다수개의 제1 컨택홀(404)을 더 형성함으로써, 상기 플레이트 폴리층(100)의 전면에 셀 플레이트 전압을 고르게 분포 시킬수 있다. 그 결과 플레이트 폴리층(100)하부에 형성된 특정 셀커패시터(도시되지 않음)들의 오동작이 효과적으로 제어될 수 있다.Accordingly, the plate poly layer 100 may be further secured to form an area where the first contact hole 103 could not be formed, and a plurality of first contact holes 404 may be formed in the area. The cell plate voltage may be evenly distributed over the front of the layer 100. As a result, malfunctions of certain cell capacitors (not shown) formed under the plate poly layer 100 can be effectively controlled.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상기와 같은 본 발명의 디램 반도체 장치에 따르면, 제1 메탈층을 플레이트 폴리층의 전면에 배치함으로써, 상기 제1 메탈층과 상기 플레이트 폴리층 간에 다수의 컨택홀을 형성할 수 있고, 이를 통해 상기 플레이트 폴리층의 전면에 안정적인 셀 플레이트 전압을 고르게 분포시킬수 있다.According to the DRAM semiconductor device of the present invention as described above, a plurality of contact holes may be formed between the first metal layer and the plate poly layer by disposing the first metal layer on the front surface of the plate poly layer. A stable cell plate voltage can be evenly distributed over the front of the plate poly layer.

Claims (4)

디램 반도체 장치에 있어서,In a DRAM semiconductor device, 셀어레이 영역에 배열되는 다수개의 디램 셀들에 공통적으로 연결되며 소정의 셀 플레이트 전압을 제공하기 위해 형성되는 플레이트 폴리층;A plate poly layer commonly connected to the plurality of DRAM cells arranged in the cell array region and formed to provide a predetermined cell plate voltage; 상기 셀어레이 영역에 위치하고 소정의 제1 컨택홀을 통해 상기 플레이트 폴리층과 전기적으로 연결되는 제1 메탈층;A first metal layer positioned in the cell array region and electrically connected to the plate poly layer through a predetermined first contact hole; 상기 셀어레이 영역의 외부에 형성되며, 소정의 제2 컨택홀을 통해 상기 제1 메탈층과 전기적으로 연결되는 제2 메탈층으로서, 상기 셀 플레이트 전압을 안내하기 위한 상기 제2 메탈층; 및A second metal layer formed outside the cell array region and electrically connected to the first metal layer through a predetermined second contact hole, the second metal layer guiding the cell plate voltage; And 소정의 워드라인 인에이블 신호를 안내하기 위하여, 상기 셀어레이 영역 위에 형성되는 제3 메탈층으로서, 상기 워드라인 인에이블 신호는 상기 디램 셀의 워드라인을 인에이블하기 위한 신호인 상기 제3 메탈층을 구비하는 것을 특징으로 하는 디램 반도체 장치.A third metal layer formed on the cell array region to guide a predetermined word line enable signal, wherein the word line enable signal is a signal for enabling a word line of the DRAM cell. A DRAM semiconductor device comprising a. 제1 항에 있어서, 상기 제1 메탈층은The method of claim 1, wherein the first metal layer 상기 제3 메탈층의 하부에 형성되는 것을 특징으로 하는 디램 반도체 장치.The DRAM semiconductor device is formed under the third metal layer. 제1 항에 있어서, 상기 제1 메탈층은The method of claim 1, wherein the first metal layer 상기 셀어레이 영역의 플레이트 폴리층을 포함하도록 형성되는 것을 특징으로하는 디램 반도체 장치.And a plate poly layer in the cell array region. 제1 항에 있어서, 상기 제1 컨택홀은The method of claim 1, wherein the first contact hole 상기 셀어레이 영역의 윗부분과 아랫 부분에 행방향으로 각각 2개 이상 형성되는 것을 특징으로 하는 디램 반도체 장치.And two or more DRAMs each formed in an upper portion and a lower portion of the cell array region in a row direction.
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