KR20070006053A - 반도체소자의 미세 콘택홀 형성 방법 - Google Patents

반도체소자의 미세 콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 반도체소자의 미세 콘택홀 형성 방법에 관한 것으로, 하부구조물(10) 상에 패드 형태의 홀 형성용 패턴(12a)을 형성하고, O2 애싱(Ashing) 공정을 통해 상기 홀 형성용 패턴(12a)의 크기를 콘택홀의 크기만큼 축소한 다음, 상기 축소된 홀 형성용 패턴(12b) 상에 수용성 폴리머(14)를 두껍게 증착하고, 이어 상기 홀 형성용 패턴(12b)의 상부가 노출되도록 상기 수용성 폴리머(14)를 평탄화한 후 상기 홀 형성용 패턴(12c)을 용매로 제거함으로써, 고 해상도의 미세 콘택홀(16)을 형성할 수 있고, 안정적인 공정 제어로 인해 소자의 신뢰성 및 생산 수율을 향상시킬 수 있는 효과가 있다.
미세 콘택홀, 포토 리소그래피, 애싱(ashing), 슬리밍(sliming)

Description

반도체소자의 미세 콘택홀 형성 방법{METHOD OF FORMING FINE CONTACT HOLE OF A SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 본 발명에 의한 반도체소자의 미세 콘택홀 형성 방법을 설명하기 위한 공정 단면도
<도면의 주요 부호에 대한 설명>
10 : 하부구조물 12 : 홀 형성용 막
12a∼12c : 홀 형성용 패턴 14, 14a : 수용성 폴리머막
16 : 미세 콘택홀
본 발명은 반도체소자의 미세 콘택홀(Contact Hole) 형성 방법에 관한 것으로, 특히 기존의 장비를 이용하여 해상도(Resolution)를 향상시킬 수 있는 반도체소자의 미세 콘택홀 형성 방법에 관한 것이다.
점차적으로 반도체 소자가 고 집적화됨에 따라 포토 리소그래피(Photo Lithography)에서 형성해야 하는 패턴(Pattern)의 크기(Size)가 작아지게 되고, 특히나 라인 패턴(Line Pattern)에 비해 콘택 홀 패턴(Contact Hole Pattern)은 낮은 이미지 콘트라스트(Image Contrast)로 인하여 그 해상도가 한계점에 다다른 상태이다.
이러한 콘택 홀 패턴의 해상력 한계를 극복하기 위하여 기존 공정 외에 레지스트 플로우 프로세스(Resist Flow Process), RELACS(Resolution Enhancement Lithography Assisted Chemical Shrink), 그리고 SAPIER(Shrink Assist Film for Enhanced Resolution) 공정 등이 대안으로 대두되고 있다. 하지만, 이러한 해상력 향상 기술(Resolution Enhancement Technology)들은 화학적(Chemical) 혹은 물리적(Mechanical) 수축도(Shrink)에 의존하는 공정적 특성으로 인하여 패턴 밀도(Pattern Density)에 따라 원치않는 특유의 I-D 바이어스(Bias)를 유발시키게 된다.
이러한 단점으로 인하여 상기의 공정 기술들은 동일한 패턴 밀도를 갖는 메모리 디바이스(Memory Device)에는 쉽게 그 적용 범위를 넓혀가고 있는 반면, 다양한 피치(Pitch)와 밀도(Density) 패턴을 갖는 로직 디바이스(Logic Device)에서는 쉽게 적용되고 있지 못한 실정이다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발 명의 목적은 O2 애싱(Ashing)에 의한 포토 레지스트 슬리밍(Sliming) 공정을 이용하여 미세 콘택홀을 형성함으로써, 기존보다 해상력을 향상시킬 수 있는 반도체소자의 미세 콘택홀 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체소자의 미세 콘택홀 형성 방법은, 하부구조물 상에 패드 형태의 홀 형성용 패턴을 형성하는 단계; 상기 홀 형성용 패턴에 O2 애싱(Ashing) 공정을 일정 시간동안 진행하여 상기 홀 형성용 패턴의 크기를 축소하는 단계; 상기 홀 형성용 패턴이 완전히 매립되도록 상기 구조물 상에 수용성 폴리머를 증착하는 단계; 상기 홀 형성용 패턴의 상부가 노출되도록 상기 수용성 폴리머를 에치백(Etchback) 또는 화학적기계적연마(CMP) 공정으로 평탄화하는 단계; 및 상기 홀 형성용 패턴을 용매로 제거하여 미세 콘택홀을 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 홀 형성용 패턴은 감광막 패턴, 산화막 패턴, 질화막 패턴 중 어느 하나를 사용하는 것을 특징으로 한다.
그리고, 상기 홀 형성용 패턴은 최종적으로 형성될 미세 콘택홀의 크기보다 대략 100% 내지 200% 범위가 되도록 형성하는 것을 특징으로 한다.
또한, 상기 O2 애싱(Ashing) 공정은 3초 내지 30초 범위내에서 실시하는 것을 특징으로 한다.
또한, 상기 수용성 폴리머로서 노볼락(Novorak), PHS(Poly Hydroxy Styrene)를 포함한 모든 폴리머를 사용하는 것을 특징으로 한다.
또한, 상기 수용성 폴리머는, 상기 홀 형성용 패턴의 두께보다 대략 100% 내지 500% 범위가 되도록 형성하는 것을 특징으로 한다.
또한, 상기 평탄화 공정시 상기 홀 형성용 패턴을 상부 또는 상부로부터 일정 깊이까지 제거하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
실시예
도 1a 내지 도 1f는 본 발명에 의한 반도체소자의 미세 콘택홀 형성 방법을 설명하기 위한 공정 단면도이다.
본 발명에 의한 반도체소자의 미세 콘택홀 형성 방법은, 먼저 도 1a와 같이, 하부구조물(10) 상에 홀 형성용 막(12)을 증착한다. 이때, 상기 홀 형성용 막(12)으로서 산화막, 질화막, 감광막 중 어느 하나가 사용될 수 있다.
그 다음, 도 1b와 같이, 상기 홀 형성용 막(12)을 콘택홀이 형성될 부위만 남도록 선택적으로 노광 및 현상하여 패드 형태의 홀 형성용 패턴(12a)을 형성한다. 이때, 상기 홀 형성용 패턴(12a)의 크기는 최종적으로 형성될 미세 콘택홀의 크기보다 대략 100% 내지 200% 범위내에서 형성한다.
그 다음, 도 1c와 같이, 상기 홀 형성용 패턴(12a)이 형성된 상기 구조물 상 에 O2 애싱(Ashing) 공정을 대략 3초 내지 30초 정도로 진행한다. 이에 의해, 상기 홀 형성용 패턴(12a)은 원래의 크기에서 최종적으로 형성될 미세 콘택홀(도 1f의 16)의 크기로 줄어들게 된다.
그 다음, 도 1d와 같이, 상기 O2 애싱(Ashing) 공정에 의해 줄어든 상기 홀 형성용 패턴(12d)이 완전히 매립되도록 상기 구조물 상에 수용성 폴리머(Water Soluble Polymer)(14)를 두껍게 코팅한다. 이때, 상기 수용성 폴리머(14)로서 노볼락(Novorak), PHS(Poly Hydroxy Styrene)를 포함한 모든 폴리머가 사용될 수 있으며, 상기 홀 형성용 패턴(12b)의 두께보다 대략 100% 내지 500% 범위내에서 형성한다.
그 다음, 도 1e에 도시된 바와 같이, 상기 홀 형성용 패턴(12c)의 상부가 노출되도록 상기 수용성 폴리머(14)를 에치백(Etchback) 또는 화학적기계적연마(CMP) 공정을 사용하여 평탄화한다. 이때, 상기 평탄화 공정시 상기 홀 형성용 패턴(12c)을 상부 또는 상부로부터 일정 깊이까지 제거한다.
마지막으로, 상기 홀 형성용 패턴(12c)을 용매를 사용하여 제거함으로써 도 1f와 도시된 바와 같은 미세 콘택홀(16)을 형성한다. 이때, 상기 용매로서 상기 수용성 폴리머(14a)는 용해시키지 않고 상기 홀 형성용 패턴(12c)만 녹일 수 있는 모든 종류의 용매(Solvent)가 사용될 수 있다.
이와 같이, 본 발명은 하부구조물(10) 상에 패드 형태의 홀 형성용 패턴(12a)을 형성하고, O2 애싱(Ashing) 공정을 통해 상기 홀 형성용 패턴(12a)의 크기 를 콘택홀의 크기만큼 축소한 다음, 상기 축소된 홀 형성용 패턴(12b) 상에 수용성 폴리머(14)를 두껍게 증착하고, 이어 상기 홀 형성용 패턴(12b)의 상부가 노출되도록 상기 수용성 폴리머(14)를 평탄화한 후 상기 홀 형성용 패턴(12c)을 용매로 제거함으로써, 고 해상도의 미세 콘택홀(16)을 형성할 수 있다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체소자의 미세 콘택홀 형성 방법에 의하면, 기존의 장비를 이용하여 고 해상도의 미세 콘택홀을 구현할 수 있기 때문에 설비 투자 비용을 절감할 수 있고, 또한 안정적으로 공정을 제어 할 수 있기 때문에 소자의 신뢰성 및 생산 수율을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 하부구조물 상에 패드 형태의 홀 형성용 패턴을 형성하는 단계;
    상기 홀 형성용 패턴에 O2 애싱(Ashing) 공정을 일정 시간동안 진행하여 상기 홀 형성용 패턴의 크기를 축소하는 단계;
    상기 홀 형성용 패턴이 완전히 매립되도록 상기 구조물 상에 수용성 폴리머를 증착하는 단계;
    상기 홀 형성용 패턴의 상부가 노출되도록 상기 수용성 폴리머를 에치백(Etchback) 또는 화학적기계적연마(CMP) 공정으로 평탄화하는 단계; 및
    상기 홀 형성용 패턴을 용매로 제거하여 미세 콘택홀을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 미세 콘택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 홀 형성용 패턴은 감광막 패턴, 산화막 패턴, 질화막 패턴 중 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 미세 콘택홀 형성 방법.
  3. 제 1 항에 있어서,
    상기 홀 형성용 패턴은, 최종적으로 형성될 미세 콘택홀의 크기보다 대략 100% 내지 200% 범위가 되도록 형성하는 것을 특징으로 하는 반도체소자의 미세 콘 택홀 형성 방법.
  4. 제 3 항에 있어서,
    상기 O2 애싱(Ashing) 공정은 3초 내지 30초 범위내에서 실시하는 것을 특징으로 하는 반도체소자의 미세 콘택홀 형성 방법.
  5. 제 1 항에 있어서,
    상기 수용성 폴리머로서 노볼락(Novorak), PHS(Poly Hydroxy Styrene)를 포함한 모든 폴리머를 사용하는 것을 특징으로 하는 반도체소자의 미세 콘택홀 형성 방법.
  6. 제 1 항에 있어서,
    상기 수용성 폴리머는, 상기 홀 형성용 패턴의 두께보다 대략 100% 내지 500% 범위가 되도록 형성하는 것을 특징으로 하는 반도체소자의 미세 콘택홀 형성 방법.
  7. 제 1 항에 있어서,
    상기 평탄화 공정시 상기 홀 형성용 패턴을 상부 또는 상부로부터 일정 깊이까지 제거하는 것을 특징으로 하는 반도체소자의 미세 콘택홀 형성 방법.
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