KR20070002557A - Semiconductor device with dual metal gate and method for manufacturing the same - Google Patents

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KR20070002557A KR1020050058143A KR20050058143A KR20070002557A KR 20070002557 A KR20070002557 A KR 20070002557A KR 1020050058143 A KR1020050058143 A KR 1020050058143A KR 20050058143 A KR20050058143 A KR 20050058143A KR 20070002557 A KR20070002557 A KR 20070002557A
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Abstract

A semiconductor device and a method for manufacturing the same are provided to prevent damage of a gate insulating layer by using a dual metal gate having a ruthenium-tantalum alloy as a gate electrode. A gate insulating layer(33) is formed on a substrate(31) defined with an NMOS and a PMOS regions. A gate electrode(34) of an NMOS device is formed on the gate insulating layer of the NMOS region, wherein the gate electrode is composed of a ruthenium-tantalum alloy. A gate electrode of a PMOS device is formed on the gate insulating layer of the PMOS region, wherein the gate electrode is stacked sequentially on a ruthenium-tantalum alloy electrode(34a) and a tantalum electrode(36).

Description

듀얼 메탈 게이트를 구비하는 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH DUAL METAL GATE AND METHOD FOR MANUFACTURING THE SAME}A semiconductor device having a dual metal gate and a method of manufacturing the same {SEMICONDUCTOR DEVICE WITH DUAL METAL GATE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 종래기술에 따른 듀얼 폴리실리콘 게이트를 갖는 반도체소자를 도시한 도면,1 illustrates a semiconductor device having a dual polysilicon gate according to the prior art;

도 2는 종래기술에 따른 폴리실리콘게이트와 메탈게이트의 C-V 특성을 비교한 도면,2 is a view comparing C-V characteristics of a polysilicon gate and a metal gate according to the prior art;

도 3은 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 도면,3 is a view showing the structure of a semiconductor device according to an embodiment of the present invention;

도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.4A through 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

표1은 루테늄-탄탈륨 합금 전극을 채택한 각 샘플의 스플릿 두께 조건, Table 1 shows the split thickness conditions for each sample employing a ruthenium-tantalum alloy electrode,

도 5는 표1의 각 샘플 전극에 대하여 일함수를 구한 값.5 is a value obtained by calculating a work function for each sample electrode of Table 1. FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 소자분리막31 semiconductor substrate 32 device isolation film

33 : 게이트절연막 34 : 루테늄-탄탈륨 합금 전극33: gate insulating film 34: ruthenium-tantalum alloy electrode

35 : PMOS 영역 오픈 마스크층 36 : 탄탈륨 전극35 PMOS region open mask layer 36 Tantalum electrode

37 : 게이트하드마스크37: gate hard mask

본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼 메탈 게이트를 갖는 반도체소자 및 그의 제조 방법에 관한 것이다.The present invention relates to semiconductor manufacturing technology, and more particularly, to a semiconductor device having a dual metal gate and a method of manufacturing the same.

반도체 CMOS 소자 공정시 게이트선폭이 감소함에 따라 CMOS 공정또한 변화하고 있다. 그 예로 100nm 이하의 선폭을 갖는 폴리실리콘 게이트 소자의 경우, 기존의 CMOS 소자 공정시 NMOS와 PMOS의 전극 역할을 하는 폴리실리콘을 동일한 종류(n+ 폴리실리콘)로 사용하였다.As the gate line width decreases in the semiconductor CMOS device process, the CMOS process is also changing. For example, in the case of a polysilicon gate device having a line width of 100 nm or less, polysilicon serving as an electrode of NMOS and PMOS is used as the same type (n + polysilicon) in the conventional CMOS device process.

이러한 경우, PMOS 소자는 배리드 채널(Buried channel) 특성을 갖게 되어 게이트 폭이 좁아질 경우 표면채널(Surface channel) 특성을 갖는 NMOS 소자와는 달리 숏채널(Short channel) 특성이 열화되는 큰 단점이 발생한다. 따라서, 이렇게 좁아진 게이트채널 길이를 갖는 CMOS 소자 공정시, PMOS 소자의 폴리실리콘전극의 종류를 p+ 폴리실리콘으로 하여 PMOS 또한 표면채널특성으로 구현한 듀얼 폴리실리콘 게이트(Dual polysilicon gate)를 이용하여 이러한 문제를 해결할 수 있다.In this case, the PMOS device has a buried channel characteristic, and when the gate width is narrowed, the short channel characteristic deteriorates, unlike the NMOS device having the surface channel characteristic. Occurs. Therefore, in the CMOS device process having such a narrow gate channel length, this problem is achieved by using a dual polysilicon gate in which the PMOS is also implemented with surface channel characteristics using the polysilicon electrode of the PMOS device as p + polysilicon. Can be solved.

도 1은 종래기술에 따른 듀얼 폴리실리콘 게이트를 구비한 반도체소자를 도시한 도면이다.1 is a diagram illustrating a semiconductor device having a dual polysilicon gate according to the prior art.

도 1에 도시된 바와 같이, NMOS 소자영역과 PMOS 소자영역이 정의된 반도체 기판(11)에 NMOS와 PMOS간 분리를 위한 소자분리막(12)을 형성하고, NMOS 소자영역의 반도체기판(11) 상에 게이트산화막(13a), 폴리실리콘 게이트(14a) 및 게이트하드마스크(15a)의 순서로 적층된 게이트구조를 형성하고, PMOS 소자영역의 반도체기판(11) 상에 게이트산화막(13b), 폴리실리콘 게이트(14b) 및 게이트하드마스크(15b)의 순서로 적층된 게이트구조를 형성한다.As shown in FIG. 1, an isolation layer 12 for separating NMOS and PMOS is formed on a semiconductor substrate 11 in which an NMOS device region and a PMOS device region are defined, and on the semiconductor substrate 11 of the NMOS device region. A gate structure stacked in the order of the gate oxide film 13a, the polysilicon gate 14a, and the gate hard mask 15a, and formed on the semiconductor substrate 11 in the PMOS device region, and the gate oxide film 13b and polysilicon. A stacked gate structure is formed in the order of the gate 14b and the gate hard mask 15b.

그러나, 듀얼 폴리실리콘 게이트를 갖는 반도체소자는 채널영역으로의 보론 침투(Boron penetration)에 의한 문턱전압 이동 및 변동(Fluctuation) 현상이 발생하고, 게이트산화막과 폴리실리콘의 계면에서 폴리실리콘 공핍(Polysilicon depletion) 현상에 의한 소자특성 열화가 발생한다.However, in the semiconductor device having the dual polysilicon gate, threshold voltage shift and fluctuation occur due to boron penetration into the channel region, and polysilicon depletion at the interface between the gate oxide and the polysilicon. ) Deterioration of device characteristics occurs.

이러한 문제점들은 근본적으로 MOS 구조의 메탈전극을 순수한 메탈이 아닌 고도핑된 폴리실리콘을 사용하기 때문이다.These problems are due to the use of highly doped polysilicon rather than pure metal as the metal electrode of MOS structure.

따라서, CMOS 소자 공정시 게이트전극을 도우프드 폴리실리콘이 아닌 메탈물질을 사용하는 경우 상기에서 기술한 폴리실리콘 내부의 도펀트에 의한 문제점을 해결할 수 있다.Therefore, in the case of using a metal material other than the doped polysilicon as the gate electrode in the CMOS device process, the problem caused by the dopant in the polysilicon described above can be solved.

도 2는 폴리실리콘 게이트와 메탈게이트의 CVD 특성 결과 비교이다. 도 2에서 보듯이, 메탈게이트의 경우 폴리공핍현상이 없기 때문에 상대적으로 커진 단위 면적당 캐패시턴스값을 보여주어 소자 특성이 좋아짐을 알 수가 있다.2 is a comparison of CVD characteristic results of polysilicon gates and metal gates. As shown in FIG. 2, since the metal gate has no poly depletion phenomenon, it can be seen that device characteristics are improved by showing a relatively large capacitance value per unit area.

또한, 메탈게이트의 경우, 메탈게이트는 고유전상수를 갖는 게이트절연막을 사용시 기존의 SiO2 보다 상대적으로 우월한 공정 호환성(Process compatibility)을 갖는다.In addition, in the case of a metal gate, the metal gate has a process compatibility that is relatively superior to that of conventional SiO 2 when using a gate insulating film having a high dielectric constant.

따라서, 향후 저전력 CMOS 소자 공정시 이러한 고유전상수의 게이트절연막을 이용한 메탈게이트 사용이 필수적이다.Therefore, it is essential to use a metal gate using a gate insulating film having such a high dielectric constant in a future low power CMOS device process.

또한, 기존 폴리실리콘을 사용하는 폴리실리콘게이트의 경우, 게이트전극을 도핑한 실리콘을 사용하기 때문에 다른 메탈물질에 비하여 저항이 크게 되어 소자동작시 RC 지연을 유발하게 되므로 향후 고속 동작 속도를 요구하는 CMOS 소자 공정시 메탈게이트를 사용하는 것이 유리하다.In addition, in the case of polysilicon gates using conventional polysilicon, since silicon is doped with the gate electrode, the resistance is increased compared to other metal materials, causing a RC delay when the device is operated. It is advantageous to use metal gates in device processing.

그러나, 이러한 메탈게이트도 여러가지 문제점이 존재하여 실제로 상용화되지 못하고 있는 실정이다.However, these metal gates also have various problems and are not actually commercialized.

메탈게이트에서 적절한 메탈물질의 선정이 제일 중요한데, CMOS 공정시 메탈게이트로서 한 종류만을 사용하는 경우(즉 싱글메탈게이트), NMOS와 PMOS 양쪽의 문턱전압을 알맞게 설정하기 위해서는 사용하는 메탈전극의 일함수값이 실리콘의 컨덕션배드(Conduction band)와 밸런스밴드(Valence band) 중간값에 위치하는 미드갭밴드(midgap bane)의 메탈 선정이 필수적이다.It is most important to select a suitable metal material from the metal gate.In the case of using only one type of metal gate as a metal gate in the CMOS process (ie single metal gate), the work function of the metal electrode used to set the threshold voltages of both the NMOS and the PMOS is appropriate. It is essential to select a metal in the midgap band where the value lies between the conduction band and the balance band of silicon.

이러한 특성을 갖는 메탈은 여러가지가 있지만 이런 물질을 사용할 경우 기존 듀얼 폴리실리콘게이트에 비하여 상대적으로 높은 문턱전압을 갖게 되어 소자동작시 전력소모가 많게 되는 단점이 발생하여 100nm 이하의 값을 갖는 미세 CMOS 소자 공정 특성에 적합하지 못하다.Although there are many metals having such characteristics, the use of such materials has a relatively high threshold voltage compared to the existing dual polysilicon gates, resulting in a drawback in power consumption during device operation, resulting in a fine CMOS device having a value of less than 100 nm. Not suitable for process characteristics

따라서, 듀얼 메탈 게이트 공정시, 기존의 듀얼 폴리게이트 공정처럼 NMOS, PMOS에 각각 적절한 일함수값을 갖는 메탈을 이용한 듀얼 메탈 게이트를 이용한 공 정이 필요하게 된다.Therefore, in the dual metal gate process, a process using a dual metal gate using a metal having a work function value appropriate for NMOS and PMOS, respectively, is required as in the conventional dual polygate process.

다시 말하면, NMOS의 경우 4.1∼4.4eV, PMOS의 경우 4.8∼5.1eV의 일함수를 갖는 메탈의 선택이 필요하게 되는데, 아직까지는 적절한 일함수값을 갖는 메탈전극 선정과 집적화에 적절한 공정방법이 제시되지 못하고 있다.In other words, it is necessary to select a metal having a work function of 4.1 to 4.4 eV for NMOS and 4.8 to 5.1 eV for PMOS. However, a process method suitable for selecting and integrating a metal electrode having an appropriate work function is proposed. I can't.

공정 방법의 경우, 듀얼 메탈게이트 공정시 서로 다른 2종류의 메탈전극을 이용할 경우, 메탈이 하부 게이트산화막과 직접 접촉하기 때문에 후속 메탈 식각공정시 하부 게이트산화막이 외부에 노출되어 산화막이 손상되는 문제또한 극복해야 하는 과제이다.In the case of the process method, when two different types of metal electrodes are used in the dual metal gate process, since the metal is in direct contact with the lower gate oxide layer, the lower gate oxide layer is exposed to the outside during the subsequent metal etching process, thereby damaging the oxide layer. It is a challenge to overcome.

또한 열안정성 측면에서 후속 열공정시 메탈의 일함수가 변하지 않아야 하는데, 현재 연구되고 있는 많은 메탈게이트용 전극들(TiN, TaN, MoN)은 후속 열공정시 일함수가 실리콘의 미드갭쪽으로 이동하는 취약한 열안정성을 보이고 있다.In addition, in terms of thermal stability, the work function of the metal should not change during the subsequent thermal process. Many of the metal gate electrodes (TiN, TaN, MoN) that are currently being studied have a weak heat in which the work function moves toward the midgap of the silicon during the subsequent thermal process. It is showing stability.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 식각공정시 게이트산화막이 외부로 노출되지 않도록 하여 게이트산화막 손상을 근본적으로 방지하면서 NMOS/PMOS에 각각 적절한 일함수값을 갖는 듀얼 메탈게이트를 구비한 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems of the prior art, and prevents the gate oxide from being exposed to the outside during the etching process, thereby fundamentally preventing damage to the gate oxide and dual metals having respective work function values appropriate for the NMOS / PMOS. It is an object of the present invention to provide a semiconductor device having a gate and a method of manufacturing the same.

상기 목적을 달성하기 위한 본 발명의 반도체소자는 NMOS 영역과 PMOS 영역 이 정의된 반도체 기판, 상기 반도체기판 상에 형성된 게이트절연막, 상기 NMOS 영역의 게이트절연막 상에 형성된 제1루테늄-탄탈륨 합금전극의 게이트전극, 및 상기 PMOS 영역의 게이트절연막 상에 제2루테늄-탄탈륨 합금전극과 탄탈륨전극의 순서로 적층된 게이트전극을 포함하는 것을 특징으로 한다.A semiconductor device of the present invention for achieving the above object is a semiconductor substrate having an NMOS region and a PMOS region defined, a gate insulating film formed on the semiconductor substrate, the gate of the first ruthenium-tantalum alloy electrode formed on the gate insulating film of the NMOS region And an electrode, and a gate electrode stacked on the gate insulating layer of the PMOS region in the order of the second ruthenium-tantalum alloy electrode and the tantalum electrode.

그리고, 본 발명의 반도체소자의 제조 방법은 NMOS 영역과 PMOS 영역이 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 NMOS 영역의 게이트절연막 상에 루테늄-탄탈륨 합금전극으로 된 NMOS소자의 게이트전극을 형성하는 단계; 및 상기 PMOS 영역의 게이트절연막 상에 루테늄-탄탈륨 합금전극과 탄탈륨전극의 순서로 적층된 PMOS 소자의 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 NMOS 소자의 게이트전극과 상기 PMOS 소자의 게이트전극을 형성하는 단계는 상기 게이트절연막 상에 루테늄-탄탈륨 합금 전극을 형성하는 단계; 상기 루테늄-탄탈륨 합금 전극 중에서 상기 PMOS 영역 상부에 형성된 부분을 일정 두께로 식각하는 단계; 상기 일정 두께로 식각된 PMOS 영역 상부의 루테늄-탄탈륨 합금 전극 상에 탄탈륨 전극을 형성하는 단계; 및 게이트패터닝공정을 진행하여 상기 NMOS 영역 상부에 상기 루테늄-탄탈륨 합금 전극으로 된 NMOS 소자의 게이트전극을 형성함과 동시에 상기 PMOS 영역 상부에 상기 루테늄-탄탈륨 합금 전극과 탄탈륨 전극의 순서로 적층된 PMOS 소자의 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of manufacturing a semiconductor device of the present invention comprises the steps of: forming a gate insulating film on a semiconductor substrate in which an NMOS region and a PMOS region are defined; Forming a gate electrode of an NMOS device made of a ruthenium-tantalum alloy electrode on the gate insulating film in the NMOS region; And forming a gate electrode of a PMOS device stacked on a ruthenium-tantalum alloy electrode and a tantalum electrode in a gate insulating film of the PMOS region, wherein the gate electrode of the NMOS device and the PMOS device are formed. Forming a gate electrode may include forming a ruthenium-tantalum alloy electrode on the gate insulating film; Etching a portion of the ruthenium-tantalum alloy electrode formed on the PMOS region to a predetermined thickness; Forming a tantalum electrode on the ruthenium-tantalum alloy electrode over the PMOS region etched to a predetermined thickness; And performing a gate patterning process to form a gate electrode of the NMOS device made of the ruthenium-tantalum alloy electrode on the NMOS region, and simultaneously stacking the ruthenium-tantalum alloy electrode and tantalum electrode on the PMOS region. And forming a gate electrode of the device.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 3은 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 도면이다.3 is a diagram showing the structure of a semiconductor device according to an embodiment of the present invention.

도 3에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 정의된 반도체 기판(31), 반도체기판(31), 반도체기판(31) 상에 형성된 게이트절연막(33), NMOS 영역의 게이트절연막(33) 상에 형성된 루테늄-탄탈륨 합금전극(34)의 게이트전극, 및 PMOS 영역의 게이트절연막(33) 상에 루테늄-탄탈륨 합금전극(34a)과 탄탈륨전극(36)의 순서로 적층된 게이트전극을 포함한다. 그리고, NMOS 영역과 PMOS 영역은 소자분리막(32)에 의해 분리되고, 각 게이트전극의 상부에는 게이트하드마스크(37)가 형성되어 있다.As shown in FIG. 3, a semiconductor substrate 31 having an NMOS region and a PMOS region defined therein, a semiconductor substrate 31, a gate insulating film 33 formed on the semiconductor substrate 31, and a gate insulating film 33 of an NMOS region. A gate electrode of the ruthenium-tantalum alloy electrode 34 formed thereon, and a gate electrode laminated in the order of the ruthenium-tantalum alloy electrode 34a and the tantalum electrode 36 on the gate insulating film 33 in the PMOS region. . The NMOS region and the PMOS region are separated by the device isolation film 32, and a gate hard mask 37 is formed on each gate electrode.

도 3에 도시된 반도체소자, 즉 CMOS 소자는 NMOS 소자의 게이트전극으로 루테늄-탄탈륨 합금 전극(34)을 사용하고, PMOS 소자의 게이트전극으로는 루테늄-탄탈륨 합금 전극(34a)과 탄탈륨 전극(36)의 적층을 사용하여, 듀얼 메탈 게이트 구조를 구현한다.The semiconductor device, that is, the CMOS device shown in FIG. 3 uses a ruthenium-tantalum alloy electrode 34 as the gate electrode of the NMOS device, and the ruthenium-tantalum alloy electrode 34a and the tantalum electrode 36 as the gate electrode of the PMOS device. ), A dual metal gate structure is implemented.

도 3에서, NMOS 소자의 게이트전극이 되는 루테늄-탄탈륨 합금전극(34)은 100Å∼500Å 두께이고, PMOS 소자의 게이트전극에 포함되는 루테늄-탄탈륨 합금 전극(34a)은 30Å∼100Å 두께이며, PMOS 소자에서 루테늄-탄탈륨 합금 전극(34a)과 탄탈륨 전극(36)의 총 두께는 NMOS 소자의 루테늄-탄탈륨 합금전극(34)의 두께와 동일하다. 그리고, 두 합금 전극 모두 루테늄과 탄탈륨의 합금비율은 50:50으로 한다.In Fig. 3, the ruthenium-tantalum alloy electrode 34 serving as the gate electrode of the NMOS device is 100 mW to 500 m thick, and the ruthenium-tantalum alloy electrode 34a included in the gate electrode of the PMOS device is 30 mW to 100 mW and the PMOS is thin. The total thickness of the ruthenium-tantalum alloy electrode 34a and tantalum electrode 36 in the device is the same as the thickness of the ruthenium-tantalum alloy electrode 34 of the NMOS device. The alloying ratio of ruthenium and tantalum in both alloy electrodes is 50:50.

전술한 바와 같이 듀얼 메탈 게이트로 사용되고 NMOS 영역에 형성되는 루테 늄-탄탈륨 합금 전극(34)은 일함수가 4.2eV의 값을 보여 NMOS 소자의 특성에 적합하고, 루테늄-탄탈륨 합금 전극(34a)과 탄탈륨 전극(36)의 적층은 5eV∼5.2eV의 일함수값을 보여 PMOS 소자의 특성에 적합한 값을 보여주고 있다.As described above, the ruthenium-tantalum alloy electrode 34 used as the dual metal gate and formed in the NMOS region has a work function of 4.2 eV, which is suitable for the characteristics of the NMOS device, and the ruthenium-tantalum alloy electrode 34a and The stack of tantalum electrodes 36 exhibits a work function of 5 eV to 5.2 eV, showing values suitable for the characteristics of the PMOS device.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.4A through 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 4a에 도시된 바와 같이, 반도체기판(31)의 소정영역에 NMOS 영역과 PMOS 영역을 분리하기 위한 소자분리막(32)을 형성한다. 이때, 소자분리막(32)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성한 것이다.As shown in FIG. 4A, an element isolation film 32 for separating an NMOS region and a PMOS region is formed in a predetermined region of the semiconductor substrate 31. In this case, the device isolation layer 32 is formed by using a shallow trench isolation (STI) process.

다음으로, 반도체기판(31) 상에 게이트산화막(33)을 형성한 후, 게이트산화막(33) 상에 루테늄과 탄탈륨의 합금(Ru-Ta alloy), 즉 루테늄-탄탈륨 합금 전극(34)을 형성한다. 이때, 루테늄-탄탈륨 합금 전극(34)은 화학기상증착법(CVD), 물리기상증착법(PVD) 또는 원자층증착법(ALD) 중에서 선택되는 어느 하나의 증착법으로 형성한 것이며, 그 두께는 100Å∼500Å으로 한다. 그리고, 루테늄-탄탈륨 합금전극(34)에서 루테늄과 탄탈륨의 합금비율은 50:50으로 한다.Next, after the gate oxide film 33 is formed on the semiconductor substrate 31, a ru-ta alloy, that is, a ruthenium-tantalum alloy electrode 34, is formed on the gate oxide film 33. do. At this time, the ruthenium-tantalum alloy electrode 34 is formed by any one of a vapor deposition method selected from chemical vapor deposition (CVD), physical vapor deposition (PVD), or atomic layer deposition (ALD), the thickness is 100 ~ 500Å do. In the ruthenium-tantalum alloy electrode 34, the alloy ratio of ruthenium and tantalum is 50:50.

도 4b에 도시된 바와 같이, 루테늄-탄탈륨 합금 전극(34) 상에 감광막을 도포한 후 노광 및 현상으로 패터닝하여 NMOS 영역의 상부를 덮는 PMOS 영역 오픈 마스크층(35)을 형성한다.As shown in FIG. 4B, a photosensitive film is coated on the ruthenium-tantalum alloy electrode 34 and then patterned by exposure and development to form a PMOS region open mask layer 35 covering the top of the NMOS region.

이어서, PMOS 영역 오픈 마스크층(35)을 식각배리어로 하여 PMOS 영역 상부의 루테늄-탄탈륨 합금 전극(34)을 소정 두께만큼 식각한다. 이때, PMOS 영역 상부에서 식각후 잔류하는 루테늄-합금 전극(34a)의 두께는 30Å∼100Å으로 한다.Subsequently, the ruthenium-tantalum alloy electrode 34 on the PMOS region is etched by a predetermined thickness using the PMOS region open mask layer 35 as an etching barrier. At this time, the thickness of the ruthenium-alloy electrode 34a remaining after etching in the upper PMOS region is 30 kPa to 100 kPa.

도 4c에 도시된 바와 같이, PMOS 영역 오픈 마스크층(35)을 스트립한 후, 전면에 탄탈륨 전극(36)을 형성한다.As shown in FIG. 4C, after stripping the PMOS region open mask layer 35, a tantalum electrode 36 is formed on the entire surface.

이때, 탄탈륨 전극(36)은 PMOS 영역의 상부에 잔류하고 있는 루테늄-탄탈륨 합금 전극(34a)의 상부를 덮을 때까지 전면에 증착하며, 그 두께는 100Å∼500Å으한다.At this time, the tantalum electrode 36 is deposited on the entire surface until it covers the upper portion of the ruthenium-tantalum alloy electrode 34a remaining in the upper portion of the PMOS region, and the thickness thereof is 100 kPa to 500 kPa.

이어서, 탄탈륨 전극(36)에 대한 화학적기계적연마(Chemical Mechanical Polishing) 또는 에치백 공정을 진행하여 NMOS 영역의 상부에 있는 탄탈륨전극(36)을 제거한다. 이로써, NMOS 영역 상부에는 루테늄-탄탈륨 합금전극(34)만 잔류하고, PMOS 영역 상부에는 루테늄-탄탈륨 합금전극(34a)과 탄탈륨전극(36)의 적층구조가 잔류한다.Subsequently, a chemical mechanical polishing or etch back process is performed on the tantalum electrode 36 to remove the tantalum electrode 36 on the top of the NMOS region. As a result, only the ruthenium-tantalum alloy electrode 34 remains on the NMOS region, and the lamination structure of the ruthenium-tantalum alloy electrode 34a and the tantalum electrode 36 remains on the PMOS region.

전술한 화학적기계적연마(CMP) 공정 또는 에치백공정은 NMOS 영역 상부에 잔류하고 있는 루테늄-탄탈륨 합금전극(34)의 표면이 드러날때까지 진행하며, 이로써 NMOS 영역과 PMOS 영역에서 평탄화를 구현할 수 있다.The above-described chemical mechanical polishing (CMP) process or etch back process proceeds until the surface of the ruthenium-tantalum alloy electrode 34 remaining on the NMOS region is exposed, thereby achieving planarization in the NMOS region and the PMOS region. .

도 4d에 도시된 바와 같이, 전면에 게이트하드마스크(37)를 형성한 후, 게이트마스크 및 식각 공정을 진행하여 듀얼 메탈게이트를 완성한다. 여기서, 게이트하드마스크(37)는 실리콘질화막으로 형성한다.As shown in FIG. 4D, after forming the gate hard mask 37 on the front surface, the gate mask and the etching process are performed to complete the dual metal gate. Here, the gate hard mask 37 is formed of a silicon nitride film.

즉, NMOS 영역 상부에는 루테늄-탄탈륨 합금전극(34)과 게이트하드마스크(37)의 순서로 적층된 게이트구조를 형성하고, PMOS 영역 상부에는 루테늄-탄탈륨 합금전극(34a), 탄탈륨막(36) 및 게이트하드마스크(37)의 순서로 적층된 게이트구조를 형성한다.That is, a gate structure in which the ruthenium-tantalum alloy electrode 34 and the gate hard mask 37 are stacked is formed on the NMOS region, and the ruthenium-tantalum alloy electrode 34a and the tantalum film 36 are formed on the PMOS region. And a gate structure stacked in the order of the gate hard mask 37.

결국, NMOS 소자의 게이트전극은 루테늄-탄탈륨 합금 전극(34)이고, PMOS 소자의 게이트전극은 루테늄-탄탈륨 합금 전극(34a)과 탄탈륨 전극(36)의 적층이 되어 CMOS 소자에서 듀얼 메탈 게이트 구조를 구현한다.As a result, the gate electrode of the NMOS device is a ruthenium-tantalum alloy electrode 34, and the gate electrode of the PMOS device is a laminate of the ruthenium-tantalum alloy electrode 34a and the tantalum electrode 36 to form a dual metal gate structure in the CMOS device. Implement

표1은 루테늄-탄탈륨 합금 전극을 채택한 각 샘플의 스플릿 두께 조건이고, 도 5는 표1의 각 샘플 전극에 대하여 일함수를 구한 값이다. 도 5에서 가로축은 웨이퍼 샘플 번호이다.Table 1 shows the split thickness conditions of each sample employing the ruthenium-tantalum alloy electrode, and FIG. 5 shows the work function for each sample electrode of Table 1. FIG. In Figure 5, the horizontal axis is the wafer sample number.

샘플Sample 바텀메탈(Bottom metal)Bottom metal 탑메탈(Top metal)Top metal 1One Ru50Ta50 500ÅRu 50 Ta 50 500Å 22 Ru50Ta50 100ÅRu 50 Ta 50 100Å Ta 500ÅTa 500Å 33 Ru50Ta50 70ÅRu 50 Ta 50 70Å Ta 500ÅTa 500Å 44 Ru50Ta50 30ÅRu 50 Ta 50 30Å Ta 500ÅTa 500Å

표1 및 도 5에서 보듯이, Ru50Ta50 합금 전극(Ru과 Ta의 합금비율이 50:50)만을 사용하는 경우 일함수가 4.2eV의 값을 보여 NMOS 소자의 특성에 적합하고, Ru50Ta50 합금 전극 상부에 탄탈륨 전극을 추가로 적층한 경우는 5eV∼5.2eV의 일함수값을 보여 PMOS 소자의 특성에 적합한 값을 보여주고 있다.Table 1 and shown in FIG. 5, 50 Ru Ta alloy electrode 50 (the alloy ratio of the Ru and Ta 50:50) only if using a work function of showing the value of 4.2eV suited to the characteristics of an NMOS device, and Ru 50 In the case where the tantalum electrode is further stacked on the Ta 50 alloy electrode, a work function value of 5 eV to 5.2 eV is shown to show a value suitable for the characteristics of the PMOS device.

결국, 위 표1 및 도 5에 따르면, 루테늄-탄탈륨 합금 전극을 NMOS의 게이트로 형성하고, 루테늄-탄탈륨 합금전극과 탄탈륨전극의 적층을 PMOS의 게이트로 형성하여, CMOS 소자의 듀얼 메탈게이트의 소자 특성을 충분히 만족시키고 있음을 알 수 있다.As a result, according to Table 1 and FIG. 5, a ruthenium-tantalum alloy electrode is formed as an NMOS gate, and a stack of ruthenium-tantalum alloy electrodes and tantalum electrodes is formed as a PMOS gate, thereby forming a device of a dual metal gate of a CMOS device. It can be seen that the characteristics are sufficiently satisfied.

그리고, 루테늄-탄탈륨 합금 전극의 경우는 다른 메탈전극과는 달리 1000℃까지의 고온 열공정까지 일함수가 변하지 않는 우수한 열안정성을 보여 듀얼 메탈게이트로 최적의 조건을 제공한다.In addition, in the case of ruthenium-tantalum alloy electrode, unlike other metal electrodes, the thermal stability of the work function does not change until the high temperature thermal process up to 1000 ° C., thus providing an optimal condition as a dual metal gate.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 CMOS 소자 공정시 NMOS는 루테늄-탄탈륨 합금을 게이트전극으로 사용하고, PMOS는 루테늄-탄탈륨 합금과 탄탈륨 전극의 적층을 게이트전극으로 하여 듀얼 메탈게이트를 구현하므로써, 게이트절연막이 외부에 노출되는 것을 방지하여 게이트절연막의 특성열화를 방지할 수 있는 효과가 있다.In the present invention described above, NMOS uses ruthenium-tantalum alloy as a gate electrode in a CMOS device process, and a PMOS is formed by stacking a ruthenium-tantalum alloy and tantalum electrode as a gate electrode, thereby implementing a dual metal gate, so that the gate insulating film is externally formed. It is possible to prevent exposure to prevent deterioration of the characteristics of the gate insulating film.

또한, 본 발명은 듀얼 메탈게이트 공정시 발생할 수 있는 게이트절연막의 손상을 막기 위한 다마신 공정과 같은 공정보다 훨씬 간단하게 되어 생산비용 및 생산기간을 단축시킬 수 있는 효과가 있다.In addition, the present invention is much simpler than a process such as a damascene process to prevent damage to the gate insulating film that may occur during the dual metal gate process has the effect of reducing the production cost and production period.

Claims (10)

NMOS 영역과 PMOS 영역이 정의된 반도체 기판;A semiconductor substrate in which an NMOS region and a PMOS region are defined; 상기 반도체기판 상에 형성된 게이트절연막;A gate insulating film formed on the semiconductor substrate; 상기 NMOS 영역의 게이트절연막 상에 형성된 제1루테늄-탄탈륨 합금전극의 게이트전극; 및A gate electrode of the first ruthenium-tantalum alloy electrode formed on the gate insulating film in the NMOS region; And 상기 PMOS 영역의 게이트절연막 상에 제2루테늄-탄탈륨 합금전극과 탄탈륨전극의 순서로 적층된 게이트전극A gate electrode stacked on the gate insulating layer in the PMOS region in the order of a second ruthenium-tantalum alloy electrode and a tantalum electrode 을 포함하는 듀얼메탈게이트를 구비하는 반도체 소자.A semiconductor device having a dual metal gate comprising a. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 루테늄-탄탈륨 합금 전극에서 루테늄과 탄탈륨의 합금비율은 50:50인 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체 소자.In the first and second ruthenium-tantalum alloy electrodes, the alloy ratio of ruthenium and tantalum is 50:50, the semiconductor device having a dual metal gate. 제1항에 있어서,The method of claim 1, 제1루테늄-탄탈륨 합금전극의 두께는 상기 제2루테늄-탄탈륨 합금전극과 탄탈륨전극의 적층 두께와 동일한 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체 소자.The thickness of the first ruthenium-tantalum alloy electrode is a semiconductor device having a dual metal gate, characterized in that the same thickness as the stack thickness of the second ruthenium-tantalum alloy electrode and tantalum electrode. 제3항에 있어서,The method of claim 3, 상기 제1루테늄-탄탈륨 합금전극은 100Å∼500Å 두께이고, 상기 제2루테늄-탄탈륨 합금 전극은 30Å∼100Å 두께인 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체 소자.And the first ruthenium-tantalum alloy electrode is 100 kPa to 500 kPa thick, and the second ruthenium-tantalum alloy electrode is 30 kPa to 100 kPa thick. NMOS 영역과 PMOS 영역이 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계;Forming a gate insulating film on a semiconductor substrate in which an NMOS region and a PMOS region are defined; 상기 NMOS 영역의 게이트절연막 상에 루테늄-탄탈륨 합금전극으로 된 NMOS소자의 게이트전극을 형성하는 단계; 및Forming a gate electrode of an NMOS device made of a ruthenium-tantalum alloy electrode on the gate insulating film in the NMOS region; And 상기 PMOS 영역의 게이트절연막 상에 루테늄-탄탈륨 합금전극과 탄탈륨전극의 순서로 적층된 PMOS 소자의 게이트전극을 형성하는 단계Forming a gate electrode of a PMOS device stacked in the order of a ruthenium-tantalum alloy electrode and a tantalum electrode on the gate insulating film in the PMOS region 을 포함하는 듀얼메탈게이트를 구비하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device having a dual metal gate comprising a. 제5항에 있어서,The method of claim 5, 상기 NMOS 소자의 게이트전극과 상기 PMOS 소자의 게이트전극을 형성하는 단계는,Forming the gate electrode of the NMOS device and the gate electrode of the PMOS device, 상기 게이트절연막 상에 루테늄-탄탈륨 합금 전극을 형성하는 단계;Forming a ruthenium-tantalum alloy electrode on the gate insulating film; 상기 루테늄-탄탈륨 합금 전극 중에서 상기 PMOS 영역 상부에 형성된 부분을 일정 두께로 식각하는 단계;Etching a portion of the ruthenium-tantalum alloy electrode formed on the PMOS region to a predetermined thickness; 상기 일정 두께로 식각된 PMOS 영역 상부의 루테늄-탄탈륨 합금 전극 상에 탄탈륨 전극을 형성하는 단계; 및Forming a tantalum electrode on the ruthenium-tantalum alloy electrode over the PMOS region etched to a predetermined thickness; And 게이트패터닝공정을 진행하여 상기 NMOS 영역 상부에 상기 루테늄-탄탈륨 합금 전극으로 된 NMOS 소자의 게이트전극을 형성함과 동시에 상기 PMOS 영역 상부에 상기 루테늄-탄탈륨 합금 전극과 탄탈륨 전극의 순서로 적층된 PMOS 소자의 게이트전극을 형성하는 단계The gate patterning process is performed to form a gate electrode of the NMOS device made of the ruthenium-tantalum alloy electrode on the NMOS region, and a PMOS device stacked in the order of the ruthenium-tantalum alloy electrode and tantalum electrode on the PMOS region. Forming a gate electrode 를 포함하는 듀얼메탈게이트를 구비하는 반도체소자의 제조 방법.Method of manufacturing a semiconductor device having a dual metal gate comprising a. 제6항에 있어서,The method of claim 6, 상기 탄탈륨 전극을 형성하는 단계는,Forming the tantalum electrode, 상기 일정 두께로 식각된 PMOS 영역 상부의 루테늄-탄탈륨 합금 전극을 포함한 전면에 탄탈륨 전극을 형성하는 단계; 및Forming a tantalum electrode on a front surface including a ruthenium-tantalum alloy electrode on the PMOS region etched to a predetermined thickness; And 상기 NMOS 영역 상부의 루테늄-탄탈륨 합금 전극의 표면이 드러날때까지 상기 탄탈륨 전극을 평탄화시키는 단계Planarizing the tantalum electrode until the surface of the ruthenium-tantalum alloy electrode on the NMOS region is revealed 를 포함하는 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체소자의 제조 방법.Method of manufacturing a semiconductor device having a dual metal gate comprising a. 제7항에 있어서,The method of claim 7, wherein 상기 탄탈륨 전극을 평탄화시키는 단계는,Planarizing the tantalum electrode includes: 화학적기계적연마 또는 에치백으로 진행하는 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device having a dual metal gate, characterized in that the chemical mechanical polishing or etch back. 제6항에 있어서,The method of claim 6, 상기 루테늄-탄탈륨 합금 전극에서 루테늄과 탄탈륨의 합금비율은 50:50으로 하는 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device having a dual metal gate, characterized in that the alloying ratio of ruthenium and tantalum in the ruthenium-tantalum alloy electrode is 50:50. 제6항에 있어서,The method of claim 6, 상기 NMOS 소자의 게이트전극이 되는 루테늄-탄탈륨 합금 전극은 100Å∼500Å 두께이고, 상기 PMOS 소자의 게이트전극이 되는 루테늄-탄탈륨 합금 전극은 30Å∼100Å 두께로 형성하는 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체소자의 제조 방법.The ruthenium-tantalum alloy electrode serving as the gate electrode of the NMOS device has a thickness of 100 to 500 GPa, and the ruthenium-tantalum alloy electrode serving as the gate electrode of the PMOS device is formed to have a thickness of 30 to 100 GPa. A method for manufacturing a semiconductor device.
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