KR20060116905A - Repair circuit for semiconductor memory device - Google Patents

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KR20060116905A
KR20060116905A KR1020050039429A KR20050039429A KR20060116905A KR 20060116905 A KR20060116905 A KR 20060116905A KR 1020050039429 A KR1020050039429 A KR 1020050039429A KR 20050039429 A KR20050039429 A KR 20050039429A KR 20060116905 A KR20060116905 A KR 20060116905A
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민영선
김남종
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삼성전자주식회사
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Abstract

A repair circuit of a semiconductor memory device is provided to increase program judging period and to increase program judging margin for an anti-fuse device, by detecting the programmed state of the anti-fuse device in response to a delayed power up reset signal. A program part(120) programs an anti-fuse device(110) by changing conduction resistance of the anti-fuse device. A delay part(200) delays a power up reset signal in response to a control signal. A detection part(130) detects whether the anti-fuse device is programmed, in response to the delayed power up reset signal. And a first latch part(140) transfers the detected programmed state to a redundancy circuit part.

Description

반도체 메모리 소자의 리페어 회로{Repair circuit for semiconductor memory device}Repair circuit for semiconductor memory device

도 1은 종래의 반도체 메모리 소자의 리페어 회로를 도시한 회로도이다. 1 is a circuit diagram showing a repair circuit of a conventional semiconductor memory device.

도 2은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리페어 회로를 도시한 회로도이다. 2 is a circuit diagram illustrating a repair circuit of a semiconductor memory device according to an exemplary embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리페어 회로의 타이밍도이다. 3 is a timing diagram of a repair circuit of a semiconductor memory device according to an embodiment of the present invention.

도 4는 도 2의 검출부의 전류 경로와 검출부의 등가 저항을 함께 나타낸 도면이다.4 is a diagram illustrating a current path of the detector of FIG. 2 and an equivalent resistance of the detector.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 메모리 소자의 리페어 회로100: repair circuit of semiconductor memory device

110 : 안티퓨즈 소자 120 : 프로그램부110: anti-fuse device 120: program unit

130 : 검출부 140 : 제1 래치부130 detection unit 140 first latch unit

200 : 지연부 210 : 인버터200: delay unit 210: inverter

220 : 제2 래치부 230 : 인버터 체인220: second latch portion 230: inverter chain

본 발명은 반도체 메모리 소자의 리페어 회로에 관한 것으로, 보다 상세하게는 안티퓨즈의 프로그램 여부에 대한 판정 마진이 증가된 반도체 메모리 소자의 리페어 회로에 관한 것이다.The present invention relates to a repair circuit of a semiconductor memory device, and more particularly, to a repair circuit of a semiconductor memory device in which a determination margin of whether to program an antifuse is increased.

반도체 메모리 소자는 생산성을 높이기 위해 리던던시 회로부를 구비하여, 결함셀을 리던던시셀(redundancy cell)로 치환한다. 리던던시 회로부는 예를 들어, 서브 어레이 블록(sub-array block)별로 설치되고, 결함셀은 로우(row), 컬럼(column) 또는 개별 셀 단위로 리던던시셀로 치환된다.In order to increase productivity, the semiconductor memory device includes a redundancy circuit to replace a defective cell with a redundancy cell. For example, the redundancy circuit unit is provided for each sub-array block, and defective cells are replaced with redundancy cells in units of rows, columns, or individual cells.

웨이퍼 제조 공정이 종료되면, 테스트를 통해서 불량셀을 골라내고, 그에 해당하는 어드레스를 리던던시셀의 어드레스로 바꾸는 프로그래밍한다. 프로그램 방식에는 과전류로 퓨즈를 녹여 끊어버리는 방식, 레이저 빔으로 퓨즈를 태워 끊어버리는 방식, 레이저 빔으로 정션(junction)을 단락시키는 방식, 안티퓨즈 소자의 절연 파괴를 이용한 방식 등이 있다. 특히, 안티퓨즈 소자는 전극/절연물/전극을 구비하고, 양 단자에 인가되는 전압차에 따라 절연 파괴되어 두 전극이 단락되게 된다. 안티퓨즈 소자의 절연 파괴 전압을 프로그램 전압이라고 한다.When the wafer fabrication process is completed, the test program selects the defective cells and replaces the corresponding addresses with the addresses of the redundant cells. Programming methods include melting fuses with an overcurrent, burning fuses with a laser beam, shorting junctions with a laser beam, and using dielectric breakdown of an anti-fuse device. In particular, the anti-fuse device includes an electrode / insulator / electrode and is dielectrically broken according to the voltage difference applied to both terminals, thereby shorting the two electrodes. The dielectric breakdown voltage of the antifuse device is called a program voltage.

도 1은 종래의 반도체 메모리 소자의 리페어 회로를 도시한 회로도이다. 1 is a circuit diagram showing a repair circuit of a conventional semiconductor memory device.

종래의 반도체 메모리 소자의 리페어 회로(1)는 안티퓨즈 소자(10), 안티퓨즈 소자를 프로그램하는 프로그램부(20), 안티퓨즈 소자의 프로그램 여부를 검출하는 검출부(30), 검출된 프로그램 상태를 래치하는 래치부(40)를 포함한다. 여기서, 검출부(30)는 파워 업 리셋 신호(VCCH)에 응답하여 동작한다. 예를 들어, 파워 업 리셋 신호(VCCH)가 로우(low)인 구간(이하, '판정 구간')동안 노드 A의 상태를 판정하여 안티퓨즈 소자(10)의 프로그래밍 여부를 검출하게 된다. The repair circuit 1 of the conventional semiconductor memory device includes an antifuse device 10, a program unit 20 for programming an antifuse device, a detector 30 for detecting whether an antifuse device is programmed, and a detected program state. It includes a latch portion 40 for latching. Here, the detector 30 operates in response to the power-up reset signal VCCH. For example, the state of the node A is determined during the period in which the power-up reset signal VCCH is low (hereinafter, the 'determination period') to detect whether the anti-fuse device 10 is programmed.

그런데, 파워 업 리셋 신호(VCCH)는 인가된 전원 전압(EVC)이 완전히 파워 업 되기 전에 로우에서 하이로 전이(transition)된다. 따라서, 판정 시점에서의 전원 전압(EVC)의 전압 레벨이 낮기 때문에, NMOS 트랜지스터(N2, N3)의 게이트 전압도 낮다. 왜냐 하면, 파워 업 구간에서는 승압 회로 등이 동작되지 않기 때문에, NMOS 트랜지스터(N2, N3)의 게이트에 인가되는 패스 신호(PASS), 승압 전압(VPP)의 전압 레벨은 전원 전압(EVC)과 동일하기 때문이다. 따라서, NMOS 트랜지스터(N2, N3)의 등가 저항이 크기 때문에 노드 A의 상태는 하이(high)임에도 로우(low)로 잘못 판단될 수 있다. 또한, 판정 구간이 짧으므로 PMOS 트랜지스터(P1)의 사이즈(size)가 커져야 한다.However, the power-up reset signal VCCH is transitioned from low to high before the applied power supply voltage EVC is fully powered up. Therefore, since the voltage level of the power supply voltage EVC at the determination point is low, the gate voltages of the NMOS transistors N2 and N3 are also low. Because the boost circuit and the like do not operate in the power-up period, the voltage level of the pass signal PASS and the boost voltage VPP applied to the gates of the NMOS transistors N2 and N3 is the same as the power supply voltage EVC. Because. Therefore, since the equivalent resistances of the NMOS transistors N2 and N3 are large, the state of the node A may be incorrectly determined to be low even though it is high. In addition, since the determination interval is short, the size of the PMOS transistor P1 must be increased.

본 발명이 이루고자 하는 기술적 과제는, 안티퓨즈의 프로그램 여부에 대한 판정 마진이 증가된 반도체 메모리 소자의 리페어 회로를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a repair circuit for a semiconductor memory device having an increased determination margin for whether or not antifuse is programmed.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. Technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자의 전압 발생 장치는 안티퓨즈 소자, 안티퓨즈 소자의 도통 저항을 변화시 켜 안티퓨즈 소자를 프로그램하는 프로그램부, 제어 신호에 응답하여 파워 업 리셋 신호를 소정 시간 지연시키는 지연부, 지연된 파워 업 리셋 신호에 응답하여 안티퓨즈 소자의 프로그램 여부를 검출하는 검출부, 검출된 프로그램 상태를 리던던시 회로부에 전달하는 제1 래치부를 포함한다.According to an aspect of the present invention, a voltage generator of a semiconductor memory device may include a program unit configured to program an antifuse device by changing a conduction resistance of an antifuse device and an antifuse device, and responding to a control signal. A delay unit for delaying the power-up reset signal for a predetermined time, a detector for detecting whether the anti-fuse device is programmed in response to the delayed power-up reset signal, and a first latch unit for transmitting the detected program state to the redundancy circuit unit.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

본 발명의 실시예에 따른 이미지 센서는 도 2 내지 도 4를 참조함으로써 잘 이해될 수 있을 것이다.An image sensor according to an embodiment of the present invention may be well understood by referring to FIGS. 2 to 4.

도 2은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리페어 회로를 도시한 회로도이다. 도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리페어 회로의 타이밍도이다. 도 4는 도 2의 검출부의 전류 경로와 검출부의 등가 저항을 함께 나타낸 도면이다.2 is a circuit diagram illustrating a repair circuit of a semiconductor memory device according to an exemplary embodiment of the present invention. 3 is a timing diagram of a repair circuit of a semiconductor memory device according to an embodiment of the present invention. 4 is a diagram illustrating a current path of the detector of FIG. 2 and an equivalent resistance of the detector.

우선 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리페어 회로(100)은 안티퓨즈 소자(110), 프로그램부(120), 검출부(130), 제1 래치 부(140), 지연부(200)를 포함한다. 도 2는 다수의 반도체 메모리 소자의 리페어 회로가 연결된 구조에서, 하나의 반도체 메모리 소자의 리페어 회로를 도시한 것이다.First, referring to FIG. 2, a repair circuit 100 of a semiconductor memory device according to an embodiment of the present invention may include an antifuse device 110, a program unit 120, a detector 130, and a first latch unit 140. And a delay unit 200. 2 illustrates a repair circuit of one semiconductor memory device in a structure in which repair circuits of a plurality of semiconductor memory devices are connected.

안티퓨즈 소자(110)는 전극/절연물/전극을 구비하고, 양 단자에 인가되는 전압차에 따라 절연물이 파괴된다. 절연물의 파괴 여부에 따라 안티퓨즈 소자(110)의 도통 저항이 변화되기 때문에, 이후의 판정 단계에서 프로그램 여부를 판단할 수 있다. 즉, 절연물이 파괴되면 안티퓨즈 소자(110)의 도통 저항이 작고, 절연물이 파괴되지 않으면 안티퓨즈 소자(110)의 도통 저항이 크다.The antifuse element 110 includes electrodes / insulators / electrodes, and the insulator is destroyed according to the voltage difference applied to both terminals. Since the conduction resistance of the anti-fuse element 110 changes depending on whether the insulator is broken, it is possible to determine whether or not the program is performed in a later determination step. That is, when the insulation is broken, the conduction resistance of the antifuse element 110 is small, and when the insulation is not destroyed, the conduction resistance of the antifuse element 110 is large.

프로그램부(120)는 안티퓨즈 소자(110)의 도통 저항을 변화시켜 안티퓨즈 소자(110)를 프로그램한다. 프로그램부(120)는 어드레스 신호(ADD)가 게이트에 연결되고, 선택 신호(SEL)와 노드 B 사이에 형성된 NMOS 트랜지스터(N1)를 포함한다. 연결된 다수의 반도체 메모리 소자의 리페어 회로 중 하나의 리페어 회로를 선택할 때, 선택된 리페어 회로에 인가되는 어드레스 신호(ADD)가 하이가 된다.The program unit 120 programs the antifuse element 110 by changing the conduction resistance of the antifuse element 110. The program unit 120 includes an NMOS transistor N1 having an address signal ADD connected to a gate and formed between the selection signal SEL and the node B. When one of the repair circuits of the plurality of connected semiconductor memory devices is selected, the address signal ADD applied to the selected repair circuit becomes high.

검출부(130)는 안티퓨즈 소자(110)의 프로그램 여부를 검출한다. 검출부(130)는 게이트에 승압 전압(VPP)이 연결되고 노드 B와 안티퓨즈 소자(110) 사이에 형성된 NMOS 트랜지스터(N2), 게이트에 전달 신호(PASS)가 연결되고 노드 A와 노드 B 사이에 형성된 NMOS 트랜지스터(N3), 게이트에 지연된 파워 업 리셋 신호(VCCHD)가 연결되고 전원 전압(EVC)과 노드 A 사이에 형성된 PMOS 트랜지스터(P1), 및 게이트에 지연된 파워 업 리셋 신호(VCCHD)가 연결되고 노드 A와 노드 C 사이에 형성된 NMOS 트랜지스터(N4)를 포함한다.The detector 130 detects whether the anti-fuse device 110 is programmed. The detector 130 has a boosted voltage VPP connected to a gate, an NMOS transistor N2 formed between the node B and the antifuse device 110, a transfer signal PASS connected to a gate, and a node A and a node B. The formed NMOS transistor N3, the delayed power-up reset signal VCCHD connected to the gate, the PMOS transistor P1 formed between the power supply voltage EVC and the node A, and the delayed power-up reset signal VCCHD connected to the gate. And an NMOS transistor N4 formed between node A and node C.

제1 래치부(140)는 검출부(130)에서 검출된 프로그램 상태를 래치한다. 제1 래치부(140)는 출력 신호(RD)가 게이트에 연결되고 전원 전압(EVC)과 노드 A 사이에 형성된 PMOS 트랜지스터(P2), 출력 신호(RD)가 게이트에 연결되고 노드 C와 접지 전압(VSS)과 연결된 NMOS 트랜지스터(N5), 및 노드 A와 출력 신호(RD) 사이에 형성된 인버터(142)를 포함한다.The first latch unit 140 latches the program state detected by the detector 130. The first latch unit 140 has an output signal RD connected to the gate, a PMOS transistor P2 formed between the power supply voltage EVC and the node A, an output signal RD connected to the gate, and a node C and a ground voltage. An NMOS transistor N5 connected to VSS, and an inverter 142 formed between node A and the output signal RD.

지연부(200)는 파워 업 리셋 신호(VCCH)를 소정 시간 지연시켜, 지연된 파워 업 리셋 신호(VCCHD)를 검출부(130)에 제공한다. 다만, 지연된 파워 업 리셋 신호(VCCHD)는 적어도 완전히 파워 업된 시점까지 지연될 수 있다. 지연부(200)는 인버터(210)와 제2 래치부(220), 인버터 체인(230)을 포함한다.The delay unit 200 delays the power-up reset signal VCCH for a predetermined time and provides the delayed power-up reset signal VCCHD to the detector 130. However, the delayed power-up reset signal VCCHD may be delayed at least until a time when the power-up reset signal is completely powered up. The delay unit 200 includes an inverter 210, a second latch unit 220, and an inverter chain 230.

여기서, 인버터(210)는 파워 업 리셋 신호(VCCH)를 반전하되, 하이인 파워 업 리셋 신호(VCCH)는 소정의 제어 신호(CTR)에 응답하여 반전한다. 여기서 제어 신호(CTR)는 파워 업 구간에서만 발생하는 신호일 수 있다. 예를 들어, MRS(Mode Resister Setting) 세팅 신호인 PWCBR(Pre Write CAS Before RAS) 신호일 수 있다.Here, the inverter 210 inverts the power-up reset signal VCCH, but the power-up reset signal VCCH that is high inverts in response to the predetermined control signal CTR. The control signal CTR may be a signal generated only in the power-up period. For example, it may be a PWCBR (Pre Write CAS Before RAS) signal which is a Mode Resister Setting (MRS) setting signal.

인버터(210)는 게이트가 파워 업 리셋 신호(VCCH)가 연결되고 전원 전압(EVC)과 노드 D 사이에 형성된 PMOS 트랜지스터(P3), 게이트가 파워 업 리셋 신호(VCCH)가 연결되고 노드 D와 노드 E 사이에 형성된 PMOS 트랜지스터(P3), 게이트가 제어 신호(CTR)에 연결되고 노드 E와 접지 전압 사이에 형성된 NMOS 트랜지스터(N7)을 포함한다.The inverter 210 has a gate connected to the power-up reset signal VCCH, a PMOS transistor P3 formed between the power supply voltage EVC, and the node D, a gate connected to the power-up reset signal VCCH, and a node D and a node. A PMOS transistor P3 formed between E, a gate is connected to the control signal CTR and includes an NMOS transistor N7 formed between the node E and the ground voltage.

제2 래치부(220)는 인버터(210)와 인버터 체인(230) 사이에 형성되어, 인버터(210)의 출력 신호를 래치하는 역할을 한다. 제2 래치부(220)는 2개의 인버터 (222, 224)로 구성된다.The second latch unit 220 is formed between the inverter 210 and the inverter chain 230 to serve to latch the output signal of the inverter 210. The second latch unit 220 is composed of two inverters 222 and 224.

인버터 체인(230)은 직렬로 연결된 다수의 인버터(232, 234)를 포함하여, 제2 래치부(220)의 출력 신호의 지연 시간을 조절하기 위해 선택적으로 형성될 수 있다.The inverter chain 230 may include a plurality of inverters 232 and 234 connected in series, and may be selectively formed to adjust the delay time of the output signal of the second latch unit 220.

이하에서, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리페어 회로(100)의 동작에 대해 설명한다.Hereinafter, an operation of the repair circuit 100 of the semiconductor memory device according to an embodiment of the present invention will be described.

우선, 프로그램 동작을 살펴본다. 여기서, 스위치(SW)가 턴오프(turn off)되어 있어, 안티퓨즈 소자의 일단은 패드(PAD)와 연결된다. 도면에는 표시하지 않았으나 다수의 반도체 메모리 소자의 리페어 회로가 연결된 구조에서, 도 2의 반도체 메모리 소자의 리페어 회로(100)를 프로그램한다고 가정한다. First, let's look at the program behavior. Here, the switch SW is turned off, so that one end of the antifuse device is connected to the pad PAD. Although not shown in the drawing, it is assumed that the repair circuit 100 of the semiconductor memory device of FIG. 2 is programmed in a structure in which repair circuits of a plurality of semiconductor memory devices are connected.

안티퓨즈 소자(110)가 프로그램되려면, 우선 도 2의 반도체 메모리 소자의 리페어 회로(100)를 지정하는 어드레스 신호(ADD)가 인가되어, 노드 B에 선택 신호(SEL)가 전달된다. 이 때, 선택 신호(SEL)의 전압 레벨은 접지 전압에 해당하므로, 노드 B는 로우 레벨이 된다. 이어서, 패드(112)로부터 고전압, 예를 들어 약 10V의 전압이 인가된다. 따라서, 안티퓨즈 소자(110)의 양단의 전압차가 절연 파괴할만큼 커지게 되어, 안티퓨즈 소자(110)가 프로그램된다.In order to program the anti-fuse device 110, an address signal ADD specifying the repair circuit 100 of the semiconductor memory device of FIG. 2 is first applied, and the selection signal SEL is transmitted to the node B. At this time, since the voltage level of the selection signal SEL corresponds to the ground voltage, the node B is at a low level. Subsequently, a high voltage, for example a voltage of about 10V, is applied from the pad 112. Therefore, the voltage difference between the both ends of the anti-fuse element 110 is large enough to break down the insulation, the anti-fuse element 110 is programmed.

한편, 안티퓨즈 소자(110)가 프로그램되지 않으려면, 도 2의 반도체 메모리 소자의 리페어 회로(100)를 지정하는 어드레스 신호(ADD)가 인가되지 않는다. 따라서, 노드 B는 플로팅(floating)된다. 따라서, 패드(112)로부터 고전압이 인가되더라도 노드 B의 전압 레벨이 동반 상승하므로, 안티퓨즈 소자(110)의 절연막이 파괴 되지 않는다.On the other hand, if the antifuse device 110 is not programmed, the address signal ADD specifying the repair circuit 100 of the semiconductor memory device of FIG. 2 is not applied. Thus, Node B is floating. Therefore, even when a high voltage is applied from the pad 112, the voltage level of the node B rises together, so that the insulating film of the antifuse device 110 is not destroyed.

이어서, 프로그램 여부를 판정하는 동작에 대해 살펴본다. 여기서, 스위치(SW)가 닫혀 있어, 안티퓨즈 소자(110)의 일단은 접지 전압과 연결된다. 프로그램 여부의 판정은 파워 업 구간에서 실시되는데, 파워 업 구간에서는 승압 회로 등이 동작되지 않으므로 패스 신호(PASS)와 승압 전압(VPP)의 전압 레벨은 전원 전압(EVC)과 동일하다.Next, an operation of determining whether or not a program is described will be described. Here, the switch SW is closed, so that one end of the anti-fuse device 110 is connected to the ground voltage. The determination of whether the program is performed is performed in the power-up period. In the power-up period, the voltage booster circuit and the like are not operated. Therefore, the voltage level of the pass signal PASS and the voltage booster voltage VPP is equal to the power supply voltage EVC.

도 2와 도 3을 참조하면, 시간 t1 이전에서, 로우 레벨인 파워 업 리셋 신호(VCCH)는 인버터(210)의 PMOS 트랜지스터(P3)을 턴온시켜, 노드 D를 하이 레벨로 한다. 지연된 파워 업 리셋 신호(VCCHD)는 래치부(220)와 인버터 체인(230)을 거쳐 로우 레벨로 출력된다.Referring to FIGS. 2 and 3, before time t1, the low-level power-up reset signal VCCH turns on the PMOS transistor P3 of the inverter 210 to bring the node D to a high level. The delayed power-up reset signal VCCHD is output at a low level through the latch unit 220 and the inverter chain 230.

시간 t1에서, 파워 업 리셋 신호(VCCH)가 하이 레벨, 예를 들어 0.65V로 전이되어 NMOS 트랜지스터(N6)이 턴온된다. 하지만, NMOS 트랜지스터(N7)가 턴온되지 않으므로 노드 D는 로우 레벨로 전이되지 않고, 하이 레벨을 그대로 유지한다. 따라서, 지연된 파워 업 리셋 신호(VCCHD)는 로우 레벨을 유지한다.At time t1, the power-up reset signal VCCH transitions to a high level, for example 0.65V, so that the NMOS transistor N6 is turned on. However, since the NMOS transistor N7 is not turned on, the node D does not transition to a low level and maintains a high level. Thus, the delayed power up reset signal VCCHD maintains a low level.

시간 t2 이전까지는, 전원 전압(EVC)가 소정 전압 이상이 되면 제2 및 제3 트랜지스터(N2, N3)이 턴온된다. 따라서, 안티퓨즈 소자(110)가 프로그램된 상태라면 화살표 a와 같은 전류의 흐름이 생기므로, 노드 A가 로우 레벨이 된다. Until the time t2, the second and third transistors N2 and N3 are turned on when the power supply voltage EVC becomes greater than or equal to a predetermined voltage. Therefore, when the anti-fuse element 110 is programmed, the current flows as shown by the arrow a, so that the node A is at a low level.

시간 t2에서, 제어 신호(CTR)이 하이 레벨이 되어 NMOS 트랜지스터(N7)이 턴온되면, 비로소 노드 D는 로우 레벨이 된다. 따라서, 지연된 파워 업 리셋 신호(VCCHD)는 하이 레벨이 된다. 다만, 지연된 파워 업 리셋 신호(VCCHD)는 적어도 완 전히 파워 업된 시점에서 하이 레벨이 될 수 있다.At time t2, when the control signal CTR becomes high level and the NMOS transistor N7 is turned on, the node D becomes low level. Therefore, the delayed power-up reset signal VCCHD is at a high level. However, the delayed power-up reset signal VCCHD may be at a high level at least when the power-up reset signal VCCHD is fully powered up.

여기서, 도 3 및 도 4를 참조하면, 본 발명의 일 실시예에는 판정 시점인 시간 t2 직전에서 전원 전압(EVC)은 완전히 파워 업되었으므로, 예를 들어 0.9V의 전압 레벨을 갖게 된다. 따라서, 전술하였듯이 제2 및 제3 트랜지스터(N2, N3)의 게이트 전극에 0.9V의 전원 전압(EVC)이 인가되므로, 제2 및 제3 트랜지스터(N2, N3)의 게이트는 완전히 턴온될 수 있다. 이에 따라 제2 및 제3 트랜지스터(N2, N3)의 등가 저항(RN2, RN3)은 상당히 작다. 따라서, 전압 분배 법칙에 따라 노드 A의 전압 레벨이 결정되므로 노드 A의 전압 레벨은 충분히 낮게 된다. 따라서, 노드 A의 전압 레벨에 대한 판정 마진(margin)이 증가한다. 3 and 4, in one embodiment of the present invention, since the power supply voltage EVC is fully powered up just before the time t2, which is a determination time point, the power supply voltage EVC has a voltage level of 0.9V, for example. Therefore, as described above, since the 0.9 V power supply voltage EVC is applied to the gate electrodes of the second and third transistors N2 and N3, the gates of the second and third transistors N2 and N3 may be completely turned on. . Accordingly, the equivalent resistances R N2 and R N3 of the second and third transistors N2 and N3 are considerably small. Therefore, the voltage level of node A is determined according to the voltage division law, so that the voltage level of node A is sufficiently low. Thus, the decision margin for the voltage level at node A increases.

종래의 반도체 메모리 소자의 리페어 회로의 경우에서 판정 시점은 시간 t1이다. 그런데, 시간 t1 직전에는 전원 전압(EVC)이 완전히 파워 업되지 않은 단계이므로, 전원 전압(EVC)은 예를 들어, 0.65V일 수 있다. 따라서, 제2 및 제3 트랜지스터(N2, N3)의 게이트 전극에 0.65V의 전원 전압(EVC)이 인가되므로, 완전히 턴온되지 않을 수 있다. 따라서, 제2 및 제3 트랜지스터(N2, N3)의 등가 저항(RN2, RN3)은 상당히 크다. 따라서, 노드 A의 전압 레벨에 대한 판정 마진이 작다. 또한, 판정 구간이 짧으므로, PMOS 트랜지스터(P1)의 사이즈가 커져야 한다.In the case of a repair circuit of a conventional semiconductor memory element, the determination time point is time t1. However, since the power supply voltage EVC is not completely powered up just before the time t1, the power supply voltage EVC may be, for example, 0.65V. Therefore, since the power supply voltage EVC of 0.65V is applied to the gate electrodes of the second and third transistors N2 and N3, the power supply voltage EVC may not be completely turned on. Therefore, the equivalent resistances R N2 and R N3 of the second and third transistors N2 and N3 are considerably large. Therefore, the determination margin with respect to the voltage level of the node A is small. In addition, since the determination interval is short, the size of the PMOS transistor P1 must be increased.

한편, 안티퓨즈 소자(110)가 프로그램되지 않은 상태라면, 화살표 a와 같은 전류가 흐르지 않고 안티퓨즈 소자(110)에 전하가 차지(charge)된다.On the other hand, if the anti-fuse device 110 is not programmed, a charge is charged to the anti-fuse device 110 without a current as shown by arrow a.

본 발명의 일 실시예에서 판정 시점은 시간 t2이므로, 충분한 시간동안 안티 퓨즈 소자(110)에 전하가 차지될 수 있다. 따라서, 노드 A의 전압 레벨은 충분히 높게 된다. In one embodiment of the present invention, since the determination time point is time t2, the charge may be charged in the anti-fuse device 110 for a sufficient time. Thus, the voltage level at node A is sufficiently high.

종래의 반도체 메모리 소자의 리페어 회로의 경우에는, 판정 시점이 시간 t1이므로, 안티퓨즈 소자(110)에 전하가 충분히 차지되지 않을 수 있다. 따라서, 노드 A의 전압 레벨에 대한 판정 마진이 작다.In the case of the repair circuit of the conventional semiconductor memory device, since the determination time point is time t1, the charge may not be sufficiently charged in the anti-fuse device 110. Therefore, the determination margin with respect to the voltage level of the node A is small.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같은 반도체 메모리 소자의 리페어 회로에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다. 지연된 파워 업 리셋 신호에 응답하여 안티퓨즈 소자의 프로그램 여부를 검출하므로, 프로그램 여부의 판단 구간이 증가된다. 또한, 안티퓨즈 소자의 프로그램에 대한 판정 마진이 증가한다. 불량셀의 리페어 효율이 높아지기 때문에, 반도체 메모리 소자의 생산성을 높일 수 있다.According to the repair circuit of the semiconductor memory device as described above, there are one or more of the following effects. In response to the delayed power-up reset signal, whether the anti-fuse device is programmed or not is increased. In addition, the determination margin for the programming of the antifuse element is increased. Since the repair efficiency of defective cells increases, the productivity of the semiconductor memory device can be improved.

Claims (5)

안티퓨즈 소자;Antifuse elements; 상기 안티퓨즈 소자의 도통 저항을 변화시켜 상기 안티퓨즈 소자를 프로그램하는 프로그램부;A program unit configured to program the antifuse device by changing a conduction resistance of the antifuse device; 제어 신호에 응답하여 파워 업 리셋 신호를 소정 시간 지연시키는 지연부;A delay unit delaying the power-up reset signal for a predetermined time in response to the control signal; 상기 지연된 파워 업 리셋 신호에 응답하여 상기 안티퓨즈 소자의 프로그램 여부를 검출하는 검출부; 및A detector detecting whether the antifuse device is programmed in response to the delayed power-up reset signal; And 상기 검출된 프로그램 상태를 리던던시 회로부에 전달하는 제1 래치부를 포함하는 반도체 메모리 소자의 리페어 회로.And a first latch unit for transmitting the detected program state to a redundancy circuit unit. 제 1항에 있어서, The method of claim 1, 상기 지연부는 상기 파워 업 리셋 신호를 적어도 파워 업 시점까지 지연시키는 반도체 메모리 소자의 리페어 회로.And the delay unit delays the power-up reset signal to at least a power-up time point. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 제어 신호는 MRS 세팅 신호인 반도체 메모리 소자의 리페어 회로.And the control signal is an MRS setting signal. 제 1항에 있어서,The method of claim 1, 상기 지연부는 상기 파워 업 리셋 신호를 반전하되 상기 제어 신호에 응답하 여 하이 레벨을 로우 레벨로 반전하는 인버터와, 상기 인버터의 출력 신호를 래치하는 제2 래치부를 포함하는 반도체 메모리 소자의 리페어 회로.The delay unit includes an inverter for inverting the power-up reset signal but inverting a high level to a low level in response to the control signal, and a second latch unit for latching an output signal of the inverter. 제 4항에 있어서,The method of claim 4, wherein 상기 지연부는 상기 제2 래치부의 출력 신호를 소정 시간 지연시키는 인버터 체인을 더 포함하는 반도체 메모리 소자의 리페어 회로.The delay unit may further include an inverter chain configured to delay an output signal of the second latch unit by a predetermined time.
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