KR20060114918A - Display substrate and display panel having the same - Google Patents

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KR20060114918A
KR20060114918A KR1020050037134A KR20050037134A KR20060114918A KR 20060114918 A KR20060114918 A KR 20060114918A KR 1020050037134 A KR1020050037134 A KR 1020050037134A KR 20050037134 A KR20050037134 A KR 20050037134A KR 20060114918 A KR20060114918 A KR 20060114918A
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김정일
장종웅
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삼성전자주식회사
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Abstract

A display substrate and a display panel having the same are provided to reduce the deviation of coupling capacitance between a data line and a pixel electrode, by making a portion of the data line completely overlap the pixel electrode. A plurality of pixel units(P) are arranged in a matrix type. A pixel electrode(PE) is formed in each pixel unit. A thin film transistor(TFT) is electrically connected to the pixel electrode. A gate line is connected to a gate electrode(111) of the thin film transistor. A data line is connected to a source electrode(113) of the thin film transistor. A portion of the data line completely overlaps the pixel electrode. The data line has a first line portion partially overlapping the pixel electrode and a second line portion completely overlapping the pixel electrode.

Description

표시 기판 및 이를 구비한 표시 패널{DISPLAY SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}DISPLAY SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}

도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다. 1 is a plan view of a display substrate according to an exemplary embodiment of the present invention.

도 2는 도 1의 I-I' 라인을 따라 절단한 일 실시예에 따른 표시 기판의 단면도이다.FIG. 2 is a cross-sectional view of a display substrate according to an exemplary embodiment cut along the line II ′ of FIG. 1.

도 3 내지 도 9는 도 1에 도시된 표시 기판의 제조 방법을 설명하기 위한 공정도들이다. 3 to 9 are process diagrams for describing a method of manufacturing the display substrate illustrated in FIG. 1.

도 10은 본 발명의 다른 실시예에 따른 표시 기판의 단면도이다. 10 is a cross-sectional view of a display substrate according to another exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

111 : 게이트 전극 112 : 채널층111 gate electrode 112 channel layer

113 : 소스 전극 114 : 드레인 전극113: source electrode 114: drain electrode

117 : 콘택홀 130 : 화소전극층117 contact hole 130 pixel electrode layer

210 : 차광층 220 : 오버코팅층210: light shielding layer 220: overcoating layer

230 : 공통전극층 300 : 액정층230: common electrode layer 300: liquid crystal layer

DLm : 데이터 배선 GLn : 게이트 배선DLm: data wiring GLn: gate wiring

본 발명은 표시 기판 및 이를 구비한 표시 패널에 관한 것으로, 보다 상세하게는 세로줄 얼룩을 개선하기 위한 표시 기판 및 이를 구비한 표시 패널에 관한 것이다. The present invention relates to a display substrate and a display panel having the same, and more particularly, to a display substrate for improving vertical line unevenness and a display panel having the same.

일반적으로 표시 기판은 제1 방향의 배열된 게이트 배선들과, 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수의 데이터 배선들에 의해 정의되는 복수의 화소부를 갖는다. 상기 화소부는 상기 게이트 배선과 연결된 게이트 전극과, 상기 데이터 배선과 연결된 소스 전극을 갖는 스위칭 소자와, 상기 스위칭 소자의 드레인 전극과 연결되는 화소 전극을 갖는다. 상기 화소 전극은 상기 게이트 배선들과 데이터 배선들에 의해 정의된 단위 화소 영역에 형성된다. In general, the display substrate has a plurality of pixel parts defined by gate lines arranged in a first direction and a plurality of data lines arranged in a second direction crossing the first direction. The pixel portion includes a switching element having a gate electrode connected to the gate line, a source electrode connected to the data line, and a pixel electrode connected to a drain electrode of the switching element. The pixel electrode is formed in a unit pixel area defined by the gate lines and data lines.

최근 고휘도의 표시 패널을 개발하기 위해 고개구율(또는 고투과율)의 화소 구조가 개발되고 있다. 상기 고개구율의 화소 구조는 상기 화소 전극이 데이터 배선 위에 오버레이 되도록 형성하여 상기 화소 전극의 형성영역을 확장시킴으로써 개구율(또는 투과율)을 향상시키는 구조이다. Recently, a high aperture ratio (or high transmittance) pixel structure has been developed to develop a high brightness display panel. The high aperture pixel structure is formed so that the pixel electrode is overlaid on the data line to extend the formation region of the pixel electrode to improve the aperture ratio (or transmittance).

그러나, 상기 고개구율의 화소 구조는 데이터 배선과 오버레이된 인접한 화소 전극들간에 커플링 캐패시턴스가 발생하는 문제점을 갖는다. 또한, 공정상의 편차로 인해 임의의 데이터 배선과 오버레이된 인접한 화소 전극들간에 발생된 커플링 캐패시턴스가 서로 다르게 된다. 즉, 좌측 화소 전극과 상기 임의의 데이터 배선과 오버레이된 부분의 캐패시턴스와, 우측 화소 전극과 상기 임의의 데이터 배선과 오버레이된 부분의 캐패시턴스가 서로 다르게 된다. 이러한 커플링 캐패시턴스 의 편차는 심각한 세로줄 얼룩 현상을 발생시키는 문제점이 있다. However, the high aperture pixel structure has a problem in that coupling capacitance is generated between adjacent pixel electrodes overlaid with data lines. In addition, due to process variations, coupling capacitances generated between adjacent pixel electrodes overlaid with arbitrary data lines are different from each other. That is, the capacitance of the portion which is overlaid with the left pixel electrode and the arbitrary data line is different from the capacitance of the portion which is overlaid with the right pixel electrode and the arbitrary data line. This coupling capacitance variation has a problem of causing severe vertical line staining.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 커플링 캐패시턴스의 편차를 감소시켜 세로줄 얼룩을 개선하기 위한 표시 기판을 제공하는 것이다. Accordingly, the technical problem of the present invention is to solve such a conventional problem, and an object of the present invention is to provide a display substrate for improving vertical line unevenness by reducing the variation of the coupling capacitance.

본 발명의 다른 목적은 상기 표시 기판을 구비한 표시 패널을 제공하는 것이다.Another object of the present invention is to provide a display panel having the display substrate.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 복수의 화소부들와 각각의 화소부에 형성된 화소 전극, 스위칭 소자, 게이트 배선 및 데이터 배선을 포함한다. 상기 복수의 화소부들은 복수의 게이트 배선들과 복수의 데이터 배선들에 의해 정의된다. 상기 화소 전극은 각각의 화소부에 형성된다. 상기 스위칭 소자는 상기 화소 전극과 전기적으로 연결된다. 상기 게이트 배선은 상기 스위칭 소자의 게이트 전극과 연결된다. 상기 데이터 배선은 상기 스위칭 소자의 소스 전극과 연결되고, 상기 화소 전극에 의해 일부영역이 완전히 중첩된다. A display substrate according to an exemplary embodiment for realizing the object of the present invention includes a plurality of pixel units and pixel electrodes formed on each pixel unit, a switching element, a gate line, and a data line. The plurality of pixel parts is defined by a plurality of gate lines and a plurality of data lines. The pixel electrode is formed in each pixel portion. The switching element is electrically connected to the pixel electrode. The gate wiring is connected to the gate electrode of the switching element. The data line is connected to the source electrode of the switching element, and a partial region is completely overlapped by the pixel electrode.

상기 데이터 배선은 상기 화소 전극에 의해 부분적으로 중첩되는 제1 배선부와, 상기 화소 전극에 의해 완전히 중첩되는 제2 배선부를 포함한다. The data wiring includes a first wiring portion partially overlapped by the pixel electrode, and a second wiring portion completely overlapped by the pixel electrode.

상기 데이터 배선의 제1 배선부는 상기 화소부의 영역을 정의하고, 상기 데이터 배선의 제2 배선부는 상기 제1 배선부로부터 연장되어 상기 화소부의 영역 내에 형성된다. The first wiring portion of the data wiring defines an area of the pixel portion, and the second wiring portion of the data wiring extends from the first wiring portion and is formed in an area of the pixel portion.

바람직하게 상기 복수의 화소부들에 각각 대응하여 형성된 컬러 필터 패턴들을 더 포함한다. 더욱 바람직하게는 상기 화소 전극과 상기 스위칭 소자 사이에 형성된 유기 절연막을 더 포함한다. Preferably, the apparatus further includes color filter patterns formed to correspond to the plurality of pixel units, respectively. More preferably, further comprising an organic insulating film formed between the pixel electrode and the switching element.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 패널은 제1 기판 및 상기 제1 기판과 합체를 통해 액정층을 수용하는 제2 기판을 포함한다. 상기 제2 기판은 복수의 화소부들과, 각각의 화소부에는 화소 전극과 전기적으로 연결된 스위칭 소자와 상기 화소 전극에 의해 일부영역이 완전히 중첩되어 상기 스위칭 소자와 연결된 데이터 배선을 포함한다. A display panel according to an exemplary embodiment for realizing the above object of the present invention includes a first substrate and a second substrate accommodating the liquid crystal layer through coalescence with the first substrate. The second substrate includes a plurality of pixel units, a switching element electrically connected to the pixel electrode, and a data line connected to the switching element by partially overlapping a partial region by the pixel electrode.

이러한 표시 기판 및 이를 구비한 표시 패널에 의하면, 데이터 배선과 화소 전극간의 커플링 캐패시턴스를 줄여 세로줄 얼룩 현상을 줄일 수 있다. According to the display substrate and the display panel having the same, the vertical capacitance can be reduced by reducing the coupling capacitance between the data line and the pixel electrode.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention.

도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다. 1 is a plan view of a display substrate according to an exemplary embodiment of the present invention.

도 1을 참조하면, 상기 표시 기판은 복수의 게이트 배선들(GLn-1,GLn)과, 복수의 데이터 배선들(DLm-1, DLm)과, 상기 게이트 배선들(GLn-1,GLn)과 데이터 배선들(DLm-1, DLm)에 의해 정의된 복수의 화소부(P)들을 포함한다. 상기 복수의 화소부(P)들은 행렬 형태로 배열된다. Referring to FIG. 1, the display substrate may include a plurality of gate lines GLn-1 and GLn, a plurality of data lines DLm-1 and DLm, and a plurality of gate lines GLn-1 and GLn. The plurality of pixel portions P defined by the data lines DLm-1 and DLm are included. The plurality of pixel portions P are arranged in a matrix form.

상기 게이트 배선들(GLn-1,GLn)은 제1 방향으로 배열되고, 제2 방향으로 연장된다. 상기 데이터 배선들(DLm-1, DLm)은 상기 제2 방향으로 배열되고, 제1 방향으로 연장된다. The gate lines GLn-1 and GLn are arranged in a first direction and extend in a second direction. The data lines DLm-1 and DLm are arranged in the second direction and extend in the first direction.

상기 화소부(P)는 n 번째 게이트 배선(GLn), m 번째 데이터 배선(DLm), 스위칭 소자(TFT), 스토리지 캐패시터(CST) 및 화소 전극(PE)을 포함한다. The pixel portion P includes an n-th gate line GLn, an m-th data line DLm, a switching element TFT, a storage capacitor CST, and a pixel electrode PE.

상기 n 번째 게이트 배선(GLn)은 상기 화소부(P)의 구동을 제어하는 제어신호가 전달되고, 상기 m 번째 데이터 배선(DLm)은 상기 화소부(P)를 구동시키는 구동 전압이 전달된다. The control signal for controlling the driving of the pixel portion P is transmitted to the n-th gate line GLn, and the driving voltage for driving the pixel portion P is transmitted to the m-th data line DLm.

상기 m 번째 데이터 배선(DLm)은 제1 배선부(DLm1)와 제2 배선부(DLm2)를 포함한다. 상기 제1 배선부(DLm1)는 상기 제1 방향으로 연장되어 상기 화소부(P)의 영역을 정의한다. 상기 제2 배선부(DLm2)는 상기 제1 배선부(DLm1)로부터 굴절되어 연장되며 상기 제1 배선부(DLm1)에 의해 정의된 상기 화소부(P)의 영역 내부에 형성된다. The m th data line DLm includes a first wiring portion DLm1 and a second wiring portion DLm2. The first wiring part DLm1 extends in the first direction to define an area of the pixel part P. FIG. The second wiring part DLm2 is refracted from the first wiring part DLm1 and is formed in an area of the pixel part P defined by the first wiring part DLm1.

상기 스위칭 소자(TFT)는 상기 n 번째 게이트 배선(GLn)에 연결된 게이트 전극(111)과, 상기 m 번째 데이터 배선(DLm)에 연결된 소스 전극(113)과, 상기 화소 전극(PE)과 콘택홀(117)을 통해서 전기적으로 연결된 드레인 전극(114)을 포함한다. 상기 스위칭 소자(TFT)의 구동 방식은 상기 게이트 전극(111)에 제어 신호가 입력됨에 따라 상기 소스 전극(113)으로 입력된 구동 전압을 상기 드레인 전극(114)에 연결된 화소 전극(PE)으로 전달한다. The switching element TFT includes a gate electrode 111 connected to the n-th gate line GLn, a source electrode 113 connected to the m-th data line DLm, the pixel electrode PE, and a contact hole. A drain electrode 114 electrically connected through 117. In the driving method of the switching element TFT, as a control signal is input to the gate electrode 111, a driving voltage input to the source electrode 113 is transferred to the pixel electrode PE connected to the drain electrode 114. do.

상기 스토리지 캐패시터(CST)는 스토리지 공통배선(121)과 전극 패턴(123)을 포함한다. 상기 스토리지 캐패시터(CST)는 상기 전극 패턴(123)을 통해서 상기 스위칭 소자(TFT)와 상기 화소 전극(PE)과 전기적으로 연결된다. The storage capacitor CST includes a storage common wiring 121 and an electrode pattern 123. The storage capacitor CST is electrically connected to the switching element TFT and the pixel electrode PE through the electrode pattern 123.

상기 화소 전극(PE)은 서로 인접하는 게이트 배선들(GLn-1,GLn)과 데이터 배 선들(DLm-1, DLm)에 의해 정의되는 화소 영역에 형성된다. The pixel electrode PE is formed in a pixel area defined by gate lines GLn-1 and GLn and data lines DLm-1 and DLm adjacent to each other.

구체적으로, 상기 화소 전극(PE)은 상기 m 번째 데이터 배선(DLm)의 제1 배선부(DLm1)의 일부 영역에 오버랩 되도록 형성되고, 상기 m 번째 데이터 배선(DLm)의 제2 배선부(DLm2)를 완전히 중첩되도록 형성된다. 즉, 상기 제2 배선부(DLm2)는 상기 제1 배선부(DLm1)에 비해 상기 화소 영역의 내부로 굴곡되어 형성됨에 따라, 상기 화소 전극(PE)에 의해 완전히 중첩된다. Specifically, the pixel electrode PE is formed to overlap a portion of the first wiring portion DLm1 of the m-th data line DLm, and the second wiring portion DLm2 of the m-th data line DLm. ) Is formed to completely overlap. That is, the second wiring part DLm2 is formed to be bent into the pixel area relative to the first wiring part DLm1, so that the second wiring part DLm2 is completely overlapped by the pixel electrode PE.

상기 제2 배선부(DLm2)는 상기 화소 전극(P)을 형성하는 공정상에서 편차가 발생하더라도 상기 화소 전극(PE)에 완전히 중첩됨으로써 상기 제2 배선부(DLm2)와 상기 인접한 화소 전극(PE') 간에는 커플링 캐패시턴스가 존재하지 않게 된다. 따라서, 상기 m 번째 데이터 배선(DLm)과 상기 화소 전극들(PE)(PE') 간의 커플링 캐패시턴스에 의한 세로줄 얼룩 현상을 줄일 수 있다. Even if a deviation occurs in the process of forming the pixel electrode P, the second wiring part DLm2 completely overlaps the pixel electrode PE, so that the second wiring part DLm2 is adjacent to the pixel electrode PE '. ), There is no coupling capacitance. Accordingly, the vertical line unevenness due to the coupling capacitance between the m-th data line DLm and the pixel electrodes PE and PE 'may be reduced.

결과적으로, 상기 화소부(P)는 m 번째 데이터 배선(DLm)의 상기 제1 배선(DLm1)에 의해 고개구율을 도모하고, 상기 제2 배선부(DLm2)에 의해 세로줄 얼룩 현상을 줄인다. As a result, the pixel portion P achieves a high opening ratio by the first wiring DLm1 of the m-th data line DLm and reduces vertical streaks by the second wiring portion DLm2.

도 2는 도 1의 I-I' 라인을 따라 절단한 일 실시예에 따른 표시 기판의 단면도이다. 도 2를 참조하여 일 실시예의 표시 기판을 포함하는 표시 패널을 설명한다. FIG. 2 is a cross-sectional view of a display substrate according to an exemplary embodiment cut along the line II ′ of FIG. 1. Referring to FIG. 2, a display panel including a display substrate according to an exemplary embodiment will be described.

도 1 및 도 2를 참조하면, 상기 표시 패널은 어레이 기판(100)과, 상기 어레이 기판(100)과 결합을 통해 액정층(300)을 수용하는 대향 기판(200)을 포함한다. 1 and 2, the display panel includes an array substrate 100 and an opposing substrate 200 that accommodates the liquid crystal layer 300 through coupling with the array substrate 100.

상기 어레이 기판(100)은 복수의 화소 영역(P)들에 형성된 스위칭 소자(TFT) 들과, 상기 화소 영역(P)들에 대응하여 형성된 레드(R), 그린(G) 및 블루(B) 컬러 패턴을 포함하는 컬러 필터층(105) 및 상기 컬러 필터층(105) 위에 형성된 유기 절연막(107)을 포함한다. The array substrate 100 includes switching elements TFTs formed in the plurality of pixel regions P, and red (R), green (G), and blue (B) formed corresponding to the pixel regions (P). A color filter layer 105 including a color pattern and an organic insulating layer 107 formed on the color filter layer 105 are included.

상기 스위칭 소자(TFT)는 게이트 배선(GLn)으로부터 연장된 게이트 전극(111)과, 데이터 배선(DLm)으로부터 연장된 소스 전극(113)과, 상기 데이터 배선(DLm)과 동일층으로 형성된 드레인 전극(114)을 포함한다. 상기 게이트 전극(111)과, 상기 소스-드레인 전극(113,114) 사이에는 채널층(112)이 형성된다. 상기 게이트 전극(111)과 채널층(112) 사이에는 게이트 절연층(102)이 형성된다. The switching element TFT includes a gate electrode 111 extending from the gate line GLn, a source electrode 113 extending from the data line DLm, and a drain electrode formed in the same layer as the data line DLm. 114. A channel layer 112 is formed between the gate electrode 111 and the source-drain electrodes 113 and 114. A gate insulating layer 102 is formed between the gate electrode 111 and the channel layer 112.

상기 스위칭 소자(TFT)에 연결된 데이터 배선(DLm)은 제1 배선부(DLm1)와 제2 배선부(DLm2)를 포함한다. 상기 제1 배선부(DLm1)는 상기 제1 방향으로 연장되어 상기 화소 영역(P)을 정의한다. 상기 제2 배선부(DLm2)는 상기 제1 배선부(DLm1)로부터 굴절되어 연장되며 상기 제1 배선부(DLm1)에 의해 정의된 상기 화소 영역(P)의 내부에 형성된다. The data line DLm connected to the switching element TFT includes a first wiring part DLm1 and a second wiring part DLm2. The first wiring part DLm1 extends in the first direction to define the pixel area P. FIG. The second wiring part DLm2 is refracted from the first wiring part DLm1 and is formed in the pixel area P defined by the first wiring part DLm1.

상기 스위칭 소자(TFT)는 스토리지 캐패시터(CST)와 전기적으로 연결된다. 상기 스토리지 캐패시터(CST)는 상기 게이트 배선(GLn)과 동일층으로 형성된 스토리지 공통전극(121)과 상기 데이터 배선(DLm)과 동일층으로 형성된 전극 패턴(123)을 포함한다. 상기 전극 패턴(123)은 상기 드레인 전극(114)으로부터 연장되어 형성된다.The switching element TFT is electrically connected to the storage capacitor CST. The storage capacitor CST includes a storage common electrode 121 formed on the same layer as the gate line GLn and an electrode pattern 123 formed on the same layer as the data line DLm. The electrode pattern 123 extends from the drain electrode 114.

상기 데이터 배선(DLm), 상기 소스-드레인 전극(113,114) 및 전극 패턴(123)이 형성된 베이스 기판(101) 위에 컬러 필터층(105)을 형성한다. 상기 컬러 필터층 (105)은 레드, 그린 및 블루 컬러 패턴들을 포함하며, 화소 영역(P)들에 각각 대응하여 형성한다.The color filter layer 105 is formed on the base substrate 101 on which the data line DLm, the source-drain electrodes 113 and 114, and the electrode pattern 123 are formed. The color filter layer 105 includes red, green, and blue color patterns and is formed to correspond to the pixel regions P, respectively.

상기 컬러 필터층(105) 위에는 유기 절연막(107)을 형성한다. An organic insulating layer 107 is formed on the color filter layer 105.

상기 유기 절연막(107) 위에는 화소 영역들에 대응하여 화소 전극 패턴들(PE, PE')이 형성된다. 상기 화소 전극(PE)은 콘택홀(117)을 통해 상기 드레인 전극(114)과 전기적으로 연결된다. Pixel electrode patterns PE and PE ′ are formed on the organic insulating layer 107 to correspond to the pixel regions. The pixel electrode PE is electrically connected to the drain electrode 114 through the contact hole 117.

도시된 바와 같이, 상기 데이터 배선(DLm)의 제1 배선부(DLm1)는 서로 인접한 화소 전극들(PE, PE')과 일부 영역이 각각 오버레이 된다. 반면, 상기 데이터 배선(DLm)의 제2 배선부(DLm2)는 상기 화소 전극(PE)에 완전히 중첩된다. As illustrated, the first wiring part DLm1 of the data line DLm is overlaid with pixel electrodes PE and PE ′ adjacent to each other. On the other hand, the second wiring part DLm2 of the data line DLm completely overlaps the pixel electrode PE.

상기 제2 배선부(DLm2) 위에 형성된 화소 전극(PE)은 상기 제2 배선부(DLm2)를 완전히 중첩시킴으로써 상기 제2 배선부(DLm2)와 상기 화소 전극(PE)간에는 커플링 캐패시턴스가 발생하나, 상기 제2 배선부(DLm2)와 인접한 화소 전극(PE')간에는 커플링 캐패시턴스가 존재하지 않게 된다. 즉, 공정 편차가 발생하여도 상기 제2 배선부(DLm2)는 인접한 화소 전극들(PE, PE')에 의한 커플링 캐패시턴스 편차가 발생하지 않는다. Coupling capacitance is generated between the second wiring part DLm2 and the pixel electrode PE by completely overlapping the second wiring part DLm2 with the pixel electrode PE formed on the second wiring part DLm2. The coupling capacitance does not exist between the second wiring part DLm2 and the adjacent pixel electrode PE '. That is, even when a process deviation occurs, the coupling capacitance deviation of the second wiring part DLm2 due to the adjacent pixel electrodes PE and PE ′ does not occur.

따라서, 상기 데이터 배선(DLm)의 일부분, 즉 제2 배선부(DLm2)를 상기 화소 전극(PE)에 완전히 중첩되도록 형성함으로써 세로줄 얼룩 현상을 줄일 수 있다. Accordingly, the vertical line unevenness may be reduced by forming a part of the data line DLm, that is, the second wiring part DLm2 so as to completely overlap the pixel electrode PE.

상기 대향 기판(200)은 제2 베이스 기판(201)과, 상기 제2 베이스 기판(201) 위에 형성되어 누설광을 차단시키는 차광층(210)과, 상기 차광층(210)과 제2 베이스 기판(210)을 평탄화하기 위한 오버 코팅층(220) 및 상기 화소 전극(PE)에 대응 하는 공통 전극층(230)을 포함한다. The opposing substrate 200 includes a second base substrate 201, a light blocking layer 210 formed on the second base substrate 201 to block leakage light, and the light blocking layer 210 and the second base substrate. An overcoat layer 220 for planarizing the 210 and a common electrode layer 230 corresponding to the pixel electrode PE are included.

도 3 내지 도 9는 도 1에 도시된 표시 기판의 제조 방법을 설명하기 위한 공정도들이다. 3 to 9 are process diagrams for describing a method of manufacturing the display substrate illustrated in FIG. 1.

도 3 및 도 4를 참조하면, 제1 베이스 기판(101) 위에 게이트 금속층을 형성하고, 포토 공정을 통해 게이트 금속패턴들을 형성한다. 상기 게이트 금속패턴들은 상기 게이트 배선(GLn), 스토리지 공통 배선(121)을 포함한다. 상기 게이트 금속패턴들 위에 게이트 절연층(102)을 형성한다. 상기 게이트 절연층(102)은 질화 실리콘 및 산화 실리콘과 같은 절연 물질로 대략 4500 Å의 두께로 형성한다. 3 and 4, a gate metal layer is formed on the first base substrate 101, and gate metal patterns are formed through a photo process. The gate metal patterns include the gate line GLn and the storage common line 121. A gate insulating layer 102 is formed on the gate metal patterns. The gate insulating layer 102 is formed of an insulating material such as silicon nitride and silicon oxide to a thickness of approximately 4500 kPa.

도 5 및 도 6을 참조하면, 상기 게이트 절연층(102) 위에 채널층(112)을 형성한다. 구체적으로, 상기 게이트 절연층(102) 위에 아몰퍼스 실리콘막 및 인 시튜(in-situ)도핑된 n+ 아몰퍼스 실리콘막을 플라즈마 화학 기상 증착 방법으로 차례로 적층한다. 적층된 아몰퍼스 실리콘막 및 n+ 아몰퍼스 실리콘막을 패터닝하여 상기 게이트 전극(111)이 위치한 부분의 상부에는 활성층(112a) 및 저항성 접촉층(112b)을 포함하는 채널층(112)이 형성된다.5 and 6, the channel layer 112 is formed on the gate insulating layer 102. Specifically, an amorphous silicon film and an in-situ doped n + amorphous silicon film are sequentially stacked on the gate insulating layer 102 by a plasma chemical vapor deposition method. The stacked amorphous silicon film and the n + amorphous silicon film are patterned to form a channel layer 112 including an active layer 112a and an ohmic contact layer 112b on an upper portion of the gate electrode 111.

상기 채널층(112) 위에 데이터 금속층을 형성하고, 포토 공정을 통해 데이터 금속패턴들을 형성한다. A data metal layer is formed on the channel layer 112, and data metal patterns are formed through a photo process.

상기 데이터 금속패턴들은 상기 데이터 배선(DLm), 상기 소스 전극(113), 상기 드레인 전극(114), 상기 스토리지 캐패시터(CST)의 전극 패턴(123)을 포함한다. 이때, 상기 데이터 배선(DLm)은 제1 배선부(DLm1)와 제2 배선부(DLm2)를 갖도록 형 성한다. 상기 제1 배선부(DLm1)는 상기 제1 방향으로 연장되어 상기 화소 영역(P)을 정의한다. 상기 제2 배선부(DLm2)는 상기 제1 배선부(DLm1)로부터 굴절되어 연장되며 상기 제1 배선부(DLm1)에 의해 정의된 상기 화소 영역(P)의 내부에 형성된다. The data metal patterns include an electrode pattern 123 of the data line DLm, the source electrode 113, the drain electrode 114, and the storage capacitor CST. In this case, the data line DLm is formed to have a first wiring portion DLm1 and a second wiring portion DLm2. The first wiring part DLm1 extends in the first direction to define the pixel area P. FIG. The second wiring part DLm2 is refracted from the first wiring part DLm1 and is formed in the pixel area P defined by the first wiring part DLm1.

상기 소스 및 드레인 전극(113,114)은 상기 채널층(112)의 일부 영역에 오버레이 되도록 형성되며, 상기 소스 및 드레인 전극(113,114)을 마스크로 하여 상기 저항성 접촉층(112b)을 제거함으로써 상기 스위칭 소자(110)의 채널부가 형성한다. The source and drain electrodes 113 and 114 are formed to be overlaid on a portion of the channel layer 112, and the resistive contact layer 112b is removed by using the source and drain electrodes 113 and 114 as masks. A channel portion of 110 is formed.

상기 데이터 금속 패턴들 위에 패시베이션층(103)을 형성한다. 상기 패시베이션층(103)은 무기 보호막으로 대략 4000 Å 이하의 두께로 형성한다. The passivation layer 103 is formed on the data metal patterns. The passivation layer 103 is formed of an inorganic protective film to a thickness of about 4000 GPa or less.

도 7 내지 도 9를 참조하면, 상기 패시베이션층(103) 위에 레드, 그린 및 블루 컬러를 포함하는 컬러 필터층(105)을 형성한다. 상기 컬러 필터층(105) 위에 유기 절연막(107)을 형성한다. 상기 유기 절연막(107)은 대략 2㎛ 내지 4 ㎛ 정도의 두께로 형성된다. 7 to 9, a color filter layer 105 including red, green, and blue colors is formed on the passivation layer 103. An organic insulating layer 107 is formed on the color filter layer 105. The organic insulating layer 107 is formed to have a thickness of about 2 μm to 4 μm.

이후, 포토 공정을 통해 상기 드레인 전극(114)으로부터 연장되어 형성된 전극 패턴(123)의 일부 영역을 노출시키는 콘택홀(117)을 형성한다. Thereafter, a contact hole 117 is formed through the photo process to expose a portion of the electrode pattern 123 formed to extend from the drain electrode 114.

상기 콘택홀(117)이 형성된 제1 베이스 기판(101) 위에 화소전극층(130)을 형성한다. 상기 화소전극층(130)은 상기 투명한 전도성 물질로서, 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-아연-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-아연 옥사이드(Indium-Tin-Zinc-Oxide)를 포함한다. The pixel electrode layer 130 is formed on the first base substrate 101 on which the contact hole 117 is formed. The pixel electrode layer 130 is an indium-tin-oxide (ITO), indium-zinc-oxide (IZO), or indium-tin-zinc oxide (ITO) as the transparent conductive material. Indium-Tin-Zinc-Oxide).

상기 화소전극층(130)을 포토 공정을 통해 화소 영역(P)들에 대응하는 화소 전극들(PE, PE')로 패터닝한다. 상기 화소 전극(PE)은 상기 데이터 배선(DLm)의 제1 배선부(DLm1)를 일부분을 중첩시키고, 상기 데이터 배선(DLm)의 제2 배선부(DLm2)를 완전히 중첩시킨다. The pixel electrode layer 130 is patterned into pixel electrodes PE and PE ′ corresponding to the pixel regions P through a photo process. The pixel electrode PE overlaps a part of the first wiring part DLm1 of the data line DLm and completely overlaps the second wiring part DLm2 of the data line DLm.

상기 데이터 배선(DLm)의 제2 배선부(DLm2)는 인접하는 화소 전극(PE')과 오버레이되지 않으므로, 커플링 캐패시턴스가 발생하지 않게 된다. 따라서, 상기 데이터 배선(DLm)의 제2 배선부(DLm2)와 화소 전극들(PE, PE') 간에는 커플링 캐패시턴스의 편차가 발생하지 않으므로 세로줄 얼룩 현상이 제거된다. Since the second wiring part DLm2 of the data line DLm is not overlaid with the adjacent pixel electrode PE ', the coupling capacitance is not generated. Therefore, the variation of the coupling capacitance does not occur between the second wiring part DLm2 of the data line DLm and the pixel electrodes PE and PE ', so that the vertical line unevenness is eliminated.

결과적으로, 단위 화소부는 상기 데이터 배선(DLm)의 제1 배선부(DLm1)에 의해 고개구율을 도모하고, 상기 데이터 배선(DLm)의 제2 배선부(DLm2)에 의해 세로줄 얼룩 현상을 줄인다. As a result, the unit pixel portion achieves a high opening ratio by the first wiring portion DLm1 of the data line DLm and reduces vertical streaks by the second wiring portion DLm2 of the data line DLm.

도 10은 본 발명의 다른 실시예에 따른 표시 기판의 단면도이다. 도 10을 참조하여 상기 다른 실시예에 따른 표시 기판을 포함하는 표시 패널에 대해 설명한다. 10 is a cross-sectional view of a display substrate according to another exemplary embodiment of the present invention. A display panel including a display substrate according to another exemplary embodiment will be described with reference to FIG. 10.

도 1 및 도 10을 참조하면, 상기 표시 패널은 어레이 기판(400)과, 상기 어레이 기판(400)과 결합을 통해 액정층(600)을 수용하는 대향 기판(500)을 포함한다. 1 and 10, the display panel includes an array substrate 400 and an opposing substrate 500 that accommodates the liquid crystal layer 600 through coupling with the array substrate 400.

상기 어레이 기판(400)은 스위칭 소자(TFT), 스토리지 캐패시터(CST) 및 화소 전극(PE)을 포함한다. The array substrate 400 includes a switching element TFT, a storage capacitor CST, and a pixel electrode PE.

상기 스위칭 소자(TFT)는 게이트 배선(GLn)으로부터 연장된 게이트 전극(411)과, 데이터 배선(DLm)으로부터 연장된 소스 전극(413)과, 상기 데이터 배선 (DLm)과 동일층으로 형성된 드레인 전극(414)을 포함한다. 상기 게이트 전극(411)과, 상기 소스-드레인 전극(413,414) 사이에는 채널층(412)이 형성된다. 상기 게이트 전극(411)과 채널층(412) 사이에는 게이트 절연층(402)이 형성된다. The switching element TFT includes a gate electrode 411 extending from the gate line GLn, a source electrode 413 extending from the data line DLm, and a drain electrode formed in the same layer as the data line DLm. 414. A channel layer 412 is formed between the gate electrode 411 and the source-drain electrodes 413 and 414. A gate insulating layer 402 is formed between the gate electrode 411 and the channel layer 412.

상기 스위칭 소자(TFT)에 연결된 데이터 배선(DLm)은 제1 배선부(DLm1)와 제2 배선부(DLm2)를 포함한다. 상기 제1 배선부(DLm1)는 상기 제1 방향으로 연장되어 상기 화소 영역(P)을 정의한다. 상기 제2 배선부(DLm2)는 상기 제1 배선부(DLm1)로부터 굴절되어 연장되며 상기 제1 배선부(DLm1)에 의해 정의된 상기 화소 영역(P)의 내부에 형성된다. The data line DLm connected to the switching element TFT includes a first wiring part DLm1 and a second wiring part DLm2. The first wiring part DLm1 extends in the first direction to define the pixel area P. FIG. The second wiring part DLm2 is refracted from the first wiring part DLm1 and is formed in the pixel area P defined by the first wiring part DLm1.

상기 스토리지 캐패시터(CST)는 상기 스위칭 소자(TFT)와 전기적으로 연결된다. 상기 스토리지 캐패시터(CST)는 상기 게이트 배선(GLn)과 동일층으로 형성된 스토리지 공통전극(421)과 상기 데이터 배선(DLm)과 동일층으로 형성된 전극 패턴(423)을 포함한다. 상기 전극 패턴(423)은 상기 드레인 전극(414)으로부터 연장되어 형성된다.The storage capacitor CST is electrically connected to the switching element TFT. The storage capacitor CST includes a storage common electrode 421 formed on the same layer as the gate line GLn and an electrode pattern 423 formed on the same layer as the data line DLm. The electrode pattern 423 extends from the drain electrode 414.

상기 데이터 배선(DLm), 상기 소스-드레인 전극(413,414) 및 전극 패턴(423)이 형성된 제1 베이스 기판(401) 위에 패시베이션층(403) 및 유기 절연막(405)이 순차적으로 형성된다. The passivation layer 403 and the organic insulating layer 405 are sequentially formed on the first base substrate 401 on which the data line DLm, the source-drain electrodes 413 and 414, and the electrode pattern 423 are formed.

상기 유기 절연막(405) 위에는 화소 전극(PE, PE')들이 형성된다. 상기 화소 전극(PE)은 상기 드레인 전극(414)으로부터 연장된 상기 전극 패턴(423)의 일부 영역을 노출시킨 콘택홀(417)을 통해 상기 드레인 전극(414)과 전기적으로 연결된다. Pixel electrodes PE and PE ′ are formed on the organic insulating layer 405. The pixel electrode PE is electrically connected to the drain electrode 414 through a contact hole 417 exposing a portion of the electrode pattern 423 extending from the drain electrode 414.

도시된 바와 같이, 상기 데이터 배선(DLm)의 제1 배선부(DLm1)는 서로 인접 한 화소 전극들(PE, PE')과 일부 영역이 각각 오버레이 된다. 반면, 상기 데이터 배선(DLm)의 제2 배선부(DLm2)는 상기 화소 전극(PE)에 완전히 중첩된다. As illustrated, the first wiring part DLm1 of the data line DLm is overlaid with pixel electrodes PE and PE ′ adjacent to each other. On the other hand, the second wiring part DLm2 of the data line DLm completely overlaps the pixel electrode PE.

상기 제2 배선부(DLm2) 위에 형성된 화소 전극(PE)은 상기 제2 배선부(DLm2)를 완전히 중첩시킴으로 상기 제2 배선부(DLm2)와 상기 화소 전극(PE)간에는 커플링 캐패시턴스가 발생하나, 상기 제2 배선부(DLm2)와 인접한 화소 전극(PE')간에는 커플링 캐패시턴스가 존재하지 않게 된다. Coupling capacitance occurs between the second wiring part DLm2 and the pixel electrode PE because the pixel electrode PE formed on the second wiring part DLm2 completely overlaps the second wiring part DLm2. The coupling capacitance does not exist between the second wiring part DLm2 and the adjacent pixel electrode PE '.

따라서, 상기 데이터 배선(DLm)의 일부분, 즉 제2 배선부(DLm2)를 상기 화소 전극(PE)에 완전히 중첩되도록 형성함으로써 세로줄 얼룩 현상을 줄일 수 있다. Accordingly, the vertical line unevenness may be reduced by forming a part of the data line DLm, that is, the second wiring part DLm2 so as to completely overlap the pixel electrode PE.

상기 대향 기판(500)은 제2 베이스 기판(501) 상에 차광층(510), 컬러 필터층(520), 오버 코팅층(530) 및 공통 전극층(540)을 형성한다.  The opposing substrate 500 forms a light blocking layer 510, a color filter layer 520, an overcoating layer 530, and a common electrode layer 540 on the second base substrate 501.

상기 차광층(510)은 패터닝되어 제2 베이스 기판(501) 상에 상기 화소부(P)에 대응하는 내부 공간을 정의하고, 누설 광을 차단한다. The light blocking layer 510 is patterned to define an internal space corresponding to the pixel portion P on the second base substrate 501 and to block leakage light.

상기 컬러 필터층(520)은 상기 차광층(510)에 의해 정의된 상기 내부 공간에 형성된다. 상기 컬러 필터층(520)은 레드(R), 그린(G) 및 블루(B) 컬러를 포함하며, 입사광에 응답하여 고유의 색을 발현한다. The color filter layer 520 is formed in the internal space defined by the light blocking layer 510. The color filter layer 520 includes red (R), green (G), and blue (B) colors, and expresses a unique color in response to incident light.

상기 오버 코팅층(530)은 상기 차광층(510)과 컬러 필터층(520)에 의한 단차를 평탄화하기 위해 상기 컬러 필터층(520) 위에 형성된다.The overcoating layer 530 is formed on the color filter layer 520 to planarize the step by the light blocking layer 510 and the color filter layer 520.

상기 공통 전극층(540)은 상기 오버 코팅층(530) 위에 형성되며, 상기 어레이 기판(400)의 상기 화소 전극(PE, PE')에 대향하는 액정캐패시터의 공통전극이다.The common electrode layer 540 is formed on the overcoat layer 530 and is a common electrode of the liquid crystal capacitor facing the pixel electrodes PE and PE ′ of the array substrate 400.

상기 액정층(600)은 상기 어레이 기판(400)과 상기 대향 기판(500) 사이에 개재되어, 상기 화소 전극(PE)과 상기 공통 전극층(540) 간의 전위차에 의해 액정 분자의 배열각이 변화된다.The liquid crystal layer 600 is interposed between the array substrate 400 and the opposing substrate 500, and an arrangement angle of liquid crystal molecules is changed by a potential difference between the pixel electrode PE and the common electrode layer 540. .

이상에서 설명한 바와 같이, 본 발명에 따르면 고개구율(또는 고투과율)을 갖는 화소 구조에서 데이터 배선의 일부분을 화소 전극으로 완전히 중첩시킴으로써, 데이터 배선과 화소 전극 간의 커플링 캐패시턴스의 편차를 줄일 수 있다. 상기 커플링 캐패시턴스의 편차를 감소시켜 상기 커플링 캐패시턴스의 편차에 의한 세로줄 얼룩 현상을 줄일 수 있다. As described above, according to the present invention, by partially overlapping a portion of the data line with the pixel electrode in the pixel structure having a high opening ratio (or high transmittance), the variation of the coupling capacitance between the data line and the pixel electrode can be reduced. By reducing the variation in the coupling capacitance, it is possible to reduce the vertical streaks caused by the variation in the coupling capacitance.

따라서, 본 발명에 따른 화소 구조는 고개구율을 도모하며, 또한 세로줄 얼룩 현상을 줄일 수 있다. Therefore, the pixel structure according to the present invention achieves a high opening ratio and can reduce vertical streaks.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand.

Claims (7)

행렬 형태로 배열된 복수의 화소부들;A plurality of pixel units arranged in a matrix form; 각각의 화소부에 형성된 화소 전극;A pixel electrode formed in each pixel portion; 상기 화소 전극과 전기적으로 연결된 스위칭 소자;A switching element electrically connected to the pixel electrode; 상기 스위칭 소자의 게이트 전극과 연결된 게이트 배선; 및A gate wiring connected to the gate electrode of the switching device; And 상기 스위칭 소자의 소스 전극과 연결되고, 상기 화소 전극에 의해 일부영역이 완전히 중첩되는 데이터 배선을 포함하는 것을 특징으로 하는 표시 기판.And a data line connected to the source electrode of the switching element, the data line being partially overlapped by the pixel electrode. 제1항에 있어서, 상기 데이터 배선은 상기 화소 전극에 의해 부분적으로 중첩되는 제1 배선부와, 상기 화소 전극에 의해 완전히 중첩되는 제2 배선부를 포함하는 것을 특징으로 하는 표시 기판. The display substrate of claim 1, wherein the data line includes a first wiring part partially overlapped by the pixel electrode and a second wiring part completely overlapped by the pixel electrode. 제1항에 있어서, 상기 복수의 화소부들에 각각 대응하여 형성된 컬러 필터 패턴들을 더 포함하는 것을 특징으로 하는 표시 기판.The display substrate of claim 1, further comprising color filter patterns formed to correspond to the plurality of pixel units, respectively. 제1항에 있어서, 상기 화소 전극과 상기 스위칭 소자 사이에 형성된 유기 절연막을 더 포함하는 것을 특징으로 하는 표시 기판.The display substrate of claim 1, further comprising an organic insulating layer formed between the pixel electrode and the switching element. 제1 기판; 및A first substrate; And 상기 제1 기판과 합체를 통해 액정층을 수용하고, 복수의 화소부들과, 각각의 상기 화소부에는 화소 전극과 전기적으로 연결된 스위칭 소자와 상기 화소 전극에 의해 일부영역이 완전히 중첩되어 상기 스위칭 소자와 전기적으로 연결된 데이터 배선을 포함하는 제2 기판을 포함하는 것을 특징으로 하는 표시 패널. The liquid crystal layer is accommodated through the first substrate and the first substrate, and a plurality of pixel parts, and each of the pixel parts are partially overlapped by a switching element electrically connected to a pixel electrode and the pixel electrode. And a second substrate including electrically connected data lines. 제5항에 있어서, 상기 제2 기판은 상기 스위칭 소자와 상기 화소 전극 사이에 형성된 유기 절연막을 더 포함하는 것을 특징으로 하는 표시 패널.The display panel of claim 5, wherein the second substrate further comprises an organic insulating layer formed between the switching element and the pixel electrode. 제5항에 있어서, 상기 제1 기판은 상기 화소부들에 각각 대응하여 형성된 컬러 필터 패턴들을 더 포함하는 것을 특징으로 하는 표시 패널.The display panel of claim 5, wherein the first substrate further includes color filter patterns formed to correspond to the pixel portions, respectively.
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