KR20060108437A - Semiconductor devices having sacrificial anode pattern and method of fabricating the same - Google Patents

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KR20060108437A KR1020050030820A KR20050030820A KR20060108437A KR 20060108437 A KR20060108437 A KR 20060108437A KR 1020050030820 A KR1020050030820 A KR 1020050030820A KR 20050030820 A KR20050030820 A KR 20050030820A KR 20060108437 A KR20060108437 A KR 20060108437A
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Abstract

희생양극패턴을 갖는 반도체소자 및 그 형성방법이 제공된다. 이 소자는 기판 및 상기 기판 상에 배치된 금속배선을 포함한다. 또한, 상기 기판 상에 상기 희생양극패턴이 배치된다. 상기 희생양극패턴은 상기 금속배선 보다 기전력이 낮은 금속물질이어야 한다. 예를 들면, 상기 금속배선이 구리(Cu)인 경우, 상기 희생양극패턴은 마그네슘(Mg), 아연(Zn), 알루미늄(Al), 철(Fe), 니켈(Ni) 또는 주석(Sn)을 포함하는 물질막일 수 있다.A semiconductor device having a sacrificial anode pattern and a method of forming the same are provided. The device includes a substrate and metallization disposed on the substrate. In addition, the sacrificial anode pattern is disposed on the substrate. The sacrificial anode pattern should be a metal material having a lower electromotive force than the metal wiring. For example, when the metal wiring is copper (Cu), the sacrificial anode pattern is magnesium (Mg), zinc (Zn), aluminum (Al), iron (Fe), nickel (Ni) or tin (Sn) It may be a material film containing.

Description

희생양극패턴을 갖는 반도체소자 및 그 형성방법{Semiconductor devices having sacrificial anode pattern and method of fabricating the same}Semiconductor devices having sacrificial anode pattern and method of fabricating the same

도 1 내지 도 3은 종래의 금속배선을 갖는 반도체소자를 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views for describing a semiconductor device having a conventional metal wiring.

도 4는 본 발명의 실시 예들에 따른 희생양극패턴을 갖는 반도체소자의 일부분을 보여주는 평면도이다.4 is a plan view illustrating a portion of a semiconductor device having a sacrificial anode pattern according to embodiments of the present invention.

도 5 내지 도 7은 본 발명의 실시 예에 따른 희생양극패턴을 갖는 반도체소자의 형성방법을 설명하기 위하여 도 4의 절단선 I-I'에 따라 취해진 단면도들이다.5 to 7 are cross-sectional views taken along the line II ′ of FIG. 4 to explain a method of forming a semiconductor device having a sacrificial anode pattern according to an embodiment of the present invention.

도 8 및 도 9는 본 발명의 다른 실시 예에 따른 희생양극패턴을 갖는 반도체소자의 형성방법을 설명하기 위하여 도 4의 절단선 I-I'에 따라 취해진 단면도들이다.8 and 9 are cross-sectional views taken along the line II ′ of FIG. 4 to explain a method of forming a semiconductor device having a sacrificial anode pattern, according to another exemplary embodiment.

본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 희생양극패턴을 갖는 반도체소자 및 그 형성방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device having a sacrificial anode pattern and a method of forming the same.

반도체소자의 고집적화 필요에 따라 2층 이상의 금속배선을 형성하는 기술이 널리 사용되고 있다. 반도체기판 상에 하부금속배선을 형성하고, 상기 하부금속배선 상에 금속 층간 절연막을 형성하고, 상기 금속 층간 절연막을 관통하여 상기 하부금속배선에 접촉하는 상부금속배선을 형성한다. 여기서, 상기 하부금속배선 및 상기 상부금속배선 간의 접촉저항은 최소화 되어야 한다.Background Art A technique for forming a metal wiring of two or more layers is widely used according to the need for high integration of semiconductor devices. A lower metal interconnection is formed on the semiconductor substrate, a metal interlayer insulation layer is formed on the lower metal interconnection, and an upper metal interconnection is formed through the metal interlayer insulation layer to contact the lower metal interconnection. Here, the contact resistance between the lower metal wiring and the upper metal wiring should be minimized.

도 1 내지 도 3은 종래의 금속배선을 갖는 반도체소자의 형성방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a method of forming a semiconductor device having a conventional metal wiring.

도 1을 참조하면, 반도체기판(11) 상의 소정영역에 층간절연막(13)을 형성한다. 상기 층간절연막(13) 상에 하부 금속층간절연막(15)을 형성한다. 상기 하부 금속층간절연막(15) 내에 하부금속배선(21)을 형성한다. 상기 하부금속배선(21) 상에 중간 금속층간절연막(17)을 형성한다. 상기 중간 금속층간절연막(17) 상에 상부 금속층간절연막(19)을 형성한다. 상기 상부 금속층간절연막(19) 및 상기 중간 금속층간절연막(17)을 연속적으로 패터닝하여 상기 하부금속배선(21)의 일부분을 노출시키는 개구부(20)를 형성한다.Referring to FIG. 1, an interlayer insulating film 13 is formed in a predetermined region on a semiconductor substrate 11. A lower metal interlayer insulating film 15 is formed on the interlayer insulating film 13. A lower metal interconnection 21 is formed in the lower interlayer dielectric layer 15. An intermediate interlayer dielectric layer 17 is formed on the lower metal interconnection 21. An upper interlayer dielectric layer 19 is formed on the intermediate interlayer dielectric layer 17. The upper interlayer insulating layer 19 and the intermediate interlayer insulating layer 17 are successively patterned to form an opening 20 exposing a portion of the lower metal interconnection 21.

상기 하부금속배선(21)의 성막재료로는 구리 또는 알루미늄이 널리 사용된다. 그런데 상기 구리 또는 알루미늄과 같은 금속 물질은 산화되기 쉬운 특성을 갖는다. 즉, 상기 하부금속배선(21)의 상부면에 금속산화막(22)이 형성된다.Copper or aluminum is widely used as a film forming material of the lower metal wiring 21. However, the metal material such as copper or aluminum has a property of being easily oxidized. That is, the metal oxide film 22 is formed on the upper surface of the lower metal wiring 21.

도 2 및 도 3을 참조하면, 상기 금속산화막(22)은 접촉저항을 상승시키므로 반드시 제거하여야 한다. 상기 금속산화막(22)의 제거에는 예를 들면, 반응성 수소 플라스마 식각(H2 reactive plasma etch) 공정을 이용하는 기술이 있다. 상기 금속 산화막(22)을 제거하여 상기 하부금속배선(21)을 노출시킨 후, 상기 개구부(20)를 메우는 상부금속배선(25)을 형성한다.2 and 3, the metal oxide film 22 must be removed because it raises the contact resistance. Removal of the metal oxide layer 22 includes, for example, a technique using a reactive hydrogen plasma etching process. After removing the metal oxide layer 22 to expose the lower metal wiring 21, an upper metal wiring 25 filling the opening 20 is formed.

그러나 상기 금속산화막(22)을 제거하는 공정은 높은 난이도를 갖는다. 즉, 상기 금속산화막(22)의 불완전한 제거는 상기 하부금속배선(21) 및 상기 상부금속배선(25) 간의 접촉저항을 상승시키는 원인이 된다. 또한, 상기 금속산화막(22)을 제거하는 동안 반응부산물이 발생한다. 상기 반응부산물은 상기 개구부(20) 내에 부착될 수 있으며, 상기 반도체기판(11)을 오염시킬 수 있다.However, the process of removing the metal oxide film 22 has a high difficulty. That is, incomplete removal of the metal oxide film 22 causes a increase in contact resistance between the lower metal wiring 21 and the upper metal wiring 25. In addition, a reaction by-product is generated while removing the metal oxide layer 22. The reaction byproduct may be attached to the opening 20 and contaminate the semiconductor substrate 11.

이에 더하여, 상기 금속층간절연막들(15, 17, 19)은 다공성 실리콘산화막과 같은 저유전막(low-k dielectrics)이 널리 사용된다. 그런데 상기 다공성 실리콘산화막은 절연 특성이 우수한 반면 습기침투에 상대적으로 취약한 특성을 갖는다. 이에 따라, 상기 금속배선들(21, 25)의 형성 후, 상기 금속층간절연막들(15, 17, 19)을 통하여 수분이 침투할 수 있다. 상기 수분의 침투는 상기 금속배선들(21, 25)을 산화시킨다. 상기 금속배선들(21, 25)의 산화는 상기 금속배선들(21, 25)의 유효단면적을 감소시킨다. 상기 금속배선들(21, 25)의 유효단면적 감소는 상기 금속배선들(21, 25)의 전류구동능력을 떨어뜨린다.In addition, low-k dielectrics, such as porous silicon oxide, are widely used for the interlayer insulating films 15, 17, and 19. However, the porous silicon oxide film has excellent insulation properties but relatively weak properties against moisture penetration. Accordingly, after the metal wires 21 and 25 are formed, moisture may penetrate through the interlayer insulating films 15, 17 and 19. The penetration of moisture oxidizes the metal wires 21 and 25. Oxidation of the metal lines 21 and 25 reduces the effective cross-sectional area of the metal lines 21 and 25. The reduction of the effective cross-sectional area of the metal lines 21 and 25 lowers the current driving capability of the metal lines 21 and 25.

본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 금속배선의 산화를 방지할 수 있는 반도체소자를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to improve the above-described problems of the related art, and to provide a semiconductor device capable of preventing oxidation of metal wiring.

본 발명이 이루고자 하는 다른 기술적 과제는, 금속배선의 산화를 방지할 수 있는 반도체소자의 형성방법을 제공하는 것이다.Another object of the present invention is to provide a method of forming a semiconductor device capable of preventing oxidation of metal wiring.

상기 기술적 과제를 달성하기 위하여 본 발명은, 희생양극패턴을 갖는 반도체소자를 제공한다. 이 소자는 기판 및 상기 기판 상에 배치된 금속배선을 포함한다. 또한, 상기 기판 상에 상기 희생양극패턴이 배치된다. 상기 희생양극패턴은 상기 금속배선 보다 기전력이 낮은 금속물질이어야 한다.In order to achieve the above technical problem, the present invention provides a semiconductor device having a sacrificial anode pattern. The device includes a substrate and metallization disposed on the substrate. In addition, the sacrificial anode pattern is disposed on the substrate. The sacrificial anode pattern should be a metal material having a lower electromotive force than the metal wiring.

본 발명의 몇몇 실시 예들에 있어서, 상기 희생양극패턴은 상기 금속배선에 전기적으로 접속되는 것이 바람직하다.In some embodiments of the present disclosure, the sacrificial anode pattern may be electrically connected to the metal wiring.

다른 실시 예들에 있어서, 상기 금속배선의 하부면 및 측벽들은 장벽금속층으로 둘러싸일 수 있다.In other embodiments, the bottom surface and sidewalls of the metal line may be surrounded by a barrier metal layer.

또한, 본 발명은, 희생양극패턴을 갖는 반도체소자의 형성방법들을 제공한다. 이 방법들은 기판 상에 상기 희생양극패턴을 형성하는 단계를 포함한다. 상기 희생양극패턴을 갖는 기판 상에 금속배선을 형성한다. 상기 희생양극패턴은 상기 금속배선 보다 기전력이 낮은 금속물질로 형성한다.The present invention also provides methods of forming a semiconductor device having a sacrificial anode pattern. These methods include forming the sacrificial anode pattern on a substrate. Metal wiring is formed on the substrate having the sacrificial anode pattern. The sacrificial anode pattern is formed of a metal material having a lower electromotive force than the metal wiring.

몇몇 실시 예들에 있어서, 상기 기판 상에 층간절연막을 형성할 수 있다. 상기 층간절연막 내에 희생양극 개구부를 형성할 수 있다. 상기 희생양극 개구부를 채우고 상기 층간절연막 상을 덮는 희생양극 층을 형성할 수 있다. 상기 희생양극 층을 상기 층간절연막이 노출될 때 까지 평탄화하여 상기 희생양극패턴을 형성할 수 있다.In some embodiments, an interlayer insulating film may be formed on the substrate. A sacrificial anode opening may be formed in the interlayer insulating layer. A sacrificial anode layer may be formed to fill the sacrificial anode opening and cover the interlayer insulating layer. The sacrificial anode layer may be planarized until the interlayer insulating layer is exposed to form the sacrificial anode pattern.

다른 실시 예들에 있어서, 상기 층간절연막 내에 그루브를 형성할 수 있다. 상기 그루브는 상기 희생양극패턴의 일부 측벽을 노출시키면서 상기 기판 상의 소정영역을 가로지르도록 형성할 수 있다. 상기 그루브를 채우고 상기 층간절연막 상을 덮도록 금속배선 층을 형성할 수 있다. 상기 금속배선 층을 상기 층간절연막이 노출될 때 까지 평탄화하여 상기 금속배선을 형성할 수 있다.In other embodiments, a groove may be formed in the interlayer insulating layer. The groove may be formed to cross a predetermined region on the substrate while exposing a portion of the sidewall of the sacrificial anode pattern. A metal wiring layer may be formed to fill the groove and cover the interlayer insulating layer. The metal interconnection layer may be planarized until the interlayer dielectric layer is exposed to form the metal interconnection.

또 다른 실시 예들에 있어서, 상기 금속배선은 구리(Cu)를 사용하여 형성할 수 있다. 이 경우에, 상기 희생양극패턴은 마그네슘(Mg), 아연(Zn), 알루미늄(Al), 철(Fe), 니켈(Ni) 또는 주석(Sn)을 사용하여 형성할 수 있다.In still other embodiments, the metal wire may be formed using copper (Cu). In this case, the sacrificial anode pattern may be formed using magnesium (Mg), zinc (Zn), aluminum (Al), iron (Fe), nickel (Ni) or tin (Sn).

또 다른 실시 예들에 있어서, 상기 금속배선은 알루미늄(Al)을 사용하여 형성할 수 있다. 이 경우에, 상기 희생양극패턴은 마그네슘(Mg) 또는 아연(Zn)을 사용하여 형성할 수 있다.In still other embodiments, the metal wire may be formed using aluminum (Al). In this case, the sacrificial anode pattern may be formed using magnesium (Mg) or zinc (Zn).

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Portions denoted by like reference numerals denote like elements throughout the specification.

도 4는 본 발명의 실시 예들에 따른 희생양극패턴을 갖는 반도체소자의 일부 분을 보여주는 평면도이다. 도 5 내지 도 7은 본 발명의 실시 예에 따른 희생양극패턴을 갖는 반도체소자의 형성방법을 설명하기 위하여 도 4의 절단선 I-I'에 따라 취해진 단면도들이다. 도 8 및 도 9는 본 발명의 다른 실시 예에 따른 희생양극패턴을 갖는 반도체소자의 형성방법을 설명하기 위하여 도 4의 절단선 I-I'에 따라 취해진 단면도들이다.4 is a plan view illustrating a part of a semiconductor device having a sacrificial anode pattern according to example embodiments. 5 to 7 are cross-sectional views taken along the line II ′ of FIG. 4 to explain a method of forming a semiconductor device having a sacrificial anode pattern according to an embodiment of the present invention. 8 and 9 are cross-sectional views taken along the line II ′ of FIG. 4 to explain a method of forming a semiconductor device having a sacrificial anode pattern, according to another exemplary embodiment.

먼저 도 4 및 도 7을 참조하여 본 발명의 실시 예에 따른 희생양극패턴을 갖는 반도체소자를 설명하기로 한다.First, a semiconductor device having a sacrificial anode pattern according to an embodiment of the present invention will be described with reference to FIGS. 4 and 7.

도 4 및 도 7을 참조하면, 본 발명의 실시 예에 따른 반도체소자는 기판(51) 상에 제공되는 하부 층간절연막(53)을 포함할 수 있다. 상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(51) 및 상기 하부 층간절연막(53)내에는 트랜지스터 및 랜딩패드와 같은 하부회로들이 배치될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 하부 층간절연막(53)을 갖는 기판(51) 상에 상부 층간절연막(55)이 배치될 수 있다.4 and 7, the semiconductor device according to the embodiment may include a lower interlayer insulating film 53 provided on the substrate 51. The substrate 51 may be a semiconductor substrate such as a silicon wafer. Lower circuits such as transistors and landing pads may be disposed in the substrate 51 and the lower interlayer insulating layer 53, but will be omitted for simplicity. An upper interlayer insulating layer 55 may be disposed on the substrate 51 having the lower interlayer insulating layer 53.

상기 상부 층간절연막(55) 내에 금속배선(64)이 제공된다. 또한, 상기 상부 층간절연막(55) 내에 희생양극패턴(61)이 제공된다. 여기서, 상기 희생양극패턴(61)은 상기 금속배선(64) 보다 기전력이 낮은 금속물질이어야 한다. 예를 들면, 상기 금속배선(64)은 구리(Cu) 또는 알루미늄(Al)일 수 있다. 상기 금속배선(64)이 구리(Cu)인 경우, 상기 희생양극패턴(61)은 상기 구리(Cu)보다 기전력이 낮은 금속물질이어야 한다. 이 경우, 상기 희생양극패턴(61)은 마그네슘(Mg), 아연(Zn), 알루미늄(Al), 철(Fe), 니켈(Ni) 또는 주석(Sn)을 포함하는 물질막일 수 있다. 상기 금속배선(64)이 알루미늄(Al)인 경우, 상기 희생양극패턴(61)은 상기 알루미늄(Al)보다 기전력이 낮은 금속물질이어야 한다. 이 경우, 상기 희생양극패턴(61)은 마그네슘(Mg) 또는 아연(Zn)을 포함하는 물질막일 수 있다.A metal wiring 64 is provided in the upper interlayer insulating film 55. In addition, a sacrificial anode pattern 61 is provided in the upper interlayer insulating layer 55. Here, the sacrificial anode pattern 61 should be a metal material having a lower electromotive force than the metal wiring 64. For example, the metal wire 64 may be copper (Cu) or aluminum (Al). When the metal wire 64 is copper (Cu), the sacrificial anode pattern 61 should be a metal material having a lower electromotive force than the copper (Cu). In this case, the sacrificial anode pattern 61 may be a material film including magnesium (Mg), zinc (Zn), aluminum (Al), iron (Fe), nickel (Ni), or tin (Sn). When the metal wire 64 is aluminum (Al), the sacrificial anode pattern 61 should be a metal material having a lower electromotive force than the aluminum (Al). In this case, the sacrificial anode pattern 61 may be a material film including magnesium (Mg) or zinc (Zn).

상기 희생양극패턴(61)은 상기 금속배선(64)과 전기적으로 접속되는 것이 바람직하다. 예를 들면, 상기 희생양극패턴(61)은 상기 금속배선(64)에 적어도 일부영역이 접촉될 수 있다. 또한, 상기 금속배선(64)의 하부면 및 측벽들은 장벽금속층(63)에 의하여 둘러싸여질 수 있다. 이 경우에, 상기 희생양극패턴(61) 및 상기 금속배선(64) 사이에도 상기 장벽금속층(63)이 개재될 수 있다.The sacrificial anode pattern 61 may be electrically connected to the metal wire 64. For example, at least a portion of the sacrificial anode pattern 61 may be in contact with the metal wiring 64. In addition, the bottom surface and sidewalls of the metal wire 64 may be surrounded by the barrier metal layer 63. In this case, the barrier metal layer 63 may be interposed between the sacrificial anode pattern 61 and the metal wiring 64.

상기 희생양극패턴(61) 및 상기 금속배선(64)을 갖는 기판(51) 상에 하부 금속층간절연막(57)이 제공될 수 있다. 상기 하부 금속층간절연막(57) 상에 상부 금속층간절연막(59)이 제공될 수 있다. 상기 상부 금속층간절연막(59) 내에 상기 금속배선(64)을 가로지르는 상부 그루브(59G)가 배치될 수 있다. 상기 상부 그루브(59G) 내에 상기 하부 금속층간절연막(57)을 관통하여 상기 금속배선(64)의 일부영역을 노출시키는 콘택 홀(57H)이 배치될 수 있다. 상기 콘택 홀(57H) 및 상기 상부 그루브(59G)를 채우는 상부 금속배선(68)이 제공될 수 있다. 상기 상부 금속배선(68)의 하부면 및 측벽들은 다른 장벽금속층(67)에 의하여 둘러싸여질 수 있다.A lower interlayer insulating layer 57 may be provided on the substrate 51 having the sacrificial anode pattern 61 and the metal wiring 64. An upper interlayer insulating layer 59 may be provided on the lower interlayer insulating layer 57. An upper groove 59G crossing the metal wiring 64 may be disposed in the upper interlayer insulating layer 59. A contact hole 57H may be disposed in the upper groove 59G to expose a portion of the metal wiring 64 through the lower interlayer insulating layer 57. An upper metal wiring 68 may be provided to fill the contact hole 57H and the upper groove 59G. Lower surfaces and sidewalls of the upper metallization 68 may be surrounded by another barrier metal layer 67.

일반적으로, 서로 다른 기전력을 갖는 두개의 금속물질을 전기적으로 접속하면 기전력이 상대적으로 낮은 금속물질은 전자를 방출하여 양이온 상태로 있으려 하는 특성을 보인다. 이에 따라, 상기 기전력이 상대적으로 낮은 금속물질은 쉽게 산화된다. 이와 반대로, 기전력이 상대적으로 높은 금속물질은 환원되는 특성을 보 인다. 상기 기전력의 상대적인 크기는 마그네슘(Mg) < 아연(Zn) < 알루미늄(Al) < 철(Fe) < 니켈(Ni) < 주석(Sn) < 구리(Cu) < 은(Ag) < 백금(Pt) < 금(Au) 의 순으로 표시될 수 있다. 예를 들면, 상기 아연(Zn)은 상기 구리(Cu) 보다 낮은 기전력을 갖는다. 즉, 상기 아연(Zn)은 상기 구리(Cu) 보다 전자를 잃고 양이온이 되기 쉽다. 바꾸어 말하면, 상기 아연(Zn)은 상기 구리(Cu) 보다 산화되기 쉽다.In general, when two metal materials having different electromotive force are electrically connected, the metal material having a relatively low electromotive force emits electrons and shows a characteristic of being in a cation state. Accordingly, the metal material having a relatively low electromotive force is easily oxidized. In contrast, metal materials with relatively high electromotive force show reduction characteristics. The relative magnitude of the electromotive force is magnesium (Mg) <zinc (Zn) <aluminum (Al) <iron (Fe) <nickel (Ni) <tin (Sn) <copper (Cu) <silver (Ag) <platinum (Pt) <Gold may be displayed in the order of Au. For example, the zinc (Zn) has a lower electromotive force than the copper (Cu). That is, the zinc (Zn) loses electrons more easily than the copper (Cu) and becomes a cation. In other words, the zinc (Zn) is more easily oxidized than the copper (Cu).

상술한 바와 같이, 본 발명의 실시 예에 따른 반도체소자는 상기 희생양극패턴(61) 및 상기 금속배선(64)을 구비한다. 또한, 상기 희생양극패턴(61)은 상기 금속배선(64) 보다 기전력이 낮은 금속물질이다. 여기서, 상기 희생양극패턴(61) 및 상기 금속배선(64)은 전기적으로 접속되는 것이 바람직하다. 이에 따라, 상기 희생양극패턴(61)은 전자를 방출하여 양이온 상태로 있으려 하는 특성을 갖는다. 즉, 상기 희생양극패턴(61)은 상기 금속배선(64)에 대신하여 희생산화 되는 역할을 한다. 결과적으로, 상기 금속배선(64)이 산화되는 것을 방지할 수 있다.As described above, the semiconductor device according to the embodiment of the present invention includes the sacrificial anode pattern 61 and the metal wiring 64. In addition, the sacrificial anode pattern 61 is a metal material having a lower electromotive force than the metal wiring 64. The sacrificial anode pattern 61 and the metal wiring 64 may be electrically connected to each other. Accordingly, the sacrificial anode pattern 61 has a characteristic of emitting electrons to be in a cation state. That is, the sacrificial anode pattern 61 plays a role of sacrificial oxidation in place of the metal wiring 64. As a result, the metal wire 64 can be prevented from being oxidized.

이제 도 4 및 도 9를 참조하여 본 발명의 다른 실시 예에 따른 희생양극패턴을 갖는 반도체소자를 설명하기로 한다.A semiconductor device having a sacrificial anode pattern according to another embodiment of the present invention will now be described with reference to FIGS. 4 and 9.

도 4 및 도 9를 참조하면, 본 발명의 다른 실시 예에 따른 반도체소자는 기판(51) 상에 제공되는 하부 층간절연막(53)을 포함할 수 있다. 이하에서는 본 발명의 실시 예에 따른 반도체소자와 차이점만 간단히 설명하기로 한다.4 and 9, a semiconductor device according to another embodiment of the inventive concept may include a lower interlayer insulating layer 53 provided on a substrate 51. Hereinafter, only differences from the semiconductor device according to the exemplary embodiment will be described.

상기 하부 층간절연막(53) 상에 중간 층간절연막(54)이 배치될 수 있다. 상기 중간 층간절연막(54) 내에 희생양극패턴(61)이 제공된다. 상기 희생양극패턴(61)을 갖는 중간 층간절연막(54) 상에 상부 층간절연막(55)이 배치될 수 있다. 상 기 상부 층간절연막(55) 내에 금속배선(64)이 제공된다. 여기서, 상기 희생양극패턴(61)은 상기 금속배선(64) 보다 기전력이 낮은 금속물질이어야 한다. 예를 들면, 상기 금속배선(64)은 구리(Cu) 또는 알루미늄(Al)일 수 있다. 상기 금속배선(64)이 구리(Cu)인 경우, 상기 희생양극패턴(61)은 상기 구리(Cu)보다 기전력이 낮은 금속물질이어야 한다. 이 경우, 상기 희생양극패턴(61)은 마그네슘(Mg), 아연(Zn), 알루미늄(Al), 철(Fe), 니켈(Ni) 또는 주석(Sn)을 포함하는 물질막일 수 있다. 상기 금속배선(64)이 알루미늄(Al)인 경우, 상기 희생양극패턴(61)은 상기 알루미늄(Al)보다 기전력이 낮은 금속물질이어야 한다. 이 경우, 상기 희생양극패턴(61)은 마그네슘(Mg) 또는 아연(Zn)을 포함하는 물질막일 수 있다.An intermediate interlayer insulating layer 54 may be disposed on the lower interlayer insulating layer 53. A sacrificial anode pattern 61 is provided in the intermediate interlayer insulating film 54. An upper interlayer insulating layer 55 may be disposed on the intermediate interlayer insulating layer 54 having the sacrificial anode pattern 61. The metallization 64 is provided in the upper interlayer insulating layer 55. Here, the sacrificial anode pattern 61 should be a metal material having a lower electromotive force than the metal wiring 64. For example, the metal wire 64 may be copper (Cu) or aluminum (Al). When the metal wire 64 is copper (Cu), the sacrificial anode pattern 61 should be a metal material having a lower electromotive force than the copper (Cu). In this case, the sacrificial anode pattern 61 may be a material film including magnesium (Mg), zinc (Zn), aluminum (Al), iron (Fe), nickel (Ni), or tin (Sn). When the metal wire 64 is aluminum (Al), the sacrificial anode pattern 61 should be a metal material having a lower electromotive force than the aluminum (Al). In this case, the sacrificial anode pattern 61 may be a material film including magnesium (Mg) or zinc (Zn).

상기 희생양극패턴(61)은 상기 금속배선(64)과 전기적으로 접속되는 것이 바람직하다. 예를 들면, 상기 희생양극패턴(61)의 상부면과 상기 금속배선(64)의 하부면은 중첩되는 영역을 가질 수 있다. 즉, 상기 희생양극패턴(61)의 상부면과 상기 금속배선(64)의 하부면은 서로 접촉할 수 있다. 또한, 상기 금속배선(64)의 하부면 및 측벽들은 장벽금속층(63)에 의하여 둘러싸여질 수 있다. 이 경우에, 상기 희생양극패턴(61)의 상부면 및 상기 금속배선(64)의 하부면 사이에도 상기 장벽금속층(63)이 개재될 수 있다.The sacrificial anode pattern 61 may be electrically connected to the metal wire 64. For example, an upper surface of the sacrificial anode pattern 61 and a lower surface of the metal wiring 64 may have overlapping regions. That is, the upper surface of the sacrificial anode pattern 61 and the lower surface of the metal wiring 64 may contact each other. In addition, the bottom surface and sidewalls of the metal wire 64 may be surrounded by the barrier metal layer 63. In this case, the barrier metal layer 63 may be interposed between the upper surface of the sacrificial anode pattern 61 and the lower surface of the metal wiring 64.

도 7을 참조하여 설명한 바와 같이, 상기 희생양극패턴(61) 및 상기 금속배선(64)을 갖는 기판(51) 상에 하부 금속층간절연막(57), 상부 금속층간절연막(59) 및 상부 금속배선(68)이 제공될 수 있다.As described with reference to FIG. 7, the lower interlayer dielectric layer 57, the upper interlayer dielectric layer 59, and the upper metal interconnection layer are formed on the substrate 51 having the sacrificial anode pattern 61 and the metal interconnection 64. 68 may be provided.

이제 도 4 내지 도 7을 참조하여 본 발명의 실시 예에 따른 반도체소자의 형 성방법을 설명하기로 한다.A method of forming a semiconductor device according to an embodiment of the present invention will now be described with reference to FIGS. 4 to 7.

도 4 및 도 5를 참조하면, 본 발명의 실시 예에 따른 반도체소자의 형성방법은 기판(51) 상에 희생양극패턴(61)을 형성하는 단계를 포함한다.4 and 5, a method of forming a semiconductor device according to an embodiment of the present invention includes forming a sacrificial anode pattern 61 on a substrate 51.

구체적으로, 상기 기판(51) 상에 하부 층간절연막(53)을 형성할 수 있다. 상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판으로 형성할 수 있다. 상기 기판(51) 및 상기 하부 층간절연막(53)내에는 트랜지스터 및 랜딩패드와 같은 하부회로들이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 하부 층간절연막(53)을 갖는 기판(51) 상에 상부 층간절연막(55)을 형성할 수 있다. 상기 하부 및 상부 층간절연막들(53, 55)은 각각 실리콘산화막 또는 실리콘질화막과 같은 절연막으로 형성할 수 있다.Specifically, a lower interlayer insulating film 53 may be formed on the substrate 51. The substrate 51 may be formed of a semiconductor substrate such as a silicon wafer. Lower circuits such as transistors and landing pads may be formed in the substrate 51 and the lower interlayer insulating layer 53, but will be omitted for simplicity. An upper interlayer insulating layer 55 may be formed on the substrate 51 having the lower interlayer insulating layer 53. The lower and upper interlayer insulating layers 53 and 55 may be formed of an insulating film such as a silicon oxide film or a silicon nitride film, respectively.

상기 상부 층간절연막(55)을 패터닝하여 희생양극 개구부를 형성할 수 있다. 상기 희생양극 개구부를 채우고 상기 상부 층간절연막(55) 상을 덮는 희생양극 층을 형성할 수 있다. 상기 희생양극 층을 상기 상부 층간절연막(55)이 노출될 때 까지 평탄화하여 상기 희생양극패턴(61)을 형성한다. 상기 희생양극 층을 평탄화하는 공정은 상기 상부 층간절연막(55)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 이와는 다르게, 상기 희생양극 층을 평탄화하는 공정은 에치백 공정이 적용될 수도 있다.The sacrificial anode opening may be formed by patterning the upper interlayer insulating layer 55. A sacrificial anode layer may be formed to fill the sacrificial anode opening and cover the upper interlayer insulating layer 55. The sacrificial anode layer is planarized until the upper interlayer insulating layer 55 is exposed to form the sacrificial anode pattern 61. The planarization of the sacrificial anode layer may include a chemical mechanical polishing (CMP) process using the upper interlayer insulating layer 55 as a stop layer. Alternatively, an etch back process may be applied to the planarization of the sacrificial anode layer.

도 4 및 도 6을 참조하면, 상기 희생양극패턴(61)을 갖는 상부 층간절연막(55)을 패터닝하여 그루브를 형성할 수 있다. 상기 그루브는 상기 희생양극패턴(61)의 일측벽을 노출시키고 상기 기판(51) 상의 소정영역을 가로지르도록 형성할 수 있다. 이어서, 상기 그루브의 내벽을 덮는 장벽금속층(63)을 형성할 수 있다. 상기 장벽금속층(63)은 티타늄질화막으로 형성할 수 있다. 그러나 상기 장벽금속층(63)은 생략될 수도 있다. 상기 그루브를 채우고 상기 상부 층간절연막(55)을 덮는 금속배선 층을 형성할 수 있다. 상기 금속배선 층을 상기 상부 층간절연막(55)이 노출될 때 까지 평탄화하여 금속배선(64)을 형성한다. 상기 금속배선 층을 평탄화하는 공정은 상기 상부 층간절연막(55)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 이와는 다르게, 상기 금속배선 층을 평탄화하는 공정은 에치백 공정이 적용될 수도 있다. 그 결과, 상기 금속배선(64)은 상기 희생양극패턴(61)의 일측벽과 접촉되도록 형성될 수 있다. 또한, 상기 금속배선(64)과 상기 희생양극패턴(61) 사이에 상기 장벽금속층(63)이 형성될 수도 있다.4 and 6, a groove may be formed by patterning the upper interlayer insulating layer 55 having the sacrificial anode pattern 61. The groove may be formed to expose one side wall of the sacrificial anode pattern 61 and cross a predetermined area on the substrate 51. Subsequently, the barrier metal layer 63 covering the inner wall of the groove may be formed. The barrier metal layer 63 may be formed of a titanium nitride film. However, the barrier metal layer 63 may be omitted. A metal wiring layer may be formed to fill the groove and cover the upper interlayer insulating layer 55. The metallization layer is planarized until the upper interlayer insulating layer 55 is exposed to form the metallization 64. In the planarization of the metallization layer, a chemical mechanical polishing (CMP) process using the upper interlayer insulating layer 55 as a stop layer may be applied. Alternatively, an etch back process may be applied to the process of planarizing the metallization layer. As a result, the metal wire 64 may be formed to be in contact with one side wall of the sacrificial anode pattern 61. In addition, the barrier metal layer 63 may be formed between the metal wire 64 and the sacrificial anode pattern 61.

상기 희생양극패턴(61)은 상기 금속배선(64) 보다 기전력이 낮은 금속물질로 형성하여야 한다. 예를 들면, 상기 금속배선(64)은 구리(Cu) 또는 알루미늄(Al)으로 형성할 수 있다. 상기 금속배선(64)이 상기 구리(Cu)인 경우, 상기 희생양극패턴(61)은 상기 구리(Cu)보다 기전력이 낮은 금속물질로 형성하여야 한다. 이 경우, 상기 희생양극패턴(61)은 마그네슘(Mg), 아연(Zn), 알루미늄(Al), 철(Fe), 니켈(Ni) 또는 주석(Sn)을 포함하는 물질막으로 형성할 수 있다. 상기 금속배선(64)이 상기 알루미늄(Al)인 경우, 상기 희생양극패턴(61)은 상기 알루미늄(Al)보다 기전력이 낮은 금속물질로 형성하여야 한다. 이 경우, 상기 희생양극패턴(61)은 마그네슘(Mg) 또는 아연(Zn)을 포함하는 물질막으로 형성할 수 있다.The sacrificial anode pattern 61 should be formed of a metal material having a lower electromotive force than the metal wiring 64. For example, the metal wire 64 may be formed of copper (Cu) or aluminum (Al). When the metal wire 64 is copper (Cu), the sacrificial anode pattern 61 should be formed of a metal material having a lower electromotive force than the copper (Cu). In this case, the sacrificial anode pattern 61 may be formed of a material film including magnesium (Mg), zinc (Zn), aluminum (Al), iron (Fe), nickel (Ni), or tin (Sn). . When the metal wire 64 is the aluminum (Al), the sacrificial anode pattern 61 should be formed of a metal material having a lower electromotive force than the aluminum (Al). In this case, the sacrificial anode pattern 61 may be formed of a material film including magnesium (Mg) or zinc (Zn).

도 4 및 도 7을 참조하면, 상기 희생양극패턴(61) 및 상기 금속배선(64)을 갖는 기판(51) 상에 하부 금속층간절연막(57)을 형성할 수 있다. 상기 하부 금속층간절연막(57) 상에 상부 금속층간절연막(59)을 형성할 수 있다. 상기 하부 및 상부 금속층간절연막들(57, 59)은 각각 저유전막(low-k dielectrics)과 같은 절연막으로 형성할 수 있다. 상기 상부 금속층간절연막(59)을 패터닝하여 상기 금속배선(64)을 가로지르는 상부 그루브(59G)를 형성할 수 있다. 상기 상부 그루브(59G) 내에 상기 하부 금속층간절연막(57)을 관통하여 상기 금속배선(64)의 일부영역을 노출시키는 콘택 홀(57H)을 형성할 수 있다. 상기 콘택 홀(57H) 및 상기 상부 그루브(59G)의 내벽을 정합하게 덮는 다른 장벽금속층(67)을 형성할 수 있다. 상기 다른 장벽금속층(67)은 티타늄질화막으로 형성할 수 있다. 그러나 상기 다른 장벽금속층(67)은 생략될 수도 있다. 상기 콘택 홀(57H) 및 상기 상부 그루브(59G)를 채우고 상기 상부 금속층간절연막(59) 상을 덮도록 상부금속배선 층을 형성할 수 있다. 상기 상부금속배선 층을 상기 상부 금속층간절연막(59)이 노출될 때 까지 평탄화하여 상부금속배선(68)을 형성한다. 상기 상부금속배선 층을 평탄화하는 공정은 상기 상부 금속층간절연막(59)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 이와는 다르게, 상기 상부금속배선 층을 평탄화하는 공정은 에치백 공정이 적용될 수도 있다. 그 결과, 상기 콘택 홀(57H) 및 상기 상부 그루브(59G)를 채우는 상부 금속배선(68)을 형성할 수 있다. 또한, 상기 상부 금속배선(68)의 하부면 및 측벽들은 다른 장벽금속층(67)에 의하여 둘러싸여질 수 있다.4 and 7, a lower interlayer insulating layer 57 may be formed on the substrate 51 having the sacrificial anode pattern 61 and the metal wiring 64. An upper interlayer insulating layer 59 may be formed on the lower interlayer insulating layer 57. The lower and upper interlayer dielectric layers 57 and 59 may be formed of insulating layers such as low-k dielectrics, respectively. The upper interlayer insulating layer 59 may be patterned to form an upper groove 59G that crosses the metal interconnection 64. A contact hole 57H may be formed in the upper groove 59G to penetrate the lower interlayer insulating layer 57 to expose a portion of the metal wiring 64. Another barrier metal layer 67 may be formed to uniformly cover the inner wall of the contact hole 57H and the upper groove 59G. The other barrier metal layer 67 may be formed of a titanium nitride film. However, the other barrier metal layer 67 may be omitted. An upper metal wiring layer may be formed to fill the contact hole 57H and the upper groove 59G and cover the upper interlayer insulating layer 59. The upper metal interconnection layer is planarized until the upper interlayer dielectric layer 59 is exposed to form the upper metal interconnection 68. The planarization of the upper metallization layer may include a chemical mechanical polishing (CMP) process using the upper interlayer insulating layer 59 as a stop layer. Alternatively, an etch back process may be applied to the process of planarizing the upper metallization layer. As a result, the upper metal wiring 68 may be formed to fill the contact hole 57H and the upper groove 59G. In addition, the lower surface and sidewalls of the upper metallization 68 may be surrounded by another barrier metal layer 67.

상술한 바와 같이, 본 발명의 실시 예에 따른 반도체소자의 형성방법에 의하면 상기 콘택 홀(57H)에 의하여 상기 금속배선(64)의 일부영역이 노출된다 하여도 상기 금속배선(64)은 산화되지 않는다. 이에 따라, 상기 콘택 홀(57H) 형성 후, 산화막 제거를 위한 플라스마 식각공정을 생략할 지라도, 상기 금속배선(64) 및 상기 상부 금속배선(68) 간의 접촉저항은 최소화 될 수 있다.As described above, according to the method of forming the semiconductor device according to the embodiment of the present invention, even if a part of the metal wiring 64 is exposed by the contact hole 57H, the metal wiring 64 is not oxidized. Do not. Accordingly, even after the plasma etching process for removing the oxide layer is omitted after the contact hole 57H is formed, the contact resistance between the metal wiring 64 and the upper metal wiring 68 can be minimized.

이제 도 4, 도 8 및 도 9를 참조하여 본 발명의 다른 실시 예에 따른 반도체소자의 형성방법을 설명하기로 한다.A method of forming a semiconductor device according to another embodiment of the present invention will now be described with reference to FIGS. 4, 8, and 9.

도 4 및 도 8을 참조하면, 본 발명의 다른 실시 예에 따른 반도체소자의 형성방법은 기판(51) 상에 희생양극패턴(61)을 형성하는 단계를 포함한다. 이하에서는 도 5 내지 도 7을 통하여 설명된 본 발명의 실시 예와 차이점만 간단히 설명하기로 한다.4 and 8, a method of forming a semiconductor device according to another embodiment of the present invention includes forming a sacrificial anode pattern 61 on a substrate 51. Hereinafter, only differences from the embodiment of the present invention described with reference to FIGS. 5 to 7 will be described.

상기 기판(51) 상에 하부 층간절연막(53)을 형성할 수 있다. 상기 하부 층간절연막(53)을 갖는 기판(51) 상에 중간 층간절연막(54)을 형성할 수 있다. 상기 중간 층간절연막(54)을 패터닝하여 희생양극 개구부를 형성할 수 있다. 상기 희생양극 개구부를 채우고 상기 중간 층간절연막(54) 상을 덮는 희생양극 층을 형성할 수 있다. 상기 희생양극 층을 상기 중간 층간절연막(54)이 노출될 때 까지 평탄화하여 상기 희생양극패턴(61)을 형성한다. 상기 희생양극 층을 평탄화하는 공정은 상기 중간 층간절연막(54)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 이와는 다르게, 상기 희생양극 층을 평탄화하는 공정은 에치백 공정이 적용될 수도 있다. 그 결과, 상기 희생양극패턴(61) 의 상부면은 상기 중간 층간절연막(54)과 실질적으로 동일평면 상에 노출될 수 있다.A lower interlayer insulating film 53 may be formed on the substrate 51. An intermediate interlayer insulating film 54 may be formed on the substrate 51 having the lower interlayer insulating film 53. The intermediate interlayer insulating layer 54 may be patterned to form a sacrificial anode opening. A sacrificial anode layer may be formed to fill the sacrificial anode opening and cover the intermediate interlayer insulating layer 54. The sacrificial anode layer is planarized until the intermediate interlayer insulating layer 54 is exposed to form the sacrificial anode pattern 61. The planarization of the sacrificial anode layer may include a chemical mechanical polishing (CMP) process using the intermediate interlayer insulating layer 54 as a stop layer. Alternatively, an etch back process may be applied to the planarization of the sacrificial anode layer. As a result, an upper surface of the sacrificial anode pattern 61 may be exposed on substantially the same plane as the intermediate interlayer insulating layer 54.

상기 희생양극패턴(61)을 갖는 중간 층간절연막(54) 상에 상부 층간절연막(55)을 형성할 수 있다. 상기 상부 층간절연막(55)을 패터닝하여 그루브를 형성할 수 있다. 상기 그루브는 상기 희생양극패턴(61)의 상부면을 부분적으로 노출시키고 상기 기판(51) 상의 소정영역을 가로지르도록 형성할 수 있다. 이어서, 상기 그루브의 내벽을 덮는 장벽금속층(63)을 형성할 수 있다. 상기 장벽금속층(63)은 티타늄질화막으로 형성할 수 있다. 그러나 상기 장벽금속층(63)은 생략될 수도 있다. 상기 그루브를 채우고 상기 상부 층간절연막(55)을 덮는 금속배선 층을 형성할 수 있다. 상기 금속배선 층을 상기 상부 층간절연막(55)이 노출될 때 까지 평탄화하여 금속배선(64)을 형성한다. 상기 금속배선 층을 평탄화하는 공정은 상기 상부 층간절연막(55)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 이와는 다르게, 상기 금속배선 층을 평탄화하는 공정은 에치백 공정이 적용될 수도 있다. 그 결과, 상기 금속배선(64)은 상기 희생양극패턴(61)의 상부면과 부분적으로 접촉되도록 형성될 수 있다. 또한, 상기 금속배선(64)과 상기 희생양극패턴(61) 사이에 상기 장벽금속층(63)이 형성될 수도 있다.An upper interlayer insulating layer 55 may be formed on the intermediate interlayer insulating layer 54 having the sacrificial anode pattern 61. Grooves may be formed by patterning the upper interlayer insulating layer 55. The groove may be formed to partially expose the top surface of the sacrificial anode pattern 61 and cross a predetermined area on the substrate 51. Subsequently, the barrier metal layer 63 covering the inner wall of the groove may be formed. The barrier metal layer 63 may be formed of a titanium nitride film. However, the barrier metal layer 63 may be omitted. A metal wiring layer may be formed to fill the groove and cover the upper interlayer insulating layer 55. The metallization layer is planarized until the upper interlayer insulating layer 55 is exposed to form the metallization 64. In the planarization of the metallization layer, a chemical mechanical polishing (CMP) process using the upper interlayer insulating layer 55 as a stop layer may be applied. Alternatively, an etch back process may be applied to the process of planarizing the metallization layer. As a result, the metal wire 64 may be formed to partially contact the upper surface of the sacrificial anode pattern 61. In addition, the barrier metal layer 63 may be formed between the metal wire 64 and the sacrificial anode pattern 61.

도 4 및 도 9를 참조하면, 상기 금속배선(64)을 갖는 기판(51) 상에 하부 금속층간절연막(57)을 형성할 수 있다. 상기 하부 금속층간절연막(57) 상에 상부 금속층간절연막(59)을 형성할 수 있다. 상기 상부 금속층간절연막(59)을 패터닝하여 상기 금속배선(64)을 가로지르는 상부 그루브(59G)를 형성할 수 있다. 상기 상부 그루브(59G) 내에 상기 하부 금속층간절연막(57)을 관통하여 상기 금속배선(64)의 일부영역을 노출시키는 콘택 홀(57H)을 형성할 수 있다. 상기 콘택 홀(57H) 및 상기 상부 그루브(59G)의 내벽을 정합하게 덮는 다른 장벽금속층(67)을 형성할 수 있다. 그러나 상기 다른 장벽금속층(67)은 생략될 수도 있다. 상기 콘택 홀(57H) 및 상기 상부 그루브(59G)를 채우고 상기 상부 금속층간절연막(59) 상을 덮도록 상부금속배선 층을 형성할 수 있다. 상기 상부금속배선 층을 상기 상부 금속층간절연막(59)이 노출될 때 까지 평탄화하여 상부 금속배선(68)을 형성한다. 그 결과, 상기 콘택 홀(57H) 및 상기 상부 그루브(59G)를 채우는 상부 금속배선(68)을 형성할 수 있다. 또한, 상기 상부 금속배선(68)의 하부면 및 측벽들은 다른 장벽금속층(67)에 의하여 둘러싸여질 수 있다.4 and 9, a lower interlayer dielectric layer 57 may be formed on the substrate 51 having the metal interconnection 64. An upper interlayer insulating layer 59 may be formed on the lower interlayer insulating layer 57. The upper interlayer insulating layer 59 may be patterned to form an upper groove 59G that crosses the metal interconnection 64. A contact hole 57H may be formed in the upper groove 59G to penetrate the lower interlayer insulating layer 57 to expose a portion of the metal wiring 64. Another barrier metal layer 67 may be formed to uniformly cover the inner wall of the contact hole 57H and the upper groove 59G. However, the other barrier metal layer 67 may be omitted. An upper metal wiring layer may be formed to fill the contact hole 57H and the upper groove 59G and cover the upper interlayer insulating layer 59. The upper metal interconnection layer is planarized until the upper interlayer dielectric layer 59 is exposed to form the upper metal interconnection 68. As a result, the upper metal wiring 68 may be formed to fill the contact hole 57H and the upper groove 59G. In addition, the lower surface and sidewalls of the upper metallization 68 may be surrounded by another barrier metal layer 67.

상술한 바와 같이 본 발명에 따르면, 희생양극패턴 및 상기 희생양극패턴과 전기적으로 접속되는 금속배선이 제공된다. 상기 희생양극패턴은 상기 금속배선 보다 기전력이 낮은 금속물질이다. 이에 따라, 상기 희생양극패턴은 상기 금속배선에 대신하여 희생산화 되는 역할을 한다. 즉, 상기 금속배선의 산화를 방지할 수 있다. 결과적으로 반도체소자의 생산성 및 신뢰성을 높일 수 있다.As described above, according to the present invention, a sacrificial anode pattern and a metal wiring electrically connected to the sacrificial anode pattern are provided. The sacrificial anode pattern is a metal material having a lower electromotive force than the metal wiring. Accordingly, the sacrificial anode pattern plays a role of sacrificial oxidation in place of the metal wiring. That is, the oxidation of the metal wiring can be prevented. As a result, the productivity and reliability of the semiconductor device can be improved.

Claims (9)

기판;Board; 상기 기판 상에 배치된 금속배선; 및A metal wiring disposed on the substrate; And 상기 기판 상에 배치된 희생양극패턴을 포함하되, 상기 희생양극패턴은 상기 금속배선 보다 기전력이 낮은 금속물질인 것을 특징으로 하는 반도체소자.And a sacrificial anode pattern disposed on the substrate, wherein the sacrificial anode pattern is a metal material having a lower electromotive force than the metal wiring. 제 1 항에 있어서,The method of claim 1, 상기 희생양극패턴은 상기 금속배선에 전기적으로 접속되는 것을 특징으로 하는 반도체소자.The sacrificial anode pattern is electrically connected to the metal wiring. 제 1 항에 있어서,The method of claim 1, 상기 금속배선의 하부면 및 측벽들을 둘러싸는 장벽금속층을 더 포함하는 것을 특징으로 하는 반도체소자.And a barrier metal layer surrounding lower surfaces and sidewalls of the metallization. 기판 상에 희생양극패턴을 형성하는 단계; 및Forming a sacrificial anode pattern on the substrate; And 상기 희생양극패턴을 갖는 기판 상에 금속배선을 형성하는 단계를 포함하되, 상기 희생양극패턴은 상기 금속배선 보다 기전력이 낮은 금속물질로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.Forming a metal wiring on the substrate having the sacrificial anode pattern, wherein the sacrificial anode pattern is formed of a metal material having a lower electromotive force than the metal wiring. 제 4 항에 있어서,The method of claim 4, wherein 상기 희생양극패턴을 형성하는 단계는Forming the sacrificial anode pattern is 상기 기판 상에 층간절연막을 형성하는 단계; Forming an interlayer insulating film on the substrate; 상기 층간절연막 내에 희생양극 개구부를 형성하는 단계;Forming a sacrificial anode opening in the interlayer insulating film; 상기 희생양극 개구부를 채우고 상기 층간절연막 상을 덮는 희생양극 층을 형성하는 단계; 및Forming a sacrificial anode layer filling the sacrificial anode opening and covering the interlayer dielectric layer; And 상기 희생양극 층을 상기 층간절연막이 노출될 때 까지 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 형성방법.And planarizing the sacrificial anode layer until the interlayer insulating film is exposed. 제 5 항에 있어서,The method of claim 5, 상기 금속배선을 형성하는 단계는Forming the metal wiring is 상기 층간절연막 내에 상기 희생양극패턴의 측벽을 노출시키는 그루브를 형성하는 단계;Forming a groove in the interlayer insulating layer to expose sidewalls of the sacrificial anode pattern; 상기 그루브를 채우고 상기 층간절연막 상을 덮는 금속배선 층을 형성하는 단계; 및Forming a metal wiring layer filling the groove and covering the interlayer insulating film; And 상기 금속배선 층을 상기 층간절연막이 노출될 때 까지 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 형성방법.And planarizing the metallization layer until the interlayer dielectric layer is exposed. 제 6 항에 있어서,The method of claim 6, 상기 금속배선 층을 형성하는 단계 전에 장벽금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.And forming a barrier metal layer before the forming of the metallization layer. 제 4 항에 있어서,The method of claim 4, wherein 상기 금속배선은 구리(Cu)를 사용하여 형성하고,The metal wiring is formed using copper (Cu), 상기 희생양극패턴은 마그네슘(Mg), 아연(Zn), 알루미늄(Al), 철(Fe), 니켈(Ni) 또는 주석(Sn)을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 형성방법.The sacrificial anode pattern is formed using magnesium (Mg), zinc (Zn), aluminum (Al), iron (Fe), nickel (Ni) or tin (Sn). 제 4 항에 있어서,The method of claim 4, wherein 상기 금속배선은 알루미늄(Al)을 사용하여 형성하고,The metal wiring is formed using aluminum (Al), 상기 희생양극패턴은 마그네슘(Mg) 또는 아연(Zn)을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 형성방법.The sacrificial anode pattern is formed using a magnesium (Mg) or zinc (Zn).
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