KR20060101806A - Voltage stabilizing circuit in the semiconductor chip - Google Patents

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Abstract

본 발명은 반도체 소자에 사용되는 전압 제어 회로로 인한 전류 소모를 최소화시키면서 내부 로직에 안정적으로 전원을 공급할 수 있도록 한 반도체 소자의 전원 안정화 회로에 관한 것이다.The present invention relates to a power stabilization circuit of a semiconductor device capable of stably supplying power to internal logic while minimizing current consumption due to a voltage control circuit used in the semiconductor device.

본 발명은 반도체 소자가 정지 모드인 경우 전압 제어 회로를 디스에이블 시키고, 외부 전원을 전압 강하시켜 내부 로직에 공급함으로써, 전압 제어 회로의 전류 소모를 최소화시킴과 동시에 내부 로직에 안정적인 전원을 공급할 수 있게 된다.According to the present invention, when the semiconductor device is in the stop mode, the voltage control circuit is disabled, and the external power supply is dropped to supply the internal logic, thereby minimizing the current consumption of the voltage control circuit and at the same time supplying stable power to the internal logic. do.

또한, 본 발명은 전압 레벨 검출 회로에서 외부 전원의 전압 레벨을 검출한 후에 단사 펄스로서 하이레벨 신호를 출력하여 그 전압 레벨에 따라 대응하는 래치를 통해 스위치를 턴온시켜 특정 전압 강하 회로로 외부 전원을 연결함으로써, 외부 전원을 일정레벨 전압 강하시켜 내부 로직에 안정적인 전원을 공급할 수 있게 되며, 이때 전압 레벨 검출 회로에서 출력하는 하이레벨 신호는 단사 펄스이므로 잠시 동안만 전류 소모가 발생되고, 전압 강하 회로의 경우 전류 소모가 없으므로 전체적인 전류 소모를 최소화시킬 수 있게 된다.In addition, the present invention, after detecting the voltage level of the external power supply in the voltage level detection circuit outputs a high level signal as a single pulse and turns on the switch through a corresponding latch according to the voltage level to turn the external power supply to a specific voltage drop circuit. By connecting the external power supply to a certain level, it is possible to supply a stable power supply to the internal logic.In this case, the high level signal output from the voltage level detection circuit is a single pulse, so that current consumption occurs only for a while. In this case, there is no current consumption, so the overall current consumption can be minimized.

반도체 소자, 전압 제어 회로, 전압 강하, 외부 전원, 디지인 룰, 전압 레벨 검출, 래치, 내부 로직 Semiconductor devices, voltage control circuits, voltage drops, external power supplies, design rules, voltage level detection, latches, internal logic

Description

반도체 소자의 전원 안정화 회로{Voltage Stabilizing Circuit In The Semiconductor Chip}Voltage Stabilizing Circuit In The Semiconductor Chip

도 1은 본 발명에 따른 반도체 소자의 전원 안정화 회로를 도시한 도면.1 is a view showing a power supply stabilization circuit of a semiconductor device according to the present invention.

도 2는 본 발명에 따른 반도체 소자의 전원 안정화 회로의 구동 동작을 설명하기 위한 타이밍도.2 is a timing diagram for explaining a driving operation of a power supply stabilization circuit of a semiconductor device according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 신호 지연부 20 : 전압 제어 회로부10: signal delay unit 20: voltage control circuit unit

30 : 단사 펄스 발생부 40 : 전압 레벨 검출 회로부30: single yarn pulse generator 40: voltage level detection circuit

50 : 래치부 51~53 : 제1~제3래치50: latch portion 51 to 53: first to third latch

60 : 스위칭부 SW1~SW3 : 제1~제3스위치60: switching unit SW1 to SW3: first to third switches

70 : 전압 강하 회로부 71~72 : 제1~제2전압 강하 회로70: voltage drop circuit section 71 to 72: first to second voltage drop circuit

본 발명은 반도체 소자의 전원 공급에 관한 것으로, 특히 반도체 소자의 외부 전원과 내부 로직에 사용되는 전원이 서로 다른 경우에 그 반도체 소자에 사용 되는 전압 제어 회로로 인한 전류 소모를 최소화시키면서 내부 로직에 안정적으로 전원을 공급할 수 있도록 한 반도체 소자의 전원 안정화 회로에 관한 것이다.The present invention relates to the power supply of a semiconductor device, and in particular, when the power supply used for the external power supply and the internal logic of the semiconductor device is different from each other, while minimizing current consumption due to the voltage control circuit used for the semiconductor device, The present invention relates to a power supply stabilization circuit of a semiconductor device capable of supplying power.

일반적으로, 반도체의 설계 과정에서 공정 능력과 결정된 제조 방법의 한계성을 고려하여 반드시 지켜야만 하는 설계 규칙으로 디자인 룰(Design Rule)을 정의하고 있다.In general, design rules are defined as design rules that must be followed in consideration of process capability and limited manufacturing method limitations in a semiconductor design process.

그리고, 전술한 디자인 룰에 따라 반도체 공정상의 동작 전압이 정해지게 되는데, 예를 들어, 0.18um급 반도체 공정시에는 동작 전압이 1.8V로 정해지고, 0.35um급 반도체 공정시에는 3.6V로 동작 전압이 정해지게 된다.In addition, the operating voltage of the semiconductor process is determined according to the above-described design rule. For example, the operating voltage is determined as 1.8 V in the 0.18 um semiconductor process, and 3.6 V in the 0.35 um semiconductor process. This will be decided.

또한, 반도체 소자의 크기(Chip Size)를 줄이기 위해서는 낮은 급의 디자인 룰을 적용하여 설계하게 되는데, 어플리케이션 특성상 5V 전원을 사용해야만 하는 경우가 발생하고, 이러한 경우 외부 인터페이스 핀(Interface Pin) 및 전원 핀(Power Pin)에는 5V에서 동작 가능한 디자인 룰로 설계를 하고, 내부 로직(Logic)은 그보다 낮은 급 예컨대, 0.35um급에 해당되는 3.6V에서 동작 가능한 디자인 룰로 설계를 하여 반도체 소자 크기를 줄이고 있다.In addition, in order to reduce the size of the semiconductor device (chip size) is designed by applying a low-grade design rule, the application characteristics may have to use a 5V power supply, in this case, the external interface pin (interface pin) and power pin The power pin is designed with a design rule that can operate at 5V, and the internal logic is designed with a design rule that can operate at 3.6V, which is lower than that, for example, 0.35um.

이러한 반도체 공정에 있어, 외부 전원은 5V이므로 이를 내부 로직에 사용할 수 없는 바, 반도체 소자 내부에 외부 전원 5V를 내부 전원 예컨대, 3,5V 정전압으로 출력시켜 주는 전압 제어 회로(Voltage Control Circuit)를 사용하게 된다.In this semiconductor process, since the external power supply is 5V and cannot be used for internal logic, a voltage control circuit that outputs an external power supply 5V as an internal power supply such as a 3,5V constant voltage inside the semiconductor device is used. Done.

하지만, 종래의 반도체 소자 내부에 사용되는 전압 제어 회로는 외부 전원이 공급되는 경우 항상 동작하고 있어야만 내부 로직에 스트레스(Stress)가 가해지지 않고, 내부 로직에서 필요로 하는 3.5V 정전압을 출력시켜 줄 수 있는 바, 외부 전원이 공급되는 동안에 전압 제어 회로에서 항상 일정 전류를 소모하게 되는 문제점이 있었다.However, the voltage control circuit used in the conventional semiconductor device must be operated at all times when external power is supplied, so that stress is not applied to the internal logic and 3.5V constant voltage required by the internal logic can be output. As a result, there is a problem in that the voltage control circuit always consumes a constant current while the external power is supplied.

본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 반도체 소자가 정지 모드인 경우 내부 로직에 전원을 공급하는 전압 제어 회로를 디스에이블 시키고, 그 대신에 외부 전원을 일정레벨 전압 강하시켜 반도체 소자의 내부 로직에 공급함으로써, 반도체 소자에 사용되는 전압 제어 회로로 인한 전류 소모를 최소화시키고, 이와 동시에 내부 로직에 안정적인 전원을 공급할 수 있도록 하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object thereof is to disable a voltage control circuit that supplies power to internal logic when the semiconductor device is in a stop mode, and instead, by dropping the external power supply at a constant level voltage. By supplying the internal logic of the semiconductor device, it is possible to minimize the current consumption due to the voltage control circuit used in the semiconductor device, and at the same time to provide a stable power supply to the internal logic.

본 발명의 다른 목적은, 반도체 소자에서 외부 전원을 일정레벨 전압 강하시켜 내부 로직에 공급하는데 있어, 전압 레벨 검출 회로에서 외부 전원의 전압 레벨을 검출한 후에 단사 펄스로서 하이레벨 신호를 출력하여 그 전압 레벨에 따라 대응하는 래치를 통해 스위치를 턴온시켜 특정 전압 강하 회로로 외부 전원을 연결함으로써, 외부 전원을 일정레벨 전압 강하시켜 내부 로직에 안정적인 전원을 공급할 수 있도록 하는데 있다.Another object of the present invention is to supply an external power supply to an internal logic by supplying a constant level voltage drop in a semiconductor device, and after detecting the voltage level of the external power supply by a voltage level detection circuit, output a high level signal as a single pulse and By turning on the switch through the corresponding latch according to the level, the external power is connected to a specific voltage drop circuit, and the external power is dropped to a certain level to supply stable power to the internal logic.

본 발명의 또 다른 목적은, 반도체 소자에서 외부 전원을 일정레벨 전압 강하시켜 내부 로직에 공급하는데 있어, 전압 레벨 검출 회로에서 출력하는 하이레벨 신호로서 단사 펄스를 이용하여 잠시 동안만 전류 소모가 발생되도록 하고, 전류 소모가 없는 전압 강하 회로를 이용함으로써 전체적인 전류 소모를 최소화시킬 수 있도록 하는데 있다.It is still another object of the present invention to supply external power to internal logic by supplying a constant level voltage drop in a semiconductor device, so that current consumption is generated for a while using a single yarn pulse as a high level signal output from a voltage level detection circuit. In addition, it is possible to minimize the overall current consumption by using a voltage drop circuit without current consumption.

상술한 바와 같은 목적을 해결하기 위한 본 발명의 특징은, 반도체 소자의 구동 여부를 나타내는 활성/비활성 상태의 정지 신호에 대응하여 디스에이블/인에이블 되며, 비활성 상태의 정지 신호가 입력되는 동안에 외부 전원을 입력받아 내부 로직에 정전압을 공급해 주는 전압 제어 회로부와; 상기 전압 제어 회로부가 디스에이블 되는 경우에 외부 전원이 연결되는 특정 전압 강하 회로에서 그 외부 전원을 일정레벨 전압 강하시켜 내부 로직에 소정의 전원을 공급해 주는 전압 강하 회로부와; 상기 반도체 소자가 정지 모드임을 나타내는 활성 상태의 정지 신호가 입력되는 경우에 외부 전원의 전압 레벨을 검출하여 그 전압 레벨이 상기 전압 제어 회로부에서 출력되는 정전압 이하로 전압 강하가 이루어지도록 상기 외부 전원을 대응하는 전압 강하 회로로 연결시켜 주기 위한 스위칭 제어 기능을 수행하는 전압 레벨 검출 회로부와; 상기 전압 레벨 검출 회로부의 스위칭 제어에 따라 하나의 스위치가 턴온 되면서 상기 외부 전원을 대응하는 전압 강하 회로로 연결해 주는 다수의 스위치로 구성된 스위칭부를 포함하는 반도체 소자의 전원 안정화 회로를 구현하는데 있다.A feature of the present invention for solving the above object is to be disabled / enabled in response to the stop signal of the active / inactive state indicating whether the semiconductor device is driven, the external power supply while the inactive stop signal is input A voltage control circuit unit which receives the signal and supplies a constant voltage to internal logic; A voltage drop circuit unit for supplying predetermined power to internal logic by dropping the external power by a predetermined level in a specific voltage drop circuit to which an external power source is connected when the voltage control circuit unit is disabled; When the stop signal of the active state indicating that the semiconductor device is in the stop mode is input, the voltage level of the external power source is detected and the external power source is applied so that the voltage level falls below a constant voltage output from the voltage control circuit unit. A voltage level detection circuit unit performing a switching control function for connecting to a voltage drop circuit; According to the switching control of the voltage level detection circuit unit, the power stabilization circuit of a semiconductor device including a switching unit consisting of a plurality of switches to connect the external power source to the corresponding voltage drop circuit is turned on.

상술한 반도체 소자의 전원 안정화 회로는, 상기 반도체 소자가 정지 모드임을 나타내는 활성 상태의 정지 신호가 입력되는 경우 그 정지 신호 레벨을 반전시 킨 비활성 상태의 VCC 인에이블 신호를 일정시간 지연시켜 전압 제어 회로부에 출력해 줌으로써 그 전압 제어 회로부를 디스에이블 시키는 신호 지연부를 더 포함하는 것을 특징으로 한다.The above-described power supply stabilization circuit of the semiconductor device has a voltage control circuit unit by delaying a VCC enable signal in an inactive state that inverts the stop signal level for a predetermined time when an active stop signal indicating that the semiconductor device is in the stop mode is input. And outputting a signal delay unit to disable the voltage control circuit unit.

이때, 상기 전압 제어 회로부는, 반도체 소자에 비활성 상태의 정지 신호가 입력됨에 따라 신호 지연부로부터 활성 상태의 VCC 인에이블 신호가 입력되는 동안에 인에이블되어 내부 로직에 필요한 정전압을 공급해 주는 것을 특징으로 한다.In this case, the voltage control circuit unit is enabled while the inactive stop signal is input to the semiconductor device while the active VCC enable signal is input from the signal delay unit to supply a constant voltage required for internal logic. .

또한, 상술한 반도체 소자의 전원 안정화 회로는, 상기 반도체 소자가 정지 모드임을 나타내는 활성 상태의 정지 신호가 입력되는 경우 그에 대응하는 단사 펄스인 활성 상태의 VLDC 인에이블 신호를 상기 전압 레벨 검출 회로부에 출력해 줌으로써 그 전압 레벨 검출 회로부를 인에이블 시키는 단사 펄스 발생부를 더 포함하는 것을 특징으로 한다.In addition, the power stabilization circuit of the semiconductor device described above outputs an active VLDC enable signal, which is a single-shot pulse, to the voltage level detection circuit, when an active stop signal indicating that the semiconductor device is in the stop mode is input. It is characterized in that it further comprises a single yarn pulse generator for enabling the voltage level detection circuit portion.

여기서, 상기 전압 레벨 검출 회로부는, 단사 펄스 발생부로부터 단사 펄스인 활성 상태의 VLDC 인에이블 신호가 입력되는 경우 외부 전원의 전압 레벨을 검출하여 그 전압 레벨에 대응하는 스위칭 제어를 위해 소정의 단사 펄스 신호를 출력해 주는 것을 특징으로 한다.Here, the voltage level detecting circuit unit detects a voltage level of an external power supply when an active VLDC enable signal, which is a single yarn pulse, is input from a single yarn pulse generator and detects a voltage level of an external power supply to provide a switching control corresponding to the voltage level. It is characterized by outputting a signal.

나아가, 상술한 반도체 소자의 전원 안정화 회로는, 상기 전압 레벨 검출부에서 스위칭 제어를 위해 출력해 주는 단사 펄스 신호를 입력받은 특정 래치에서만 스위치 턴온 신호를 스위칭부의 대응하는 스위치로 출력해 주고, 그 이외의 래치에서는 스위치 턴오프 신호를 스위칭부의 대응하는 스위치로 출력해 주는 다수의 래치로 구성된 래치부를 더 포함하는 것을 특징으로 한다.Furthermore, the above-described power supply stabilization circuit of the semiconductor device outputs the switch turn-on signal to the corresponding switch of the switching unit only in a specific latch that has received the single yarn pulse signal outputted by the voltage level detector for switching control. The latch further includes a latch unit including a plurality of latches for outputting a switch turn-off signal to a corresponding switch of the switching unit.

이때, 상기 래치부를 구성하는 각 래치는, 반도체 소자가 구동됨을 나타내는 비활성 상태의 정지 신호가 리셋 단자로 입력되는 경우 클리어되어 스위치 턴오프 신호를 스위칭부의 대응하는 스위치로 출력해 주는 것을 특징으로 한다.At this time, each latch constituting the latch unit is cleared when an inactive stop signal indicating that the semiconductor element is driven is input to the reset terminal, and outputs a switch turn-off signal to a corresponding switch of the switching unit.

이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에서는 반도체 소자의 크기를 줄이기 위해서 외부 전원 보다 낮은 전원을 내부 로직에 사용하고자 하는 경우 기존의 전압 제어 회로 사용으로 인한 전류 소모를 최소화시키면서 내부 로직에 안정적으로 전원을 공급하기 위한 전원 안정화 회로를 구현하고자 하는데, 이를 위한 회로 구성은 첨부한 도면 도 1과 같다.The present invention provides a power stabilization circuit for stably supplying power to internal logic while minimizing current consumption due to the use of a conventional voltage control circuit when a power source lower than an external power supply is used for internal logic in order to reduce the size of a semiconductor device. To implement, a circuit configuration for this is as shown in Figure 1 attached.

즉, 본 발명에 따른 반도체 소자의 전원 안정화 회로는 도 1에 도시한 바와 같이, 신호 지연부(10)와, 전압 제어 회로부(20)와, 단사 펄스 발생부(One-Shot Pulse Generator)(30)와, 전압 레벨 검출 회로(Voltage Level Detect Circuit)부(40)와, 래치(Latch)부(50)와, 스위칭부(60) 및 전압 강하 회로(Voltage Drop Circuit)부(70)를 구비하여 이루어진다.That is, as shown in FIG. 1, the power stabilization circuit of the semiconductor device according to the present invention includes a signal delay unit 10, a voltage control circuit unit 20, and a single-shot pulse generator unit 30. ), A voltage level detection circuit unit 40, a latch unit 50, a switching unit 60, and a voltage drop circuit unit 70. Is done.

신호 지연부(10)는 반도체 소자의 구동 여부를 나타내는 활성/비활성 상태의 정지 신호(STOP)가 입력되는 경우 그 정지 신호 레벨을 반전시킨 VCC 인에이블 신호(VCC_EN)를 일정시간 지연시켜 전압 제어 회로부(20)로 출력해 준다.The signal delay unit 10 delays the VCC enable signal VCC_EN by inverting the stop signal level for a predetermined time when the active / inactive stop signal STOP indicating whether the semiconductor device is driven is inputted for a predetermined time. Output as (20).

전압 제어 회로부(20)는 신호 지연부(10)에서 출력되는 VCC 인에이블 신호(VCC_EN)에 의해 인에이블/디스에이블 되며, 신호 지연부(10)로부터 활성 상태의 VCC 인에이블 신호(VCC_EN)가 입력되는 동안에 외부 전원(VDD_E)을 입력받아 내부 로직에 필요한 정전압(VDD_I)을 출력해 준다.The voltage control circuit unit 20 is enabled / disabled by the VCC enable signal VCC_EN output from the signal delay unit 10, and an active VCC enable signal VCC_EN is received from the signal delay unit 10. During input, it receives an external power supply (VDD_E) and outputs a constant voltage (VDD_I) necessary for internal logic.

단사 펄스 발생부(30)는 반도체 소자가 구동되지 않음을 나타내는 활성 상태의 정지 신호(STOP)가 입력되는 경우 그에 대응하는 단사 펄스의 VLDC 인에이블 신호(VLDC_EN)를 전압 레벨 검출 회로부(40) 및 래치부(50)의 클럭 입력 단자(CK)로 출력해 준다.The single yarn pulse generator 30 may output the VLDC enable signal VLDC_EN of the single yarn pulse corresponding to the voltage level detection circuit unit 40 when the stop signal STOP in an active state indicating that the semiconductor device is not driven is input. Output is made to the clock input terminal CK of the latch section 50.

전압 레벨 검출 회로부(40)는 단사 펄스 발생부(30)로부터 단사 펄스의 VLDC 인에이블 신호(VLDC_EN)가 입력되는 경우 외부 전원(VDD_E)의 전압 레벨을 검출하여 그 전압 레벨에 대응하는 래치부(50)의 입력 단자(D)로 소정의 신호를 출력해 준다.The voltage level detecting circuit unit 40 detects the voltage level of the external power supply VDD_E when the VLDC enable signal VLDC_EN of the single yarn pulse is input from the single yarn pulse generator 30, and detects the voltage level of the latch unit corresponding to the voltage level. A predetermined signal is output to the input terminal D of 50).

래치부(50)는 단사 펄스 발생부(30)로부터 소정의 단사 펄스가 클럭 입력 단자(CK)를 통해 입력되는 경우 전압 레벨 검출 회로부(40)로부터 출력되는 신호(OUT3_6/OUT4_5/OUT5_5)를 입력받아 대응하는 스위치 턴온(Turn-On) 신호(I_OUT3_6/I_OUT4_5/I_OUT5_5)를 스위칭부(60)로 출력해 주며, 반도체 소자가 구동됨을 나타내는 비활성 상태의 정지 신호(STOP)가 리셋 단자(RS)로 입력되는 경우에 클리어되어 스위치 턴오프(Turn-Off) 신호(I_OUT3_6/I_OUT4_5/I_OUT5_5)를 스위칭부(60)로 출력해 준다.The latch unit 50 inputs a signal OUT3_6 / OUT4_5 / OUT5_5 output from the voltage level detection circuit unit 40 when a predetermined single pulse is input through the clock input terminal CK from the single yarn pulse generator 30. And outputs the corresponding switch turn-on signal I_OUT3_6 / I_OUT4_5 / I_OUT5_5 to the switching unit 60, and the inactive stop signal STOP indicating that the semiconductor device is driven is reset to the reset terminal RS. In the case of input, the signal is cleared to output the switch turn-off signal I_OUT3_6 / I_OUT4_5 / I_OUT5_5 to the switching unit 60.

스위칭부(60)는 래치부(50)로부터 출력되는 스위치 제어 신호(스위치 턴온 신호/스위치 턴오프 신호)(I_OUT3_6/I_OUT4_5/I_OUT5_5)에 의해 턴온/턴오프 되어 외부 전원(VDD_E)을 전압 강하 회로부(70)로 연결 또는 차단해 준다.The switching unit 60 is turned on / off by the switch control signal (switch turn-on signal / switch turn-off signal) (I_OUT3_6 / I_OUT4_5 / I_OUT5_5) output from the latch unit 50 to turn off the external power supply VDD_E. (70) to connect or block.

전압 강하 회로부(70)는 스위칭부(60)의 대응하는 스위치가 턴온 되는 경우 외부 전원(VDD_E)을 일정레벨 전압 강하시켜 내부 로직에 필요한 전원(VDD_I)을 출력해 준다.When the corresponding switch of the switching unit 60 is turned on, the voltage drop circuit unit 70 lowers the external power supply VDD_E by a predetermined level to output the power supply VDD_I required for the internal logic.

상술한 반도체 소자의 전원 안정화 회로에 있어서, 본 발명의 실시예에서는 도 1에 예시한 바와 같이, 3개의 래치(51~53) 및 스위치(SW1~SW3)와, 2개의 전압 강하 회로(71, 72)로 구성되는 경우를 예시하고 있다.In the above-described power supply stabilization circuit of the semiconductor element, in the embodiment of the present invention, as illustrated in FIG. 1, three latches 51 to 53, switches SW1 to SW3, and two voltage dropping circuits 71, The case of 72) is illustrated.

이러한 전원 안정화 회로의 구동 동작을 첨부한 도면 도 2를 참조하여 상세하게 설명하면 다음과 같다.The driving operation of the power stabilization circuit will be described in detail with reference to FIG. 2.

본 발명의 구동 동작을 설명하기에 앞서, 이하의 설명에서 전압 제어 회로부(20)는 내부 로직에 필요한 전원(VDD_I)으로 3.5V를 출력해 주고, 전압 레벨 검출 회로부(40)는 외부 전원(VDD_E)의 전압 레벨을 3.6V 미만인 경우와 3.6V~4.5V 미만인 경우 및 4.5V~5.5V 미만인 경우로 구분하여 검출하는 것으로 가정하기로 한다. 또한, 전압 강하 회로부(70)의 제1전압 강하 회로(71)는 외부 전원(VDD_E)을 2.1V 전압 강하시켜 출력하고, 제2전압 강하 회로(72)는 외부 전원(VDD_E)을 1.4V 전압 강하시켜 출력하는 것으로 가정하기로 한다.Prior to describing the driving operation of the present invention, in the following description, the voltage control circuit 20 outputs 3.5V to the power supply VDD_I required for internal logic, and the voltage level detection circuit 40 40 supplies the external power supply VDD_E. It is assumed that the detection is performed by dividing the voltage level of) into less than 3.6V, less than 3.6V to less than 4.5V, and less than 4.5V to less than 5.5V. In addition, the first voltage drop circuit 71 of the voltage drop circuit section 70 outputs the voltage of the external power supply VDD_E by 2.1V, and the second voltage drop circuit 72 outputs the voltage 1.4V of the external power supply VDD_E. It is assumed that the output is lowered.

먼저, 반도체 소자가 구동됨을 나타내는 비활성 상태의 정지 신호(STOP)인 로우레벨의 정지 신호(STOP)가 입력되는 경우 신호 지연부(10)는 그 정지 신호 레벨을 반전시켜 활성 신호인 하이레벨의 VCC 인에이블 신호(VCC_EN)를 일정시간 지연시켜서 전압 제어 회로부(20)로 출력해 주게 된다. First, when a low level stop signal STOP, which is an inactive stop signal STOP indicating that the semiconductor device is driven, is input, the signal delay unit 10 inverts the stop signal level so that a high level VCC is an active signal. The enable signal VCC_EN is delayed for a predetermined time and outputted to the voltage control circuit unit 20.

따라서, 반도체 소자가 구동되고 있는 동안에는 신호 지연부(10)에서 출력되 는 하이레벨의 VCC 인에이블 신호(VCC_EN)에 의해 전압 제어 회로부(20)가 인에이블 되고, 그 전압 제어 회로부(20)에서 외부 전원(VDD_E)을 입력받아 내부 로직에 필요한 3.5V의 정전압(VDD_I)을 출력해 주게 된다.Accordingly, while the semiconductor device is being driven, the voltage control circuit unit 20 is enabled by the high level VCC enable signal VCC_EN output from the signal delay unit 10, and the voltage control circuit unit 20 It receives the external power supply (VDD_E) and outputs the constant voltage (VDD_I) of 3.5V necessary for internal logic.

이때, 반도체 소자가 구동됨을 나타내는 비활성 상태의 정지 신호(STOP)인 로우레벨의 정지 신호(STOP)는 신호 지연부(10) 뿐만 아니라 래치부(50)를 구성하는 각 래치의 리셋 단자(RS)로도 입력되고, 이에 따라 래치부(50)의 각 래치(51~53)는 클리어되어 스위치 턴오프 신호(I_OUT3_6/I_OUT4_5/I_OUT5_5)를 스위칭부(60)의 각 스위치(SW1~SW3)로 출력해 줌으로써, 외부 전원이 전압 강하 회로부(70)로 연결(입력)되는 것을 차단해 주게 된다.At this time, the low level stop signal STOP, which is an inactive stop signal STOP indicating that the semiconductor device is driven, is not only a signal delay unit 10 but also a reset terminal RS of each latch constituting the latch unit 50. Also, the latches 51 to 53 of the latch unit 50 are cleared, thereby outputting the switch turn-off signals I_OUT3_6 / I_OUT4_5 / I_OUT5_5 to the switches SW1 to SW3 of the switching unit 60. In this case, the external power is blocked from being connected (input) to the voltage drop circuit unit 70.

이와 반대로, 반도체 소자가 구동되지 않음을 나타내는 즉, 정지 모드임을 나태는 활성 상태의 정지 신호(STOP)인 하이레벨의 정지 신호(STOP)가 입력되는 경우 신호 지연부(10)는 그 정지 신호 레벨을 반전시켜 비활성 신호인 로우레벨의 VCC 인에이블 신호(VCC_EN)를 일정시간 지연시켜서 전압 제어 회로부(20)로 출력해 줌으로써, 그 전압 제어 회로부(20)를 일정시간 후에 디스에이블 시키게 된다.On the contrary, when the high level stop signal STOP, which is an active stop signal STOP indicating that the semiconductor device is not driven, that is, the stop mode is input, the signal delay unit 10 receives the stop signal level. By inverting the signal, the low-level VCC enable signal VCC_EN, which is an inactive signal, is delayed for a predetermined time and outputted to the voltage control circuit unit 20, thereby disabling the voltage control circuit unit 20 after a predetermined time.

또한, 활성 상태의 정지 신호(STOP)인 하이레벨의 정지 신호(STOP)는 신호 지연부(10)로 입력됨과 동시에 단사 펄스 발생부(30)의 입력단 및 래치부(50)를 구성하는 각 래치(51~53)의 리셋 단자(RS)로 입력되며, 이에 따라 단사 펄스 발생부(30)는 하이레벨의 정지 신호(STOP) 입력에 대응하는 단사 펄스인 하이레벨의 VLDC 인에이블 신호(VLDC_EN)를 전압 레벨 검출 회로부(40) 및 래치부(50)의 클럭 입력 단자(CK)로 출력해 주게 된다.In addition, the high level stop signal STOP, which is the stop signal STOP in the active state, is input to the signal delay unit 10 and each latch constituting the input terminal and the latch unit 50 of the single yarn pulse generator 30. The single-shot pulse generator 30 is input to the reset terminals RS of 51 to 53 so that the single-shot pulse generator 30 is a single-level pulse corresponding to the high-level stop signal STOP input of the high-level VLDC enable signal VLDC_EN. Is output to the clock input terminal CK of the voltage level detection circuit section 40 and the latch section 50.

그리고, 단사 펄스 발생부(30)에서 출력되는 단사 펄스인 하이레벨의 VLDC 인에이블 신호(VLDC_EN)에 의해 전압 레벨 검출 회로부(40)가 인에이블 되며, 그 전압 레벨 검출 회로부(40)에서 외부 전원(VDD_E)의 전압 레벨을 검출하여 그 전압 레벨에 대응하는 래치부(50)의 입력 단자(D)로 소정의 신호를 출력해 준다.In addition, the voltage level detection circuit unit 40 is enabled by the high level VLDC enable signal VLDC_EN, which is a single yarn pulse output from the single yarn pulse generator 30, and the voltage level detection circuit unit 40 supplies an external power source. The voltage level of the VDD_E is detected, and a predetermined signal is output to the input terminal D of the latch unit 50 corresponding to the voltage level.

예를 들어, 전압 레벨 검출 회로부(40)에서 외부 전원(VDD_E)의 전압 레벨을 검출한 결과, 외부 전원이 4.5V~5.5V 미만이면 래치부(50)의 제1래치(51)로 하이레벨 신호(OUT5_5)를 출력해 주게 되고, 외부 전원이 3.6V~4.5V 미만이면 래치부(50)의 제2래치(52)로 하이레벨 신호(OUT4_5)를 출력해 주게 되며, 외부 전원이 3.6V 미만이면 래치부(50)의 제3래치(53)로 하이레벨 신호(OUT3_6)를 출력해 주게 된다. 이때 다른 래치로는 로우레벨 신호를 출력해 준다.For example, when the voltage level detecting circuit unit 40 detects the voltage level of the external power supply VDD_E, when the external power supply is less than 4.5 V to 5.5 V, the first latch 51 of the latch unit 50 is high level. When the external power supply is less than 3.6V to 4.5V, the high level signal OUT4_5 is output to the second latch 52 of the latch unit 50, and the external power supply is 3.6V. If less, the high level signal OUT3_6 is output to the third latch 53 of the latch unit 50. The other latch outputs a low level signal.

이렇게 하여, 전압 레벨 검출 회로부(40)에서 외부 전원(VDD_E)의 전압 레벨을 검출하여 그 전압 레벨에 대응하는 래치부(50)의 특정 래치(51/52/53)로 소정의 하이레벨 신호(OUT3_6/OUT4_5/OUT5_5)를 출력해 주게 되면, 래치부(50)를 구성하는 각 래치(51~53) 중에서 전압 레벨 검출 회로부(40)로부터 하이레벨 신호를 입력받은 래치(51/52/53)는 단사 펄스 발생부(30)로부터 클럭 입력 단자(CK)를 통해 단사 펄스인 하이레벨의 VLDC 인에이블 신호(VLDC_EN)가 래치 펄스로 입력됨에 따라 그 단사 펄스가 입력되는 동안에 스위치 턴온 신호(I_OUT3_6/I_OUT4_5/I_OUT5_5)인 하이레벨의 스위치 제어 신호를 대응하는 스위칭부(60)의 특정 스위치(SW1/SW2/SW3)로 출력해 주게 된다. 이때, 전압 레벨 검출 회로부(40)로부터 로우레벨 신호를 입력받은 다른 래치들은 스위치 턴오프 신호)인 로우레벨의 스위치 제어 신호를 대응 하는 스위칭부(60)의 해당 스위치로 출력해 주게 된다.In this way, the voltage level detecting circuit unit 40 detects the voltage level of the external power supply VDD_E and transmits the predetermined high level signal to the specific latch 51/52/53 of the latch unit 50 corresponding to the voltage level. When outputting OUT3_6 / OUT4_5 / OUT5_5, the latches 51/52/53 that have received a high level signal from the voltage level detection circuit unit 40 among the latches 51 to 53 constituting the latch unit 50. As the high level VLDC enable signal VLDC_EN is input as a latch pulse from the single pulse pulse generator 30 through the clock input terminal CK, the switch turn-on signal I_OUT3_6 / The high level switch control signal I_OUT4_5 / I_OUT5_5) is outputted to the specific switch SW1 / SW2 / SW3 of the corresponding switching unit 60. In this case, the other latches receiving the low level signal from the voltage level detection circuit unit 40 output the low level switch control signal (switch turn off signal) to the corresponding switch of the corresponding switching unit 60.

예를 들어, 전압 레벨 검출 회로부(40)에서 외부 전원(VDD_E)의 전압 레벨이 4.5V~5.5 미만인 것으로 검출됨에 따라 래치부(50)의 제1래치(51)로 하이레벨 신호(OUT5_5)를 출력해 준 경우에는 제1래치(51)에서만 스위칭부(60)의 대응하는 제1스위치(SW1)로 스위치 턴온 신호(I_OUT5_5)를 출력해 주게 되고, 전압 레벨 검출 회로부(40)에서 외부 전원(VDD_E)의 전압 레벨이 3.6V~4.5V 미만인 것으로 검출됨에 따라 래치부(50)의 제2래치(52)로 하이레벨 신호(OUT4_5)를 출력해 준 경우에는 제2래치(52)에서만 스위칭부(60)의 대응하는 제2스위치(SW2)로 스위치 턴온 신호(I_OUT4_5)를 출력해 주게 되며, 전압 레벨 검출 회로부(40)에서 외부 전원(VDD_E)의 전압 레벨이 3.6V 미만인 것으로 검출됨에 따라 래치부(50)의 제3래치(53)로 하이레벨 신호(OUT3_6)를 출력해 준 경우에는 제3래치(53)에서만 스위칭부(60)의 대응하는 제3스위치(SW3)로 스위치 턴온 신호(I_OUT3_6)를 출력해 주게 된다.For example, as the voltage level detection circuit unit 40 detects that the voltage level of the external power supply VDD_E is less than 4.5 V to 5.5, the high level signal OUT5_5 is transmitted to the first latch 51 of the latch unit 50. In the case of the output, the switch turn-on signal I_OUT5_5 is output to the first switch SW1 of the switching unit 60 only in the first latch 51, and the voltage level detection circuit unit 40 outputs an external power source ( When the voltage level of VDD_E is detected to be less than 3.6 V to 4.5 V, when the high level signal OUT4_5 is output to the second latch 52 of the latch unit 50, the switching unit only in the second latch 52. The switch turn-on signal I_OUT4_5 is output to the corresponding second switch SW2 of 60, and the voltage level detection circuit 40 detects that the voltage level of the external power supply VDD_E is less than 3.6V. When the high level signal OUT3_6 is output to the third latch 53 of the unit 50, switching is performed only in the third latch 53. It is dropped to output a third switch (SW3) turn-signal switch (I_OUT3_6) to the corresponding (60).

그리고, 스위칭부(60)의 각 스위치(SW1~SW3)는 래치부(50)의 대응하는 래치(51~53)로부터 출력되는 스위치 제어 신호(스위치 턴온 신호/스위치 턴오프 신호)(I_OUT3_6, I_OUT4_5, I_OUT5_5)에 따라 턴온 또는 턴오프 되어 외부 전원(VDD_E)을 전압 강하 회로부(70)로 연결 또는 차단해 주게 되는데, 이때, 스위칭부(60)를 구성하는 각 스위치(SW1~SW3) 중에서 자신과 대응하는 래치부(50)의 래치(51~53)에서 스위치 턴온 신호를 출력한 특정 스위치(SW1/SW2/SW3)만이 턴온 되면서 외부 전원(VDD_E)을 전압 강하 회로부(70)의 대응하는 전압 강하 회로(71/72)로 연결해 주게 되며, 그 전압 강하 회로(71/72)에서 외부 전원(VDD_E)을 일정레벨 전압 강하시 켜 내부 로직에 필요한 전원(VDD_I)을 출력해 준다.Each switch SW1 to SW3 of the switching unit 60 is a switch control signal (switch turn-on signal / switch turn-off signal) output from the corresponding latches 51 to 53 of the latch unit 50 (I_OUT3_6, I_OUT4_5). , I_OUT5_5 is turned on or turned off to connect or cut off the external power supply VDD_E to the voltage drop circuit unit 70. At this time, it may be connected to itself from among the switches SW1 to SW3 constituting the switching unit 60. Only the specific switch SW1 / SW2 / SW3 outputting the switch turn-on signal from the latches 51 to 53 of the corresponding latch unit 50 is turned on and the external power supply VDD_E is applied to the corresponding voltage drop of the voltage drop circuit unit 70. The voltage drop circuit 71/72 connects the circuit 71/72 to turn on the external power supply VDD_E at a constant level to output the power supply VDD_I required for the internal logic.

따라서, 외부 전원(VDD_E)의 전압 레벨이 4.5V~5.5V 미만인 경우 전압 레벨 검출 회로부(40)에서 외부 전원(VDD_E)의 전압 레벨이 4.5V~5.5V 미만인 것으로 검출되어 래치부(50)의 제1래치(51)로 하이레벨 신호(OUT5_5)를 출력해 줌에 따라 제1래치(51)를 통해 스위칭부(60)의 대응하는 제1스위치(SW1)로 스위치 턴온 신호(I_OUT5_5)가 출력되고, 이로 인해 제1스위치(SW1)가 턴온 되면서 외부 전원이 전압 강하 회로부(70)의 제1전압 강하 회로(71)로 입력되면, 제1전압 강하 회로(71)에서 그 외부 전원(VDD_E)을 2.1V 전압 강하시켜 출력시킴으로써 내부 로직으로 2.4V로부터 최대 3.4V의 안정적인 전원(VDD_I)을 공급하게 된다.Therefore, when the voltage level of the external power supply VDD_E is less than 4.5 V to 5.5 V, the voltage level detection circuit unit 40 detects that the voltage level of the external power supply VDD_E is less than 4.5 V to 5.5 V, and thus the latch portion 50 of the latch unit 50. As the high level signal OUT5_5 is output to the first latch 51, the switch turn-on signal I_OUT5_5 is output to the corresponding first switch SW1 of the switching unit 60 through the first latch 51. As a result, when the first switch SW1 is turned on and an external power source is input to the first voltage drop circuit 71 of the voltage drop circuit unit 70, the external power source VDD_E is transmitted from the first voltage drop circuit 71. By outputting a 2.1V voltage drop, the internal logic supplies a stable supply (VDD_I) from 2.4V up to 3.4V.

이와 마찬가지로, 외부 전원(VDD_E)의 전압 레벨이 3.6V~4.5V인 경우 전압 레벨 검출 회로부(40)에서 외부 전원(VDD_E)의 전압 레벨이 3.6V~4.5V 이상인 것으로 검출되어 래치부(50)의 제2래치(52)로 하이레벨 신호(OUT4_5)를 출력해 줌에 따라 제2래치(52)를 통해 스위칭부(60)의 대응하는 제2스위치(SW2)로 스위치 턴온 신호(I_OUT5_5)가 출력되고, 이로 인해 제2스위치(SW2)가 턴온 되면서 외부 전원(VDD_E)이 전압 강하 회로부(70)의 제2전압 강하 회로(72)로 입력되면, 제2전압 강하 회로(72)에서 그 외부 전원(VDD_E)을 1.4V 전압 강하시켜 출력시킴으로써 내부 로직으로 2.2V로부터 최대 3.1V의 안정적인 전원(VDD_I)을 공급하게 된다.Similarly, when the voltage level of the external power supply VDD_E is 3.6V to 4.5V, the voltage level detecting circuit unit 40 detects that the voltage level of the external power supply VDD_E is 3.6V to 4.5V or more and the latch unit 50 is detected. As the high level signal OUT4_5 is output to the second latch 52 of the switch, the switch turn-on signal I_OUT5_5 is transmitted to the corresponding second switch SW2 of the switching unit 60 through the second latch 52. When the external power supply VDD_E is input to the second voltage drop circuit 72 of the voltage drop circuit unit 70 while the second switch SW2 is turned on, the second switch SW2 is turned on. By outputting the power supply (VDD_E) with a 1.4V voltage drop, the internal logic supplies a stable power supply (VDD_I) from 2.2V up to 3.1V.

또한, 외부 전원(VDD_E)의 전압 레벨이 3.6V 미만인 경우에는 전압 레벨 검출 회로부(40)에서 외부 전원(VDD_E)의 전압 레벨이 3.6V 미만인 것으로 검출되어 래치부(50)의 제3래치(53)로 하이레벨 신호(OUT3_6)를 출력해 줌에 따라 제3래치 (53)를 통해 스위칭부(60)의 대응하는 제3스위치(SW3)로 스위치 턴온 신호(I_OUT3_6)가 출력되고, 이로 인해 제3스위치(SW3)가 턴온 되면서 외부 전원(VDD_E)을 전압 강하 회로부(70)로 연결하지 않고 그대로 내부 로직으로 연결함으로써 그 외부 전원 즉, 3.6V 미만인 외부 전원(VDD_E)을 내부 로직의 전원(VDD_I)으로 공급하게 된다.In addition, when the voltage level of the external power supply VDD_E is less than 3.6 V, the voltage level detection circuit unit 40 detects that the voltage level of the external power supply VDD_E is less than 3.6 V, and thus the third latch 53 of the latch unit 50 is provided. In response to the high level signal OUT3_6 being outputted, the switch turn-on signal I_OUT3_6 is outputted through the third latch 53 to the corresponding third switch SW3 of the switching unit 60. When the three switches SW3 are turned on, the external power supply VDD_E is connected to the internal logic as it is, without connecting the external power supply VDD_E to the voltage drop circuit unit 70. ) Will be supplied.

따라서, 반도체 소자가 구동되지 않는 정지 모드 즉, 활성 상태의 정지 신호(STOP)인 하이레벨의 정지 신호(STOP)가 입력되는 경우에는 일정시간 즉, 신호 지연 회로부(10)에 의한 지연 시간 동안 전압 제어 회로부(20)에서 내부 로직에 필요한 전원(VDD_I)을 공급하게 되며, 일정시간이 경과하여 신호 지연 회로부(10)에서 비활성 신호인 로우레벨의 VCC 인에이블 신호(VCC_EN)를 전압 제어 회로부(20)로 출력해 준 후에는 그 전압 제어 회로부(20)가 디스에이블 되어 더 이상 전류가 소모되지 않게 되며, 이후부터 외부 전원(VDD_E)이 전압 제어 회로부(20)에서 출력해 주는 정전압 보다 작은 경우(이 경우에는 외부 전원이 내부 로직에 직접 공급됨)를 제외하고는 전압 강하 회로부(70)에서 외부 전원(VDD_E)을 일정레벨 전압 강하시켜 내부 로직에 안정적으로 전원(VDD_I)을 공급하기 때문에 전압 제어 회로에 의한 전류 소모를 최소화할 수 있게 되는데, 이때, 내부 로직으로 공급되는 전원인 내부 전원(VDD_I)이 전압 제어 회로부(20)에서 출력해 주는 정전압인 3.5V 보다 작더라도 반도체 소자가 구동되지 않는 상태(정지 상태)에서는 전류 소모가 없으므로 내부 로직은 오동작하지 않게 된다.Therefore, when a stop mode in which the semiconductor device is not driven, that is, a stop signal STOP having a high level, which is an active stop signal STOP, is input, a voltage is maintained for a predetermined time, that is, a delay time by the signal delay circuit unit 10. The control circuit unit 20 supplies the power VDD_I necessary for the internal logic, and after a predetermined time, the low voltage VCC enable signal VCC_EN, which is an inactive signal, is supplied from the signal delay circuit unit 10 to the voltage control circuit unit 20. After outputting to), the voltage control circuit unit 20 is disabled so that current is no longer consumed. Since, the external power supply VDD_E is smaller than the constant voltage output from the voltage control circuit unit 20 ( In this case, except for the external power supply directly to the internal logic, the voltage drop circuit unit 70 supplies the power supply VDD_I to the internal logic stably by dropping the external power supply VDD_E at a constant level. Therefore, current consumption by the voltage control circuit can be minimized. At this time, even if the internal power supply VDD_I, which is the power supplied to the internal logic, is smaller than 3.5V, which is the constant voltage output from the voltage control circuit unit 20, the semiconductor device In the non-driven state (stop state), there is no current consumption, so the internal logic does not malfunction.

또한, 본 발명의 전압 레벨 검출 회로부(40)에서 래치부(50)의 대응하는 래 치(51~53)로 출력해 주는 하이레벨 신호(OUT3_6/OUT4_5/OUT5_5)는 도 3에 예시한 바와 같이 하이레벨 유지시간이 짧은 펄스이므로 잠시 동안만 전류 소모가 발생되고, 전압 강하 회로부(70)의 경우 전류 소모가 없는 회로이므로 정지 모드에서 전류 소모를 최소화시킬 수 있게 되며, 정지 모드가 해제되는 경우에는 래치부(50)의 각 래치(51~53)들이 모두 클리어(Clear) 되면서 스위치 턴오프 신호(I_OUT3_6, I_OUT4_5, I_OUT5_5)를 출력함에 따라 스위칭부(60)의 각 스위치(SW1~SW3)들이 모두 턴오프 되므로, 이때부터는 전압 제어 회로부(20)가 동작되어 내부 로직에 안정적인 전원(VDD_I)을 공급하게 된다.In addition, the high level signal OUT3_6 / OUT4_5 / OUT5_5 output from the voltage level detection circuit unit 40 of the present invention to the corresponding latches 51 to 53 of the latch unit 50 is illustrated in FIG. 3. Since the high level holding time is a short pulse, current consumption occurs only for a while, and in the case of the voltage drop circuit unit 70, since no current consumption occurs, the current consumption can be minimized in the stop mode, and the stop mode is released. As each latch 51 to 53 of the latch unit 50 is cleared, the switch turn-off signals I_OUT3_6, I_OUT4_5, and I_OUT5_5 are output, so that each switch SW1 to SW3 of the switching unit 60 is all Since the turn-off, the voltage control circuit 20 is operated from this time to supply a stable power supply (VDD_I) to the internal logic.

나아가, 본 발명에 따른 실시예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.In addition, the embodiment according to the present invention is not limited to the above-described embodiments, and various alternatives, modifications, and changes can be made within the scope apparent to those skilled in the art.

이상과 같이, 본 발명은 반도체 소자가 정지 모드인 경우 내부 로직에 전원을 공급하는 전압 제어 회로를 디스에이블 시키고, 그 대신에 외부 전원을 일정레벨 전압 강하시켜 반도체 소자의 내부 로직에 공급함으로써, 반도체 소자에 사용되는 전압 제어 회로로 인한 전류 소모를 최소화시킴과 동시에 내부 로직에 안정적인 전원을 공급할 수 있게 된다.As described above, the present invention, by disabling the voltage control circuit for supplying power to the internal logic when the semiconductor device is in the stop mode, and instead of supplying the external power to the internal logic of the semiconductor device by a predetermined level voltage drop, This minimizes the current consumption due to the voltage control circuitry used in the device while providing a stable supply of power to the internal logic.

또한, 본 발명은 반도체 소자에서 외부 전원을 일정레벨 전압 강하시켜 내부 로직에 공급하는데 있어, 전압 레벨 검출 회로에서 외부 전원의 전압 레벨을 검출 한 후에 단사 펄스로서 하이레벨 신호를 출력하여 그 전압 레벨에 따라 대응하는 래치를 통해 스위치를 턴온시켜 특정 전압 강하 회로로 외부 전원을 연결함으로써, 외부 전원을 일정레벨 전압 강하시켜 내부 로직에 안정적인 전원을 공급할 수 있게 되며, 이때 전압 레벨 검출 회로에서 출력하는 하이레벨 신호는 단사 펄스이므로 잠시 동안만 전류 소모가 발생되고, 전압 강하 회로의 경우 전류 소모가 없으므로 전체적인 전류 소모를 최소화시킬 수 있게 된다.In addition, in the present invention, in the semiconductor device, when the external power is supplied to the internal logic by dropping the voltage at a constant level, the voltage level detection circuit detects the voltage level of the external power and outputs a high level signal as a single pulse to the voltage level. Therefore, by turning on the switch through the corresponding latch and connecting the external power to a specific voltage drop circuit, it is possible to supply a stable power to the internal logic by dropping the external power supply to a certain level, and at this time, the high level output from the voltage level detection circuit. Since the signal is a single pulse, current consumption occurs for only a short time, and in the case of the voltage drop circuit, there is no current consumption, thereby minimizing the overall current consumption.

Claims (7)

반도체 소자의 구동 여부를 나타내는 활성/비활성 상태의 정지 신호에 대응하여 디스에이블/인에이블 되며, 비활성 상태의 정지 신호가 입력되는 동안에 외부 전원을 입력받아 내부 로직에 정전압을 공급해 주는 전압 제어 회로부와;A voltage control circuit unit configured to be disabled / enabled in response to a stop signal in an active / inactive state indicating whether the semiconductor device is driven, and to receive an external power and supply a constant voltage to internal logic while a stop signal in the inactive state is input; 상기 전압 제어 회로부가 디스에이블 되는 경우에 외부 전원이 연결되는 특정 전압 강하 회로에서 그 외부 전원을 일정레벨 전압 강하시켜 내부 로직에 소정의 전원을 공급해 주는 전압 강하 회로부와;A voltage drop circuit unit for supplying predetermined power to internal logic by dropping the external power by a predetermined level in a specific voltage drop circuit to which an external power source is connected when the voltage control circuit unit is disabled; 상기 반도체 소자가 정지 모드임을 나타내는 활성 상태의 정지 신호가 입력되는 경우에 외부 전원의 전압 레벨을 검출하여 그 전압 레벨이 상기 전압 제어 회로부에서 출력되는 정전압 이하로 전압 강하가 이루어지도록 상기 외부 전원을 대응하는 전압 강하 회로로 연결시켜 주기 위한 스위칭 제어 기능을 수행하는 전압 레벨 검출 회로부와;When the stop signal of the active state indicating that the semiconductor device is in the stop mode is input, the voltage level of the external power source is detected and the external power source is applied so that the voltage level falls below a constant voltage output from the voltage control circuit unit. A voltage level detection circuit unit performing a switching control function for connecting to a voltage drop circuit; 상기 전압 레벨 검출 회로부의 스위칭 제어에 따라 하나의 스위치가 턴온 되면서 상기 외부 전원을 대응하는 전압 강하 회로로 연결해 주는 다수의 스위치로 구성된 스위칭부를 포함하는 것을 특징으로 하는 반도체 소자의 전원 안정화 회로.And a switching unit including a plurality of switches for connecting the external power supply to a corresponding voltage drop circuit while one switch is turned on according to the switching control of the voltage level detecting circuit unit. 제 1항에 있어서,The method of claim 1, 상기 반도체 소자가 정지 모드임을 나타내는 활성 상태의 정지 신호가 입력 되는 경우 그 정지 신호 레벨을 반전시킨 비활성 상태의 VCC 인에이블 신호를 일정시간 지연시켜 전압 제어 회로부에 출력해 줌으로써 그 전압 제어 회로부를 디스에이블 시키는 신호 지연부를 더 포함하는 것을 특징으로 하는 반도체 소자의 전원 안정화 회로.When the stop signal in the active state indicating that the semiconductor device is in the stop mode is input, the inactive VCC enable signal in which the stop signal level is inverted is delayed for a predetermined time and output to the voltage control circuit part to disable the voltage control circuit part. A power supply stabilization circuit of a semiconductor device, characterized in that it further comprises a signal delay unit. 제 2항에 있어서,The method of claim 2, 상기 전압 제어 회로부는, 반도체 소자에 비활성 상태의 정지 신호가 입력됨에 따라 신호 지연부로부터 활성 상태의 VCC 인에이블 신호가 입력되는 동안에 인에이블되어 내부 로직에 필요한 정전압을 공급해 주는 것을 특징으로 하는 반도체 소자의 전원 안정화 회로.The voltage control circuit unit may be enabled while the inactive stop signal is input to the semiconductor device while the active VCC enable signal is input from the signal delay unit to supply a constant voltage required for internal logic. Power stabilization circuit. 제 1항에 있어서,The method of claim 1, 상기 반도체 소자가 정지 모드임을 나타내는 활성 상태의 정지 신호가 입력되는 경우 그에 대응하는 단사 펄스인 활성 상태의 VLDC 인에이블 신호를 상기 전압 레벨 검출 회로부에 출력해 줌으로써 그 전압 레벨 검출 회로부를 인에이블 시키는 단사 펄스 발생부를 더 포함하는 것을 특징으로 하는 반도체 소자의 전원 안정화 회로.A single yarn for enabling the voltage level detecting circuit unit by outputting the active state VLDC enable signal, which is a single yarn pulse corresponding thereto, to the voltage level detecting circuit unit when an active stop signal indicating that the semiconductor device is in the stop mode is input. The power supply stabilization circuit of the semiconductor device further comprises a pulse generator. 제 4항에 있어서,The method of claim 4, wherein 상기 전압 레벨 검출 회로부는, 단사 펄스 발생부로부터 단사 펄스인 활성 상태의 VLDC 인에이블 신호가 입력되는 경우 외부 전원의 전압 레벨을 검출하여 그 전압 레벨에 대응하는 스위칭 제어를 위해 소정의 단사 펄스 신호를 출력해 주는 것을 특징으로 하는 반도체 소자의 전원 안정화 회로.The voltage level detecting circuit unit detects a voltage level of an external power supply when an active VLDC enable signal, which is a single yarn pulse, is input from a single yarn pulse generator to generate a predetermined single yarn pulse signal for switching control corresponding to the voltage level. A power supply stabilization circuit of a semiconductor device, characterized in that the output. 제 1항에 있어서,The method of claim 1, 상기 전압 레벨 검출부에서 스위칭 제어를 위해 출력해 주는 단사 펄스 신호를 입력받은 특정 래치에서만 스위치 턴온 신호를 스위칭부의 대응하는 스위치로 출력해 주고, 그 이외의 래치에서는 스위치 턴오프 신호를 스위칭부의 대응하는 스위치로 출력해 주는 다수의 래치로 구성된 래치부를 더 포함하는 것을 특징으로 하는 반도체 소자의 전원 안정화 회로.The switch turn-on signal is output to the corresponding switch of the switching part only in a specific latch that receives the single yarn pulse signal output by the voltage level detector for switching control, and in other latches, the switch turn-off signal is corresponding to the switch of the switching part. The power supply stabilization circuit of the semiconductor device, characterized in that it further comprises a latch portion consisting of a plurality of latches to output. 제 6항에 있어서,The method of claim 6, 상기 래치부를 구성하는 각 래치는, 반도체 소자가 구동됨을 나타내는 비활성 상태의 정지 신호가 리셋 단자로 입력되는 경우 클리어되어 스위치 턴오프 신호를 스위칭부의 대응하는 스위치로 출력해 주는 것을 특징으로 하는 반도체 소자의 전원 안정화 회로.Each latch constituting the latch unit is cleared when an inactive stop signal indicating that the semiconductor element is driven is input to the reset terminal, and outputs a switch turn-off signal to a corresponding switch of the switching unit. Power stabilization circuit.
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