KR20060093459A

KR20060093459A - Ｄｖｉ로부터 수신된 데이터에서 데이터 바운더리를 검출하고 데이터 인에이블 신호를 복원할 수 있는 ｄｖｉ 수신기및 그 방법

Info

Publication number: KR20060093459A
Application number: KR1020050014227A
Authority: KR
Inventors: 배천호
Original assignee: 삼성전자주식회사
Priority date: 2005-02-21
Filing date: 2005-02-21
Publication date: 2006-08-25

Abstract

디지털 비디오 인터페이스로부터 수신된 데이터에서 데이터 바운더리를 검출하고 데이터 인에이블 신호를 복원할 수 있는 DVI 수신기 및 그 방법이 개시된다. 본 발명의 실시예에 따른 DVI(digital visual interface) 수신기는 DVI에 의해 전송된 직렬화된 데이터를 수신하여 DVI 송신기에서 송신된 병렬 데이터와 데이터 인에이블 신호를 발생하며, 데이터 정렬부, 바운더리 및 인에이블 신호 발생부, 및 데이터 선택부를 구비한다. 데이터 정렬부는 상기 수신된 데이터를 샘플링한 데이터 신호가 n번 쉬프팅된 현재 데이터, (n-1)번 쉬프팅된 다음 데이터, 및 (n-2)번 쉬프팅된 그 다음 데이터로 이루어지는 검출 입력 신호를 발생한다. 바운더리 및 인에이블 신호 발생부는 상기 현재 데이터와 이전데이터로 이루어지는 제 1 부분 신호와, 상기 이전 데이터와 상기 그 이전 데이터로 이루어지는 제 2 부분 신호를 각각 정합 연산하여 동기 정보들을 발생하고, 상기 동기 정보들에 응답하여 데이터 바운더리, 및 상기 데이터 인에이블 신호를 발생한다. 데이터 선택부는 상기 데이터 바운더리, 및 상기 검출 입력 신호에 응답하여 상기 병렬 데이터를 발생한다. 본 발명에 따른 DVI 수신기는 데이터 조합에서 발생될 수 있는 동기 정보 신호 검출 시 오류를 제거할 수 는 할 수 있는 장점이 있다.

DVI, 데이터 바운더리, 데이터 인에이블 신호

Description

ＤＶＩ로부터 수신된 데이터에서 데이터 바운더리를 검출하고 데이터 인에이블 신호를 복원할 수 있는 ＤＶＩ 수신기 및 그 방법{DVI receiver for detecting data boundary and restoring data enable signal in data received form DVI and method therefor}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 일반적인 DVI 송신기에 대한 블록도이다.

도 2는 본 발명의 실시에에 따른 DVI 수신기에 대한 블록도이다.

도 3은 도 2의 데이터 정렬부에 대한 블록도이다.

도 4는 도 2의 바운더리 및 인에이블 신호 발생부에 대한 블록도이다.

도 5a는 도 4의 현재 데이터 정합부 중 하나의 서브-현재 데이터 정합부에 대한 회로도이다.

도 5b는 도 4의 다음 데이터 정합부 중 하나의 서브-다음 데이터 정합부에 대한 회로도이다.

도 6은 도 4의 동기 정보 발생부에 대한 회로도이다.

도 7은 도 4의 프리 데이터 인에이블 신호 발생부의 동작을 설명하기 위한 타이밍 다이어그램이다.

도 8은 도 4의 데이터 인에이블 신호 생성부에 대한 회로도이다.

도 9는 도 4의 데이터 바운더리 발생부에 대한 회로도이다.

DVI(digital visual interface) 수신기에 관한 것으로서, 특히 2개의 정합부에서 각각 발생되는 바운더리를 이용하여 데이터 조합에서 발생될 수 있는 동기 정보 신호(SYNC)의 검출 오류를 제거할 수 있는 DVI 수신기에 관한 것이다.

DVI(digital visual interface)는 아날로그와 디지털 모니터를 하나의 커넥터에 수용하기 위해 DDWG(Digital Display Working Group)에서 만든 규격이다. DVI를 통해 비디오 데이터가 전송되는 경우, DVI는 데이터를 직렬로 전송하는 직렬 인터페이스(serial interface)이다.

도 1은 일반적인 DVI 송신기에 대한 블록도이다.

DVI 송신기(100)는 B_부호화부(111), G_부호화부(131), 및 R_부호화부(151), 및 B_부호화부(111), G_부호화부(131), 및 R_부호화부(151)의 출력단에 각각 설치된 3개의 시리얼라이저(113, 133, 153)를 구비한다.

B_부호화부(111), G_부호화부(131), 및 R_부호화부(151)는 청색(B), 녹색(G), 적색(R)에 대한 8비트 비디오 신호와 수직 및 수평 동기 신호를 부호화한다. B_부호화부(111), G_부호화부(131), 및 R_부호화부(151)는 동일한 구조이므로, 이 하에서는 B_부호화부(111)에 대해서만 설명한다.

B_부호화부(111)는 동기 신호 부호화부(1111), 천이 최소화부(1113), DC 밸런싱부(1115), 및 멀티플렉서(1117)를 구비한다. 동기 신호 부호화부(1111)는 수평 및 수직 동기 신호(H_SYNC 및 V_SYNC)를 부호화하여 동기 정보 신호(SYNC)를 발생한다.

천이 최소화부(1113)는 8비트 비디오 신호(V_DATA)의 천이가 최소화되도록 비디오 신호(V_DATA)를 부호화한다. DC 밸런싱부(1115)는 비디오 신호(V_DATA)의 DC 밸런싱을 수행한다. 8비트 비디오 신호는 천이 최소화부(1113)와 DC 밸런싱부(1115)를 거치면서 10비트로 부호화된다.

비디오 신호(V_DATA)와 수평 및 수직 동기 신호(H_SYNC 및 V_SYNC)를 부호화한 후, B_부호화부(111)는 데이터 인에이블 신호(DATA_EN)에 응답하여 부호화된 동기 정보 신호(SYNC) 또는 부호화된 비디오 신호(DATA)를 출력한다.

좀 더 자세하게 B_부호화부(111)는, 데이터 인에이블 신호(DATA_EN)가 논리 하이(high)일 때 부호화된 비디오 신호(DATA)를 출력하고, 데이터 인에이블 신호(DATA_EN)가 논리 로우(low)일 때 부호화된 동기 정보 신호(SYNC)를 출력한다.

한편, 시리얼라이저(113)는 B_부호화부(111)에서 출력되는 신호를 직렬화하여 DVI를 통해 전송한다. 즉, DVI에서는 각 채널에서 비디오 신호(DATA)와 동기 정보 신호(SYNC)는 시간-다중화(time-multiplexing)되어 전송된다.

상술한 바와 같이, DVI를 통해 전송되는 데이터는 직렬화되어 전송되므로, 클럭과 데이터 바운더리(data boundary) 사이의 연관성은 사라진다. 즉, DVI 수신 기는 직렬화되어 전송된 데이터를 샘플링하여 비디오 신호(V_DATA)를 복원하여야 하는데, 전송된 데이터를 샘플링할 때 DVI 수신기는 데이터 바운더리를 알 수 없는 상태이다. 따라서, DVI 수신기는 샘플링하여 구한 병렬 데이터를 이용하여 데이터 바운더리를 찾아야 한다.

DVI 송신기(100)는 데이터 인에이블 신호(DATA_EN)가 0일 때 동기 정보 신호(SYNC)를 전송하므로, DVI 수신기는 샘플링된 병렬 데이터에서 동기 정보 신호(SYNC)를 검출함으로써 데이터 바운더리를 찾을 수 있다.

또한, 동기 정보 신호(SYNC)가 존재하는 구간이 블랭크 기간(blank period)이고, 그렇지 않은 구간이 액티브 기간(active period)이므로, 동기 정보 신호(SYNC)를 검출함으로써 데이터 인에이블 신호(DATA_EN)도 복원할 수 있다.

종래에는 정합회로를 이용하여 동기 정보 신호(SYNC) 또는 데이터 인에이블 신호(DATA_EN)를 복원하였다. 이 때, 정합회로에 입력되는 신호는 DVI로부터 수신된 데이터를 샘플링한 신호로 총 20 비트로 구성된다.

이러한 종래의 복원 방법은, 정합회로에 입력되는 값이 정확히 다음에 올 데이터가 아닌 경우가 대부분이어서 동기 정보 신호(SYNC)를 검출할 때 오류가 발생하는 문제점이 있으며, 이에 따라 데이터 인에이블 신호(DATA_EN)를 복원할 때 오류가 발생하는 문제점이 있다.

또한, 종래의 복원 방법은 데이터 영역에서 데이터 조합에 의해서 잘못된 동기 정보 신호(SYNC)의 검출이 발생되는 문제점을 보완할 수 없는 문제점이 있다.

본 발명이 이루고자하는 기술적 과제는 2개의 정합부에서 각각 발생되는 바운더리를 이용하여 데이터 조합에서 발생될 수 있는 동기 정보 신호의 검출 오류를 제거할 수 있는 DVI 수신기를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 2개의 정합부에서 각각 발생되는 바운더리를 이용하여 데이터 조합에서 발생될 수 있는 동기 정보 신호의 검출 오류를 제거할 수 있는 데이터 바운더리 검출 및 데이터 인에이블 신호 복원 방법을 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 DVI(digital visual interface) 수신기는 DVI에 의해 전송된 직렬화된 데이터를 수신하여 DVI 송신기에서 송신된 병렬 데이터와 데이터 인에이블 신호를 발생하며, 데이터 정렬부, 바운더리 및 인에이블 신호 발생부, 및 데이터 선택부를 구비한다. 데이터 정렬부는 상기 수신된 데이터를 샘플링한 데이터 신호가 n번 쉬프팅된 현재 데이터, (n-1)번 쉬프팅된 다음 데이터, 및 (n-2)번 쉬프팅된 그 다음 데이터로 이루어지는 검출 입력 신호를 발생한다. 바운더리 및 인에이블 신호 발생부는 상기 현재 데이터와 이전데이터로 이루어지는 제 1 부분 신호와, 상기 이전 데이터와 상기 그 이전 데이터로 이루어지는 제 2 부분 신호를 각각 정합 연산하여 동기 정보들을 발생하고, 상기 동기 정보들에 응답하여 데이터 바운더리, 및 상기 데이터 인에이블 신호를 발생한다. 데이터 선택부는 상기 데이터 바운더리, 및 상기 검출 입력 신호에 응답하여 상기 병렬 데이터를 발생한다.

본 발명의 실시예에서 상기 n은 3이다.

상기 데이터 정렬부는 제 1 내지 제 3 정렬 레지스터를 구비한다. 제 1 정렬 레지스터는 상기 샘플링된 데이터 신호를 쉬프팅하여 상기 그 다음 데이터를 발생한다. 제 2 정렬 레지스터는 상기 제 1 정렬 레지스터의 출력을 쉬프팅하여 상기 다음 데이터를 발생한다. 제 3 정렬 레지스터는 상기 제 2 정렬 레지스터의 출력을 쉬프팅하여 상기 현재 데이터를 발생한다.

상기 바운더리 및 인에이블 신호 발생부는 데이터 정합부, 동기 정보 발생부, 데이터 인에이블 신호 발생부, 및 바운더리 발생부를 구비한다. 데이터 정합부는 상기 제 1 부분 신호의 데이터들과 상기 제 2 부분 신호의 데이터들을 각각 순차적으로 정합 연산하여 제 1 정합 신호들과 제 2 정합 신호들을 발생한다. 동기 정보 발생부는 상기 제 1 정합 신호들과 상기 제 2 정합 신호들에 응답하여 상기 동기 정보들을 발생한다. 데이터 인에이블 신호 발생부는 상기 동기 정보들에 응답하여 프리 데이터 인에이블 신호를 발생하고, 클럭 신호, 상기 프리 데이터 인에이블 신호, 및 상기 동기 정보들에 응답하여 상기 데이터 인에이블 신호를 발생한다. 바운더리 발생부는 클럭 신호, 및 상기 동기 정보들에 응답하여 데이터 바운더리를 발생한다.

상기 데이터 정합부는 현재 데이터 정합부, 및 다음 데이터 정합부를 구비한다. 현재 데이터 정합부는 상기 제 1 부분 신호의 데이터들을 순차적으로 정합 연산하여 제 1 정합 신호들을 발생한다. 다음 데이터 정합부는 상기 제 2 부분 신호의 데이터들을 순차적으로 정합 연산하여 제 2 정합 신호들을 발생한다. 상기 현재 데이터 정합부는 상기 제 1 부분 신호의 일부 데이터들을 순차적으로 쉬프팅하면서 정합 연산하는 복수의 서브-현재 데이터 정합부들을 구비하고, 상기 다음 데이터 정합부는 상기 제 2 부분 신호의 일부 데이터들을 순차적으로 쉬프팅하면서 정합 연산하는 복수의 서브-다음 데이터 정합부들을 구비한다.

상기 복수의 서브-현재 데이터 정합부들 각각은, 복수의 배타적 논리합 연산부들, 및 논리곱 연산부를 구비한다. 복수의 배타적 논리합 연산부들은 상기 제 1 부분 신호의 일부 데이터들 중 이웃하는 데이터들을 각각 배타적 논리합 연산한다. 논리곱 연산부는 상기 복수의 배타적 논리합 연산부들의 출력들을 논리곱 연산하여 상기 제 1 정합 신호를 발생한다.

상기 복수의 서브-다음 데이터 정합부들 각각은 복수의 배타적 논리합 연산부, 및 논리곱 연산부를 구비한다. 복수의 배타적 논리합 연산부는 상기 제 2 부분 신호의 일부 데이터들 중 이웃하는 데이터들을 각각 배타적 논리합 연산한다. 논리곱 연산부는 상기 복수의 배타적 논리합 연산부들의 출력들을 논리곱 연산하여 상기 제 2 정합 신호를 발생한다.

상기 동기 정보 발생부는 제 1 논리합 연산부, 제 2논리합 연산부, 및 최종 동기 검출 신호 발생부를 구비한다. 제 1 논리합 연산부는 상기 제 1 정합 신호들을 논리합 연산하여 제 1 동기 검출 신호를 발생한다. 제 2 논리합 연산부는 상기 제 2 정합 신호들을 논리합 연산하여 제 2 동기 검출 신호를 발생한다. 최종 동기 검출 신호 발생부는 제 1 바운더리와 제 2 바운더리가 같을 때 상기 제 1 동기 검출 신호와 상기 제 2 동기 검출 신호를 논리곱 연산한 결과를 선택하고, 제 1 바운 더리와 제 2 바운더리가 같지 않을 때 논리 로우 레벨을 갖는 신호를 선택함으로써 최종 동기 검출 신호를 발생한다. 상기 제 1 바운더리는 상기 제 1 정합 신호들로 이루어지고, 상기 제 2 바운더리는 상기 제 2 정합 신호들로 이루어진다.

상기 동기 정보는 상기 제 1 동기 검출 신호, 상기 제 2 동기 검출 신호, 상기 최종 동기 검출 신호, 상기 제 1 바운더리, 및 상기 제 2 바운더리를 구비한다.

데이터 인에이블 신호 발생부는 프리 데이터 인에이블 신호 발생부, 및 데이터 인에이블 신호 생성부를 구비한다. 프리 데이터 인에이블 신호 발생부는 상기 최종 동기 검출 신호가 논리 하이가 되는 시점을 나타내는 최종 동기 신호 시작 펄스와, 상기 최종 동기 검출 신호가 1클럭 주기 지연된 지연 최종 동기 검출 신호를 논리곱 연산하여 프리 데이터 인에이블 신호를 발생한다. 데이터 인에이블 신호 생성부는 상기 제 1 바운더리가 1클럭 주기 지연된 제 1 지연 바운더리와 상기 제 2 바운더리가 2클럭 주기 지연된 제 2 지연 바운더리가 같으면 상기 프리 데이터 인에이블 신호를 상기 데이터 인에이블 신호로서 래치하고, 상기 제 1 바운더리가 1클럭 주기 지연된 제 1 지연 바운더리와 상기 제 2 바운더리가 2클럭 주기 지연된 제 2 지연 바운더리가 같지 않으면 이전 데이터 인에이블 신호를 유지함으로써 데이터 인에이블 신호를 생성한다.

상기 데이터 바운더리 발생부는 상기 제 1 바운더리와 상기 제 2 바운더리가 같으면 상기 제 1 바운더리를 데이터 바운더리로서 래치하고, 상기 제 1 바운더리와 상기 제 2 바운더리가 같지 않으면, 이전 데이터 바운더리를 유지함으로써 데이터 바운더리를 발생한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 데이터 바운더리 검출 및 데이터 인에이블 신호 복원 방법은, DVI(에 의해 전송된 직렬화된 데이터를 수신하여 데이터 바운더리를 검출하고 데이터 인에이블 신호를 발생하며, 상기 수신된 데이터를 샘플링한 데이터 신호가 n번 쉬프팅된 현재 데이터, (n-1)번 쉬프팅된 다음 데이터, 및 (n-2)번 쉬프팅된 그 다음 데이터로 이루어지는 검출 입력 신호를 발생하는 단계, 상기 현재 데이터와 이전데이터로 이루어지는 제 1 부분 신호와, 상기 이전 데이터와 상기 그 이전 데이터로 이루어지는 제 2 부분 신호를 각각 정합 연산하여 동기 정보들을 발생하고, 상기 동기 정보들에 응답하여 상기 데이터 바운더리를 검출하고, 상기 데이터 인에이블 신호를 발생하는 단계를 구비한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

DVI 송신기(미도시)로부터 DVI(digital visual interface)를 통해 전송된 직렬화된 데이터는 샘플링되어 DVI 수신기(200)로 입력된다. DVI 수신기(200)는 샘플링된 신호(SAM_DATA)를 병렬화하여, DVI 송신기에서 전송한 병렬 데이터와 데이터 인에이블 신호를 발생한다. 본 발명의 실시예에서 샘플링된 신호(SAM_DATA)는 10비트 데이터이다.

DVI 수신기(200)는 데이터 정렬부(210), 바운더리 및 인에이블 신호 발생부(230), 및 데이터 선택부(250)를 구비한다. 데이터 정렬부(210)는 샘플링된 신호(SAM_DATA)를 n번 쉬프팅하여 검출 입력 신호(DET_IN)를 발생한다. 본 발명의 실시예에서는 n을 3으로 가정하여 설명한다.

검출 입력 신호(DET_IN)는, 샘플링된 신호(SAM_DATA)가 3 번 쉬프팅된 신호를 MSB(most significant bit) 비트들로 하고, 2 번 쉬프팅된 신호를 가운데 비트들로 하고, 그리고 1 번 쉬프팅된 신호를 LSB(least significant bit) 비트들로 하여 구성된다.

즉, 검출 입력 신호(DET_IN)는 샘플링된 데이터 신호가 쉬프팅된 현재 데이터(CURRENT), 2번 쉬프팅된 다음 데이터(NEXT), 및 1번 쉬프팅된 그 다음 데이터(THE NEXT)로 이루어진다. 또한, 따라서, 본 발명의 실시예에서 검출 입력 신호(DET_IN)는 30비트 데이터이다.

바운더리 및 인에이블 신호 발생부(230)는 검출 입력신호(DET_IN)의 일부분으로 이루어지는 제 1 부분 신호(DET_IN[29:10])와 제 2 부분 신호(DET_IN[19:0])를 각각 정합 연산하여 동기 정보들을 발생한다. 그리고, 발생된 동기 정보들에 응답하여 데이터 바운더리(DATA_BOUND), 및 데이터 인에이블 신호(DATA_EN)를 발생한다.

본 발명의 실시예에서 제 1 부분 신호(DET_IN[29:10])는 검출 입력 신호의 MSB 20비트, 즉 현재 데이터(CURRENT)와 이전 데이터(NEXT)로 이루어지고, 제 2 부분 신호(DET_IN[19:0])는 LSB 20비트, 즉 이전 데이터(NEXT)와 그 이전 데이터(THE NEXT)로 이루어진다.

데이터 선택부(250)는 데이터 바운더리(DATA_BOUND), 및 검출 입력 신호(DET_IN)에 응답하여 DVI 송신기(미도시)로부터 송신된 병렬 데이터를 발생한다.

도 3은 도 2의 데이터 정렬부에 대한 블록도이다.

데이터 정렬부(210)는 제 1 내지 제 3 정렬 레지스터(310 내지 330)를 구비한다. 제 1 정렬 레지스터(310)는 클럭 신호(CLK)에 응답하여 샘플링된 데이터 신호(SAM_DATA)를 쉬프팅하여 그 다음 데이터(THE NEXT)를 발생한다.

제 2 정렬 레지스터(330)는 클럭 신호(CLK)에 응답하여 제 1 정렬 레지스터(310)의 출력을 쉬프팅하여 다음 데이터(NEXT)를 발생한다. 제 3 정렬 레지스터(350)는 클럭 신호(CLK)에 응답하여 제 2 정렬 레지스터(330)의 출력을 쉬프팅하여 현재 데이터(CURRENT)를 발생한다.

상기 바운더리 및 인에이블 신호 발생부(230)는 데이터 정합부(410), 동기 정보 발생부(430), 데이터 인에이블 신호 발생부(450), 및 데이터 바운더리 발생부(470)를 구비한다.

데이터 정합부(410)는 제 1 부분 신호(DET_IN[29:10])의 데이터들과 상기 제 2 부분 신호(DET_IN[19:0])의 데이터들을 각각 순차적으로 정합 연산하여 제 1 정합 신호들과 제 2 정합 신호들을 발생한다.

데이터 정합부는 현재 데이터 정합부(411), 및 다음 데이터 정합부(413)를 구비한다. 현재 데이터 정합부(411)는 제 1 부분 신호(DET_IN[29:10])의 데이터들을 순차적으로 정합 연산하여 제 1 정합 신호들(MATCH_A[9:0])을 발생한다. 즉, 현재 데이터(CURRENT)와 다음 데이터(NEXT)를 순차적으로 정합연산 하여 현재 데이터(CURRENT)가 동기에 대한 것인지 판단한다.

다음 데이터 정합부(413)는 제 2 부분 신호(DET_IN[19:0])의 데이터들을 순차적으로 정합 연산하여 제 2 정합 신호들(MATCH_B[9:0])을 발생한다. 즉, 다음 데이터(NEXT)와 그 다음 데이터(THE NEXT)를 순차적으로 정합연산 하여 다음 데이터(NEXT)가 동기에 대한 것인지 판단한다.

도 4에 도시된 바와 같이, 현재 데이터 정합부(411)는 제 1 부분 신호(DET_IN[29:10])의 일부 데이터들을 순차적으로 쉬프팅하면서 정합 연산하는 복수의 서브-현재 데이터 정합부들(411_1 내지 411_N)을 구비한다.

다음 데이터 정합부(413)는 제 2 부분 신호(DET_IN[19:0])의 일부 데이터들을 순차적으로 쉬프팅하면서 정합 연산하는 복수의 서브-다음 데이터 정합부들(413_1 내지 413_N)을 구비한다.

본 발명의 실시예에서 N은 10이며, 따라서 10개의 제 1 정합 신호들(MATCH_A[9:0])과 10개의 제 2 정합신호들(MATCH_B[19:0])이 출력된다. 이하 도 5a 및 도 5b를 참조하여 데이터 정합부의 동작에 대해 구체적으로 설명한다.

도 5a는 도 4의 현재 데이터 정합부 중 하나의 서브-현재 데이터 정합부에 대한 회로도이고, 도 5b는 도 4의 다음 데이터 정합부 중 하나의 서브-다음 데이터 정합부에 대한 회로도이다.

상기 복수의 서브-현재 데이터 정합부(411_1 내지 411_N)들 각각은, 복수의 배타적 논리합 연산부들, 및 논리곱 연산부를 구비한다. 복수의 배타적 논리합 연산부들은 제 1 부분 신호(DET_IN[29:10])의 일부 데이터들 중 이웃하는 데이터들을 각각 배타적 논리합 연산한다.

구체적으로, 제 1 서브-현재 데이터 정합부(411_1)은 제 1 부분 신호(DET_IN[29:10])의 일부 데이터들(DET_IN[29] 내지 DET_IN[21])을 입력으로 한다. 즉, 도 5a를 참조하면, 제 1 서브-현재 데이터 정합부에서 D[8] 내지 D[0]는 각각 DET_IN[29] 내지 DET_IN[21]이다.

각각의 배타적 논리합 연산부들은 일부 데이터들(DET_IN[29] 내지 DET_IN[21])에 대해 이웃하는 데이터들 끼리 배타적 논리합 연산을 수행한다. 논리곱 연산부는 복수의 배타적 논리합 연산부들의 출력들을 논리곱 연산하여 상기 제 1 정합 신호(MATCH_A[9])를 발생한다.

한편 상술한 바와 같이, 복수의 서브-현재 데이터 정합부들은 제 1 부분 신호(DET_IN[29:10])의 일부 데이터들에 대해 순차적으로 정합 연산을 수행한다. 따라서, 제 2 서브 현재 데이터 정합부는 제 1 부분 신호(DET_IN[29:10])의 일부 데이터들(DET_IN[29] 내지 DET_IN[21])을 입력으로 한다.

후속하는 서브-현재 데이터 정합부들 또한 순차적으로 제 1 부분 신호(DET_IN[29:10])의 일부 데이터들을 입력으로 한다. 복수의 서브-현재 데이터 정합부들의 입력과 출력 관계가 [표 1]에 나타나있다.

도 5b에 도시된 바와 같이, 복수의 서브-다음 데이터 정합부들 각각은 입력만 달리할 뿐 구조 및 동작은 복수의 서브-현재 데이터 정합부 각각과 동일하다. 따라서, 서브-다음 데이터 정합부의 구조 및 동작에 대한 설명은 생략한다. 또한, 복수의 서브-다음 데이터 정합부들의 입력과 출력 관계가 [표 2]에 나타나있다.

다시 도 4를 참조하면, 동기 정보 발생부(430)는 제 1 정합 신호들(MATCH_A[9:0])과 제 2 정합 신호들(MATCH_B[19:0])에 응답하여 동기 정보들을 발생한다.

본 발명의 실시예에서 동기 정보는 제 1 동기 검출 신호(SYNC_DET_A), 제 2 동기 검출 신호(SYNC_DET_B), 최종 동기 검출 신호(SYNC_DET), 제 1 바운더리(BOUND_A), 및 제 2 바운더리(BOUND_B)를 구비한다. 제 1 바운더리(BOUND_A)는 제 1 정합 신호들(MATCH_A[9:0])로 이루어지고, 제 2 바운더리는(BOUND_B) 제 2 정합 신호들(MATCH_B[9:0])로 이루어진다.

이하 도 6을 참조하여 동기 정보 발생부의 동작에 대해 구체적으로 설명한다.

도 6은 도 4의 동기 정보 발생부에 대한 회로도이다.

동기 정보 발생부(430)는 제 1 논리합 연산부(610), 제 2논리합 연산부(630), 및 최종 동기 검출 신호 발생부(650)를 구비한다. 제 1 논리합 연산부(610)는 제 1 정합 신호들(MATCH_A[9:0])을 논리합 연산하여 제 1 동기 검출 신호(SYNC_DET_A)를 발생한다. 본 발명의 실시예에서 제 1 동기 검출 신호(SYNC_DET_A)는 현재 데이터(CURRENT)를 검색하여 검출한 동기 신호이다.

제 2 논리합 연산부(630)는 제 2 정합 신호들(MATCH_B[9:0])을 논리합 연산하여 제 2 동기 검출 신호(SYNC_DET_B)를 발생한다. 제 1 동기 검출 신호(SYNC_DET_A)는 현재 데이터(CURRENT)를 검색하여 검출한 동기 신호이다.

최종 동기 검출 신호 발생부(650)는 제 1 바운더리(BOUND_A)와 제 2 바운더리(BOUND_B)가 같은지 여부에 응답하여 최종 동기 검출 신호(SYNC_DET)를 발생한다.

최종 동기 검출 신호 발생부(650)는 제 1 바운더리(BOUND_A)와 제 2 바운더리(BOUND_B)가 같을 때 제 1 동기 검출 신호(SYNC_DET_A)와 제 2 동기 검출 신호(SYNC_DET_B)를 논리곱 연산한 결과를 최종 동기 검출 신호(SYNC_DET)로 출력한다.

한편, 최종 동기 검출 신호 발생부(650)는 제 1 바운더리(BOUND_A)와 제 2 바운더리(BOUND_B)가 같지 않을 때 논리 로우 레벨을 갖는 신호를 최종 동기 검출 신호(SYNC_DET)로 출력한다.

상술한 바와 같이, 본 발명의 실시예에서는 제 1 동기 검출 신호(SYNC_DET_A)와 제 2 동기 검출 신호(SYNC_DET_B)가 같을 때 동기 구간으로 결정하는 듀얼 검출 방법을 이용하여, 데이터의 조합에 의해 발생할 수 있는 검출 오류를 방지할 수 있다.

또한, 제 1 바운더리(BOUND_A)와 제 2 바운더리(BOUND_B)가 같을 때에만 제 1 동기 검출 신호(SYNC_DET_A)와 제 2 동기 검출 신호(SYNC_DET_B)를 논리곱 연산한 결과를 최종 동기 신호(SYNC_DET)로 출력함으로써 데이터의 조합에 의해 발생할 수 있는 검출 오류를 이중으로 방지할 수 있다.

참고로, 제 1 바운더리(BOUND_A)와 제 2 바운더리(BOUND_B)가 같을 때에만 동기 구간으로 결정하는 구성은 후술하는 데이터 인에이블 신호를 출력할 때에도 사용된다.

다시 도 4를 참조하면, 데이터 인에이블 신호 발생부(450)는 동기 정보들에 응답하여 프리 데이터 인에이블 신호(PRE_DATA_EN)를 발생한다. 데이터 인에이블 신호 발생부(450)는 클럭 신호(CLK), 프리 데이터 인에이블 신호(PRE_DATA_EN), 및 동기 정보들에 응답하여 데이터 인에이블 신호(DATA_EN)를 발생한다.

이하 도 7과 도 8을 참조하여 데이터 인에이블 신호 발생부의 동작에 대해 구체적으로 설명한다. 먼저, 도 7을 참조하여 프리 데이터 인에이블 신호를 발생하는 동작에 대해 설명한다.

도 7에의 현재 데이터(NEXT), 다음 데이터(NEXT), 및 그 다음 데이터(THE NEXT)에서 D는 데이터 구간를 의미하고, S는 동기 구간을 의미한다.

그 다음 데이터(THE NEXT)가 동기구간(S)으로 표시된 제 1 구간부터 살펴보면, 제 1 구간에서 다음 데이터(NEXT)와 현재 데이터(CURRENT)는 데이터 구간이므로, 제 1 및 제 2 동기 검출 신호(SYNC_DET_A 및 SYNC_DET_A)는 제 1 구간에서 로우 레벨이다.

한편, 제 1 구간 다음의 제 2 구간에서는 다음 데이터(NEXT)가 동기 구간이므로, 제 1 동기 검출 신호(SYNC_DET_A)는 로우 레벨이고, 제 2 동기 검출 신호(SYNC_DET_A)는 하이 레벨이다.

제 2 구간 다음의 제 3 구간에서 현재 데이터(CURRENT)와 다음 데이터(NEXT)가 동기 구간이므로, 제 1 동기 검출 신호(SYNC_DET_A)와 제 2 동기 검출 신호(SYNC_DET_A)는 하이 레벨이다.

즉, 제 1 동기 검출 신호(SYNC_DET_A)는 현재 데이터(CURRENT)가 동기 구간일 때 하이 레벨이고, 제 2 동기 검출 신호(SYNC_DET_A)는 다음 데이터(NEXT)가 동기 구간일 때 하이 레벨임을 알 수 있다. 따라서, 현재 데이터(CURRENT)와 다음 데이터(NEXT)가 모두 동기 구간일 때 하이 레벨이다.

한편, 데이터 인에이블 신호(DATA_EN)는 데이터 구간에서 하이 레벨, 그리고 동기 구간에서는 로우 레벨을 갖는다. 따라서, 데이터 인에이블 신호(DATA_EN)는 제 1 동기 검출 신호(SYNC_DET_A)의 역상임을 알 수 있다.

본 발명의 실시예에서는, 제 1 동기 검출 신호(SYNC_DET_A)의 역상인 데이터 인에이블 신호(DATA_EN)를 발생하기 위해서 먼저, 프리 데이터 인에이블 신호(PRE_DATA_EN)를 발생한다.

도 7의 타이밍 다이어그램에 나타난 바와 같이, 프리 데이터 인에이블 신호(PRE_DATA_EN)는 최종 동기 검출 신호(SYNC_DET)가 하이가 되는 구간에서 하이 레벨인 최종 동기 신호 시작 펄스(SYNC_DET_START)와 최종 동기 검출 신호(SYNC_DET)가 1 클럭 구간만큼 지연된 지연 최종 동기 검출 신호(SYNC_DET_D)가 논리곱 연산함으로써 얻을 수 있다.

따라서, 프리 데이터 인에이블 신호 발생부(451)는 최종 동기 신호 시작 펄스(SYNC_DET_START)와 지연 최종 동기 검출 신호(SYNC_DET_D)를 논리곱 연산하여 프리 데이터 인에이블 신호(PRE_DATA_EN)를 발생한다.

데이터 인에이블 신호 생성부(453)는 제 1 바운더리(BOUND_A)가 1 클럭 구간만큼 지연된 제 1 지연 바운더리(BOUND_A_D)와, 제 2 바운더리(BOUND_B)가 2 클럭 구간만큼 지연된 제 2 지연 바운더리(BOUND_B_2D)가 같을 때에만 프리 데이터 인에이블 신호(PRE_DATA_EN)를 데이터 인에이블 신호(DATA_EN)로서 래치한다.

액티브 기간에서의 데이터의 조합만으로도 제 1 또는 제 2 동기 검출 신호(SYNC_DET_A 또는 SYNC_DET_B)가 발생될 수 있고, 액티브 기간에서 발생될 수 있는 제 1 또는 제 2 동기 검출 신호(SYNC_DET_A 또는 SYNC_DET_B)에 의해 잘못된 최종 동기 검출 신호가 발생될 수 있다.

상술한 바와 같이, 본 발명의 실시예에서는 제 1 바운더리(BOUND_A)와 제 2 바운더리(BOUND_B)가 같을 때에만 동기 구간으로 결정하여, 프리 데이터 인에이블 신호(PRE_DATA_EN)를 데이터 인에이블 신호(DATA_EN)로서 출력한다. 따라서, 잘못된 최종 동기 검출 신호가 데이터 인에이블 신호를 발생하는 과정에 영향을 끼지지 않도록 할 수 있다.

한편, 데이터 인에이블 신호 생성부(453)는 제 1 바운더리(BOUND_A)가 1클럭 주기 지연된 제 1 지연 바운더리(BOUND_A_D)와 제 2 바운더리(BOUND_B)가 2클럭 주기 지연된 제 2 지연 바운더리(BOUND_B_2D)가 같지 않으면 이전 데이터 인에이블 신호를 유지한다.

다시 도 4를 참조하면, 데이터 바운더리 발생부(470)는 클럭 신호(CLK), 및 상기 동기 정보들에 응답하여 데이터 바운더리를 발생한다. 이하 도 9를 참조하여 데이터 바운더리 발생부(470)의 동작에 대해 구체적으로 설명한다.

도 9는 도 4의 데이터 바운더리 발생부에 대한 회로도이다.

데이터 바운더리 발생부(470)는 클럭 신호에 응답하여 동작하는 제 1 및 제 2 바운더리 레지스터(471, 및 473)를 구비하며, 제 1 바운더리 레지스터(471)는 최종 동기 검출 신호(SYNC_DET)에 응답하여 입력되는 제 1 바운더리(BOUND_A) 또는 이전에 출력된 데이터 바운더리를 데이터 바운더리(BOUND)로서 출력한다. 제 2 바운더리 레지스터(473)는 이전에 출력된 데이터 바운더리를 래치한다.

데이터 바운더리(BOUND)는 제 1 바운더리(BOUND)와 제 2 바운더리(BOUND)가 일치하는 경우에 유효하다. 상술한 바와 같이, 최종 동기 검출 신호(SYNC_DET)는 제 1 바운더리(BOUND)와 제 2 바운더리(BOUND)가 일치하는 경우에 발생된다.

따라서, 최종 동기 검출 신호(SYNC_DET)가 1일 때 제 1 바운더리(BOUND)를 제 1 바운더리 레지스터의 입력으로 하고, 최종 동기 검출 신호(SYNC_DET)가 0일 때 제 2 바운더리 레지스터에서 출력되는 이전 데이터 바운더리를 제 1 바운더리 레지스터의 입력으로 하여 데이터 바운더리가 발생된다.

이렇게 함으로써, 데이터 바운더리 발생부(470)는 블랭크 기간 동안 동기 정보를 이용하여 데이터 바운더리를 발생하고, 액티브 기간에서는 블랭크 기간 동안 발생된 데이터 바운더리를 유지한다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 DVI 수신기는 데이터 조합에서 발생될 수 있는 동기 정보 신호 검출 시 오류를 제거할 수 는 할 수 있는 장점이 있다.

Claims

DVI(digital visual interface)에 의해 전송된 직렬화된 데이터를 수신하여 DVI 송신기에서 송신된 병렬 데이터와 데이터 인에이블 신호를 발생하는 DVI 수신기에 있어서,

상기 수신된 데이터를 샘플링한 데이터 신호가 n번 쉬프팅된 현재 데이터, (n-1)번 쉬프팅된 다음 데이터, 및 (n-2)번 쉬프팅된 그 다음 데이터로 이루어지는 검출 입력 신호를 발생하는 데이터 정렬부;

상기 현재 데이터와 이전데이터로 이루어지는 제 1 부분 신호와, 상기 이전 데이터와 상기 그 이전 데이터로 이루어지는 제 2 부분 신호를 각각 정합 연산하여 동기 정보들을 발생하고, 상기 동기 정보들에 응답하여 데이터 바운더리, 및 상기 데이터 인에이블 신호를 발생하는 바운더리 및 인에이블 신호 발생부; 및

상기 데이터 바운더리, 및 상기 검출 입력 신호에 응답하여 상기 병렬 데이터를 발생하는 데이터 선택부를 구비하는 것을 특징으로 하는 수신기.
제 1 항에 있어서,

상기 n은 3인 것을 특징으로 하는 수신기.
제 1 항에 있어서, 상기 데이터 정렬부는,

상기 샘플링된 데이터 신호를 쉬프팅하여 상기 그 다음 데이터를 발생하는 제 1 정렬 레지스터;

상기 제 1 정렬 레지스터의 출력을 쉬프팅하여 상기 다음 데이터를 발생하는 제 2 정렬 레지스터; 및

상기 제 2 정렬 레지스터의 출력을 쉬프팅하여 상기 현재 데이터를 발생하는 제 3 정렬 레지스터를 구비하는 것을 특징으로 하는 수신기.
제 1 항에 있어서, 상기 바운더리 및 인에이블 신호 발생부는,

상기 제 1 부분 신호의 데이터들과 상기 제 2 부분 신호의 데이터들을 각각 순차적으로 정합 연산하여 제 1 정합 신호들과 제 2 정합 신호들을 발생하는 데이터 정합부;

상기 제 1 정합 신호들과 상기 제 2 정합 신호들에 응답하여 상기 동기 정보들을 발생하는 동기 정보 발생부;

상기 동기 정보들에 응답하여 프리 데이터 인에이블 신호를 발생하고, 클럭 신호, 상기 프리 데이터 인에이블 신호, 및 상기 동기 정보들에 응답하여 상기 데이터 인에이블 신호를 발생하는 데이터 인에이블 신호 발생부; 및

클럭 신호, 및 상기 동기 정보들에 응답하여 데이터 바운더리를 발생하는 데이터 바운더리 발생부를 구비하는 것을 특징으로 하는 수신기.
제 4 항에 있어서, 상기 데이터 정합부는,

상기 제 1 부분 신호의 데이터들을 순차적으로 정합 연산하여 제 1 정합 신호들을 발생하는 현재 데이터 정합부; 및

상기 제 2 부분 신호의 데이터들을 순차적으로 정합 연산하여 제 2 정합 신호들을 발생하는 다음 데이터 정합부를 구비하며,

상기 현재 데이터 정합부는 상기 제 1 부분 신호의 일부 데이터들을 순차적으로 쉬프팅하면서 정합 연산하는 복수의 서브-현재 데이터 정합부들을 구비하고,

상기 다음 데이터 정합부는 상기 제 2 부분 신호의 일부 데이터들을 순차적으로 쉬프팅하면서 정합 연산하는 복수의 서브-다음 데이터 정합부들을 구비하는 것을 특징으로 하는 수신기.
제 5 항에 있어서,

상기 복수의 서브-현재 데이터 정합부들 각각은,

상기 제 1 부분 신호의 일부 데이터들 중 이웃하는 데이터들을 각각 배타적 논리합 연산하는 복수의 배타적 논리합 연산부들; 및

상기 복수의 배타적 논리합 연산부들의 출력들을 논리곱 연산하여 상기 제 1 정합 신호를 발생하는 논리곱 연산부를 구비하며,

상기 복수의 서브-다음 데이터 정합부들 각각은,

상기 제 2 부분 신호의 일부 데이터들 중 이웃하는 데이터들을 각각 배타적 논리합 연산하는 복수의 배타적 논리합 연산부들; 및

상기 복수의 배타적 논리합 연산부들의 출력들을 논리곱 연산하여 상기 제 2 정합 신호를 발생하는 논리곱 연산부를 구비하는 것을 특징으로 하는 수신기.
제 4 항에 있어서, 상기 동기 정보 발생부는,

상기 제 1 정합 신호들을 논리합 연산하여 제 1 동기 검출 신호를 발생하는 제 1 논리합 연산부;

상기 제 2 정합 신호들을 논리합 연산하여 제 2 동기 검출 신호를 발생하는 제 2 논리합 연산부;

제 1 바운더리와 제 2 바운더리가 같을 때 상기 제 1 동기 검출 신호와 상기 제 2 동기 검출 신호를 논리곱 연산한 결과를 선택하고, 제 1 바운더리와 제 2 바운더리가 같지 않을 때 논리 로우 레벨을 갖는 신호를 선택함으로써 최종 동기 검출 신호를 발생하는 최종 동기 검출 신호 발생부를 구비하며,

상기 제 1 바운더리는 상기 제 1 정합 신호들로 이루어지고, 상기 제 2 바운더리는 상기 제 2 정합 신호들로 이루어지는 것을 특징으로 하는 수신기.
제 7 항에 있어서,

상기 동기 정보는 상기 제 1 동기 검출 신호, 상기 제 2 동기 검출 신호, 상기 최종 동기 검출 신호, 상기 제 1 바운더리, 및 상기 제 2 바운더리를 구비하는 것을 특징으로 하는 수신기.
제 4 항에 있어서, 데이터 인에이블 신호 발생부는,

상기 최종 동기 검출 신호가 논리 하이가 되는 시점을 나타내는 최종 동기 신호 시작 펄스와, 상기 최종 동기 검출 신호가 1클럭 주기 지연된 지연 최종 동기 검출 신호를 논리곱 연산하여 프리 데이터 인에이블 신호를 발생하는 프리 데이터 인에이블 신호 발생부; 및

상기 제 1 바운더리가 1클럭 주기 지연된 제 1 지연 바운더리와 상기 제 2 바운더리가 2클럭 주기 지연된 제 2 지연 바운더리가 같으면 상기 프리 데이터 인 에이블 신호를 상기 데이터 인에이블 신호로서 래치하고, 상기 제 1 바운더리가 1클럭 주기 지연된 제 1 지연 바운더리와 상기 제 2 바운더리가 2클럭 주기 지연된 제 2 지연 바운더리가 같지 않으면 이전 데이터 인에이블 신호를 유지함으로써 데이터 인에이블 신호를 생성하는 데이터 인에에블 신호 생성부를 구비하는 것을 특징으로 하는 수신기.
제 4 항에 있어서, 상기 데이터 바운더리 발생부는,

상기 제 1 바운더리와 상기 제 2 바운더리가 같으면 상기 제 1 바운더리를 데이터 바운더리로서 래치하고, 상기 제 1 바운더리와 상기 제 2 바운더리가 같지 않으면, 이전 데이터 바운더리를 유지함으로써 데이터 바운더리를 발생하는 것을 특징으로 하는 수신기.
DVI(digital visual interface)에 의해 전송된 직렬화된 데이터를 수신하여 데이터 바운더리를 검출하고 데이터 인에이블 신호를 발생하는 방법에 있어서,

상기 수신된 데이터를 샘플링한 데이터 신호가 n번 쉬프팅된 현재 데이터, (n-1)번 쉬프팅된 다음 데이터, 및 (n-2)번 쉬프팅된 그 다음 데이터로 이루어지는 검출 입력 신호를 발생하는 단계;

상기 현재 데이터와 이전데이터로 이루어지는 제 1 부분 신호와, 상기 이전 데이터와 상기 그 이전 데이터로 이루어지는 제 2 부분 신호를 각각 정합 연산하여 동기 정보들을 발생하고, 상기 동기 정보들에 응답하여 상기 데이터 바운더리를 검 출하고, 상기 데이터 인에이블 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 방법.
제 11 항에 있어서,

상기 n은 3인 것을 특징으로 하는 방법.
제 11 항에 있어서, 상기 검출 입력 신호를 발생하는 단계는,

상기 샘플링된 데이터 신호를 쉬프팅하여 상기 그 다음 데이터를 발생하는 단계;

상기 제 1 정렬 레지스터의 출력을 쉬프팅하여 상기 다음 데이터를 발생하는 단계; 및

상기 제 2 정렬 레지스터의 출력을 쉬프팅하여 상기 현재 데이터를 발생하는 단계를 구비하는 것을 특징으로 하는 방법.
제 11 항에 있어서, 상기 데이터 바운더리를 검출하고, 상기 데이터 인에이블 신호를 발생하는 단계는,

상기 제 1 부분 신호의 데이터들과 상기 제 2 부분 신호의 데이터들을 각각 순차적으로 정합 연산하여 제 1 정합 신호들과 제 2 정합 신호들을 발생하는 단계;

상기 제 1 정합 신호들과 상기 제 2 정합 신호들에 응답하여 상기 동기 정보들을 발생하는 단계;

클럭 신호, 및 상기 동기 정보들에 응답하여 프리 데이터 인에이블 신호를 발생하고, 상기 클럭 신호, 상기 프리 데이터 인에이블 신호, 및 상기 동기 정보들에 응답하여 상기 데이터 인에이블 신호를 발생하는 단계; 및

상기 클럭 신호, 및 상기 동기 정보들에 응답하여 데이터 바운더리를 발생하는 단계를 구비하는 것을 특징으로 하는 방법.
제 14 항에 있어서, 상기 동기 정보들을 발생하는 단계는,

상기 제 1 정합 신호들을 논리합 연산하여 제 1 동기 검출 신호를 발생하는 단계;

상기 제 2 정합 신호들을 논리합 연산하여 제 2 동기 검출 신호를 발생하는 단계;

제 1 바운더리와 제 2 바운더리가 같을 때 상기 제 1 동기 검출 신호와 상기 제 2 동기 검출 신호를 논리곱 연산한 결과를 선택하고, 제 1 바운더리와 제 2 바운더리가 같지 않을 때 논리 로우 레벨을 갖는 신호를 선택함으로써 최종 동기 검출 신호를 발생하는 단계를 구비하며,

상기 제 1 바운더리는 상기 제 1 정합 신호들로 이루어지고, 상기 제 2 바운더리는 상기 제 2 정합 신호들로 이루어지는 것을 특징으로 하는 방법.
제 15 항에 있어서,

상기 동기 정보는 상기 제 1 동기 검출 신호, 상기 제 2 동기 검출 신호, 상 기 최종 동기 검출 신호, 상기 제 1 바운더리, 및 상기 제 2 바운더리를 구비하는 것을 특징으로 하는 방법.
제 14 항에 있어서, 데이터 인에이블 신호를 발생하는 단계는,

상기 최종 동기 검출 신호가 논리 하이가 되는 시점을 나타내는 최종 동기 신호 시작 펄스와, 상기 최종 동기 검출 신호가 1클럭 주기 지연된 지연 최종 동기 검출 신호를 논리곱 연산하여 프리 데이터 인에이블 신호를 발생하는 단계; 및

상기 제 1 바운더리가 1클럭 주기 지연된 제 1 지연 바운더리와 상기 제 2 바운더리가 2클럭 주기 지연된 제 2 지연 바운더리가 같으면 상기 프리 데이터 인에이블 신호를 상기 데이터 인에이블 신호로서 래치하고, 상기 제 1 바운더리가 1클럭 주기 지연된 제 1 지연 바운더리와 상기 제 2 바운더리가 2클럭 주기 지연된 제 2 지연 바운더리가 같지 않으면 이전 데이터 인에이블 신호를 유지함으로써 데이터 인에이블 신호를 생성하는 단계를 구비하는 것을 특징으로 하는 방법.
제 14 항에 있어서, 상기 데이터 바운더리를 발생하는 단계는,

상기 제 1 바운더리와 상기 제 2 바운더리가 같으면 상기 제 1 바운더리를 데이터 바운더리로서 래치하고, 상기 제 1 바운더리와 상기 제 2 바운더리가 같지 않으면, 이전 데이터 바운더리를 유지함으로써 데이터 바운더리를 발생하는 것을 특징으로 하는 방법.