KR20060091903A - Method of controlling signal delay for semiconductor memory device and signal delay control circuit for the same - Google Patents

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KR20060091903A
KR20060091903A KR1020050012665A KR20050012665A KR20060091903A KR 20060091903 A KR20060091903 A KR 20060091903A KR 1020050012665 A KR1020050012665 A KR 1020050012665A KR 20050012665 A KR20050012665 A KR 20050012665A KR 20060091903 A KR20060091903 A KR 20060091903A
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Abstract

반도체 메모리 장치의 신호 지연시간 조절방법은 반도체 메모리 장치의 동작전압의 레벨을 감지하는 단계, 동작전압이 소정의 레벨 미만의 저전압인지 여부를 판단하는 단계 및 동작전압이 저전압인 경우에 신호의 지연시간을 줄이는 단계를 포함한다. 반도체 메모리 장치의 신호 지연시간 조절회로는 저전압 감지부에서 반도체 메모리 장치의 동작전압의 레벨을 감지하여 동작전압이 소정의 레벨 이하의 저전압인지 여부를 판단하고, 지연조절부에서 입력신호를 지연하여 지연신호를 생성하고, 동작전압이 저전압인 경우 입력신호의 지연시간을 줄인다. 따라서, 반도체 메모리 장치의 동작 전압에 따라 적절하게 반도체 메모리 장치의 신호 지연시간을 조절할 수 있다.A signal delay time adjusting method of a semiconductor memory device may include detecting a level of an operating voltage of a semiconductor memory device, determining whether the operating voltage is a low voltage below a predetermined level, and delaying a signal when the operating voltage is a low voltage. Reducing steps. The signal delay time adjusting circuit of the semiconductor memory device detects the level of the operating voltage of the semiconductor memory device by the low voltage detecting unit to determine whether the operating voltage is a low voltage below a predetermined level, and delays the input signal by delaying the input signal. Generates a signal and reduces the delay time of the input signal when the operating voltage is low. Therefore, the signal delay time of the semiconductor memory device can be appropriately adjusted according to the operating voltage of the semiconductor memory device.

Description

반도체 메모리 장치의 신호 지연시간 조절방법 및 이를 위한 신호 지연시간 조절회로{METHOD OF CONTROLLING SIGNAL DELAY FOR SEMICONDUCTOR MEMORY DEVICE AND SIGNAL DELAY CONTROL CIRCUIT FOR THE SAME}METHOD OF CONTROLLING SIGNAL DELAY FOR SEMICONDUCTOR MEMORY DEVICE AND SIGNAL DELAY CONTROL CIRCUIT FOR THE SAME}

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 신호 지연시간 조절방법을 나타낸 동작 흐름도이다.1 is a flowchart illustrating a signal delay time adjusting method of a semiconductor memory device according to an exemplary embodiment of the present invention.

도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 신호 지연시간 조절회로를 나타낸 블록도이다.2 is a block diagram illustrating a signal delay time adjusting circuit of a semiconductor memory device according to an embodiment of the present invention.

도 3은 도 2에 도시된 지연조절부의 일 예를 나타낸 회로도이다.3 is a circuit diagram illustrating an example of the delay adjuster illustrated in FIG. 2.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

S110 : 동작전압 감지단계S110: operation voltage detection step

S120 : 저전압 판단단계S120: low voltage determination step

S130 : 신호 지연시간 조절단계S130: signal delay time adjustment step

본 발명은 반도체 메모리 장치에 대한 것으로, 특히 반도체 메모리 장치의 신호 지연시간 조절방법 및 반도체 메모리 장치의 신호 지연시간 조절회로에 관한 것이다.      The present invention relates to a semiconductor memory device, and more particularly, to a signal delay time adjusting method of a semiconductor memory device and a signal delay time adjusting circuit of a semiconductor memory device.

일반적으로, 반도체 메모리 장치의 동작에는 다양한 제어신호가 사용된다. 예를 들어, 반도체 메모리 장치의 리드 동작시에는 워드라인을 활성화시키는 워드라인 구동신호, 비트라인을 프리챠지 하기 위한 비트라인 프리챠지 신호 및 비트 라인 센스앰프를 동작시키기 위한 센싱 신호 등의 제어신호가 사용된다.In general, various control signals are used for the operation of the semiconductor memory device. For example, in a read operation of a semiconductor memory device, control signals such as a word line driving signal for activating a word line, a bit line precharge signal for precharging a bit line, and a sensing signal for operating a bit line sense amplifier may be provided. Used.

반도체 메모리 장치가 정상적으로 동작하기 위해서는 제어신호들이 적절한 타이밍에 활성화되어야 한다. 예를 들어, 동기식 반도체 메모리 장치에서 액티브 커맨드가 인가되면 액티브 커맨드가 인가되어 센싱 인에이블 신호가 활성화된 시점으로부터 소정 시간만큼 지연된 후에 센스앰프를 동작시키기 위한 센싱 신호가 활성화된다. 이 때, 센싱 신호가 적절한 타이밍에 활성화되어야 효과적으로 메모리 셀이 담고 있는 데이터를 증폭하여 비트 라인 페어로 보낼 수 있다. 이와 같이 반도체 메모리 장치에서는 소정의 신호를 지연하여 제어신호로 사용하는 경우가 많으며, 이러한 경우에 제어신호의 지연시간은 반도체 메모리 장치의 올바른 동작을 위해서 매우 중요한 문제가 된다.In order for the semiconductor memory device to operate normally, control signals must be activated at an appropriate timing. For example, when an active command is applied in the synchronous semiconductor memory device, the sensing signal for operating the sense amplifier is activated after the active command is delayed by a predetermined time from when the sensing enable signal is activated. At this time, the sensing signal must be activated at an appropriate timing to effectively amplify the data contained in the memory cell and send it to the bit line pair. As described above, in a semiconductor memory device, a predetermined signal is often delayed and used as a control signal. In this case, a delay time of the control signal becomes a very important problem for proper operation of the semiconductor memory device.

신호를 지연하는 방법에는 다양한 방법이 있으나, 반도체 메모리 장치에서는 소정의 신호를 지연하여 제어신호로 사용하기 위해 긴 채널 폭을 가지는 회로나 다단(multiple stage)의 지연게이트를 이용하여 원하는 지연시간을 얻어낸다. 한편, 반도체 메모리 장치의 동작 전압은 고속 동작 및 낮은 전력 소모의 필요성에 따라 점점 더 낮아져가고 있다. 이와 같이, 반도체 메모리 장치의 동작 전압이 낮아짐에 따라 반도체 메모리 장치의 신호 지연시간이 급격히 늘어나게 되어 심각한 문제가 된다. 예를 들어, 반도체 메모리 장치가 3.3V 내지 1.8V 정도의 전압에서 동작하는 경우에는 반도체 메모리 장치의 신호 지연시간의 변화가 적으나, 반도체 메모리 장치가 1.8V미만의 전압에서 동작하게 되면 반도체 메모리 장치의 신호 지연시간이 급격하게 늘어나게 된다. 낮은 동작전압에서의 반도체 메모리 장치의 신호 지연시간의 급격한 증가에 따라 저전압에서 반도체 메모리 장치의 정상적인 동작이 어렵게 되고, 칩의 제조시에 스펙에서 벗어나는 칩이 늘어나게 되어 수율이 낮아진다.There are various methods of delaying a signal, but in a semiconductor memory device, a desired delay time is obtained by using a circuit having a long channel width or multiple stage delay gates to delay a predetermined signal and use it as a control signal. Serve On the other hand, the operating voltage of the semiconductor memory device is getting lower and lower according to the need for high speed operation and low power consumption. As described above, as the operating voltage of the semiconductor memory device decreases, the signal delay time of the semiconductor memory device increases rapidly, which is a serious problem. For example, when the semiconductor memory device operates at a voltage of about 3.3V to 1.8V, the signal delay time of the semiconductor memory device is small, but when the semiconductor memory device operates at a voltage of less than 1.8V, the semiconductor memory device Signal delay time increases rapidly. The rapid increase in signal delay time of the semiconductor memory device at low operating voltages makes it difficult to operate the semiconductor memory device at low voltages, resulting in an increase in chips that deviate from the specification at the time of manufacture of the chips, thereby lowering the yield.

저전압에서 반도체 메모리 장치의 동작 특성을 만족시키기 위해서는 저전압 동작시에 반도체 메모리 장치의 신호 지연시간의 증가를 억제할 필요가 있다. 종래 기술에 따르면, 퓨즈나 테스트 모드 신호를 이용하여 지연단의 수를 줄이는 등의 방법으로 저전압 동작시의 반도체 메모리 장치의 신호 지연시간을 줄였다.In order to satisfy the operating characteristics of the semiconductor memory device at low voltage, it is necessary to suppress an increase in signal delay time of the semiconductor memory device during low voltage operation. According to the related art, a signal delay time of a semiconductor memory device during low voltage operation is reduced by using a fuse or a test mode signal to reduce the number of delay stages.

그러나, 이러한 종래 기술의 경우에는 반도체 메모리 장치의 동작 전압이 고전압인지 저전압인지 여부와 관계없이 퓨즈나 테스트 모드 신호에 의하여 반도체 메모리 장치의 신호 지연시간이 결정되므로 오히려 고전압 동작시에 오동작을 일으키게 되는 문제가 있다. 즉, 저전압에서 반도체 메모리 장치의 신호 지연시간을 줄이기 위해 퓨즈를 끊어서 지연단의 수를 줄임으로써 저전압 동작에 따른 반도체 메모리 장치의 신호 지연시간의 증가를 억제하였을 때, 반도체 메모리 장치가 다시 고전압에서 동작하게 되면 신호 지연시간이 너무 짧아지게 되어 반도체 메모리 장 치가 오동작 하게 된다.However, in the related art, the signal delay time of the semiconductor memory device is determined by a fuse or a test mode signal regardless of whether the semiconductor memory device is operated at a high voltage or a low voltage. There is. That is, the semiconductor memory device operates again at a high voltage when the signal delay time of the semiconductor memory device is suppressed by reducing the number of delay stages by cutting off the fuse to reduce the signal delay time of the semiconductor memory device at low voltage. In this case, the signal delay time becomes too short and the semiconductor memory device malfunctions.

따라서, 반도체 메모리 장치의 동작 전압에 따라 적절하게 반도체 메모리 장치의 신호 지연시간을 조절할 수 있는 반도체 메모리 장치의 신호 지연시간 조절방법 및 신호 지연시간 조절회로의 필요성이 절실하게 대두된다.Therefore, there is an urgent need for a signal delay time adjusting method and a signal delay time adjusting circuit of a semiconductor memory device capable of appropriately adjusting a signal delay time of a semiconductor memory device according to an operating voltage of the semiconductor memory device.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 반도체 메모리 장치의 동작 전압에 따라 적절하게 반도체 메모리 장치의 신호 지연시간을 조절할 수 있는 반도체 메모리 장치의 신호 지연시간 조절방법을 제공하는 것이다.An object of the present invention for solving the above problems is to provide a signal delay time adjusting method of a semiconductor memory device that can adjust the signal delay time of the semiconductor memory device according to the operating voltage of the semiconductor memory device.

본 발명의 다른 목적은 반도체 메모리 장치의 동작 전압에 따라 적절하게 반도체 메모리 장치의 신호 지연시간을 조절할 수 있는 반도체 메모리 장치의 신호 지연시간 조절회로를 제공하는 것이다.Another object of the present invention is to provide a signal delay time adjusting circuit of a semiconductor memory device capable of appropriately adjusting a signal delay time of a semiconductor memory device according to an operating voltage of the semiconductor memory device.

상기 목적을 달성하기 위한 반도체 메모리 장치의 신호 지연시간 조절방법은 반도체 메모리 장치의 동작전압의 레벨을 감지하는 단계, 동작전압이 소정의 레벨 미만의 저전압인지 여부를 판단하는 단계 및 동작전압이 저전압인 경우에 신호의 지연시간을 줄이는 단계를 포함한다.In order to achieve the above object, a signal delay time adjusting method of a semiconductor memory device may include detecting a level of an operating voltage of a semiconductor memory device, determining whether the operating voltage is a low voltage below a predetermined level, and operating voltage is a low voltage. In this case, reducing the delay time of the signal.

이 때, 신호 지연시간은 반도체 메모리 장치 내부에서 의도적으로 발생되는 모든 지연을 포함한다. 예를 들어, 신호 지연시간은 반도체 메모리 장치에 액티브 커맨드가 인가되었을 경우에 활성화되는 센싱 인에이블 신호의 지연일 수도 있다. 이 때, 센싱 인에이블 신호를 지연하여 센싱 신호를 생성하고, 이 센싱 신호를 이용하여 반도체 메모리 장치의 비트 라인 센스앰프를 동작시킨다.At this time, the signal delay time includes all delays intentionally generated in the semiconductor memory device. For example, the signal delay time may be a delay of a sensing enable signal that is activated when an active command is applied to the semiconductor memory device. At this time, the sensing enable signal is delayed to generate a sensing signal, and the bit line sense amplifier of the semiconductor memory device is operated using the sensing signal.

이 때, 지연시간을 줄이는 단계는 지연단의 수를 줄이는 방법으로 지연시간을 줄일 수도 있다.In this case, reducing the delay time may reduce the delay time by reducing the number of delay stages.

상기 목적을 달성하기 위한 반도체 메모리 장치의 신호 지연시간 조절회로는 저전압 감지부에서 반도체 메모리 장치의 동작전압의 레벨을 감지하여 동작전압이 소정의 레벨 이하의 저전압인지 여부를 판단하고, 지연조절부에서 입력신호를 지연하여 지연신호를 생성하고, 동작전압이 저전압인 경우 입력신호의 지연시간을 줄인다.In order to achieve the above object, the signal delay time adjusting circuit of the semiconductor memory device detects the level of the operating voltage of the semiconductor memory device in the low voltage sensing unit to determine whether the operating voltage is a low voltage below a predetermined level, and in the delay adjusting unit. Delay the input signal to generate a delay signal, and reduce the delay time of the input signal when the operating voltage is a low voltage.

이 때, 저전압 감지부는 동작전압이 저전압인 경우에 저전압 제어신호를 활성화시킬 수 있다. 이 때, 지연조절부는 저전압 제어신호를 이용하여 입력신호의 지연시간을 조절할 수 있다.In this case, the low voltage detector may activate the low voltage control signal when the operating voltage is low. At this time, the delay adjusting unit may adjust the delay time of the input signal using the low voltage control signal.

따라서, 반도체 메모리 장치의 동작전압에 따라 적절하게 반도체 메모리 장치의 신호 지연을 조절할 있다.Therefore, the signal delay of the semiconductor memory device can be appropriately adjusted according to the operating voltage of the semiconductor memory device.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.      Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 신호 지연시간 조절방법을 나타낸 동작 흐름도이다.1 is a flowchart illustrating a signal delay time adjusting method of a semiconductor memory device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 신호 지연시간 조절방법은 반도체 메모리 장치의 동작전압 레벨을 감지한다(S110).Referring to FIG. 1, in the method of controlling a signal delay time of a semiconductor memory device according to an exemplary embodiment of the present disclosure, an operating voltage level of the semiconductor memory device is detected (S110).

예를 들어, 반도체 메모리 장치의 동작전압은 1.5V 내지 3.5V 사이의 전압일 수 있으며 특히 동작전압이 낮은 경우의 신호 지연시간 조절이 문제가 된다.For example, the operating voltage of the semiconductor memory device may be a voltage between 1.5V and 3.5V, and in particular, adjusting the signal delay time when the operating voltage is low becomes a problem.

또한, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 신호 지연시간 조절방법은 반도체 메모리 장치의 동작전압이 소정의 레벨 미만의 저전압인지 여부를 판단한다(S120).In addition, the method for adjusting the signal delay time of the semiconductor memory device according to an embodiment of the present invention determines whether the operating voltage of the semiconductor memory device is lower than a predetermined level (S120).

이 때, 저전압인지 여부의 판단은 다양한 방법에 의하여 수행될 수 있다. 예를 들어, 저전압인지 여부의 판단은 반도체 메모리 장치의 동작 전압 및 소정의 레벨의 기준전압을 입력받는 연산 증폭기를 이용하여 수행될 수 있다.At this time, the determination of whether or not the low voltage may be performed by various methods. For example, the determination of whether the voltage is low may be performed using an operational amplifier that receives an operating voltage of the semiconductor memory device and a reference voltage having a predetermined level.

예를 들어, 신호 지연시간 조절방법은 1.7V미만의 전압을 저전압으로 판단할 수 있다.For example, the signal delay time adjusting method may determine a voltage less than 1.7V as a low voltage.

반도체 메모리 장치의 동작전압이 저전압인 경우에 반도체 메모리 장치의 신호 지연시간 조절방법은 신호의 지연시간을 줄인다(S130).When the operating voltage of the semiconductor memory device is a low voltage, the signal delay time adjusting method of the semiconductor memory device reduces the signal delay time (S130).

이 때, 신호 지연시간은 반도체 메모리 장치 내부에서 의도적으로 발생되는 모든 지연을 포함한다. 예를 들어, 신호 지연시간은 반도체 메모리 장치에 액티브 커맨드가 인가되었을 경우에 활성화되는 센싱 인에이블 신호의 지연일 수도 있다. 이 때, 센싱 인에이블 신호를 지연하여 센싱 신호를 생성하고, 이 센싱 신호를 이용하여 반도체 메모리 장치의 비트 라인 센스앰프를 동작시킨다.At this time, the signal delay time includes all delays intentionally generated in the semiconductor memory device. For example, the signal delay time may be a delay of a sensing enable signal that is activated when an active command is applied to the semiconductor memory device. At this time, the sensing enable signal is delayed to generate a sensing signal, and the bit line sense amplifier of the semiconductor memory device is operated using the sensing signal.

이 때, 지연시간을 줄이는 단계는 지연단의 수를 줄이는 방법으로 지연시간 을 줄일 수도 있다.In this case, reducing the delay time may reduce the delay time by reducing the number of delay stages.

도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 신호 지연시간 조절회로를 나타낸 블록도이다.2 is a block diagram illustrating a signal delay time adjusting circuit of a semiconductor memory device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 신호 지연시간 조절회로는 저전압 감지부(210) 및 지연조절부(220)를 포함한다.Referring to FIG. 2, the signal delay time adjusting circuit of the semiconductor memory device according to an exemplary embodiment of the present invention includes a low voltage detector 210 and a delay adjuster 220.

저전압 감지부(210)는 반도체 메모리 장치의 동작전압(VCC)의 레벨을 감지하여 동작전압(VCC)이 소정의 레벨 이하의 저전압인지 여부를 판단한다.The low voltage detector 210 senses the level of the operating voltage VCC of the semiconductor memory device to determine whether the operating voltage VCC is a low voltage below a predetermined level.

저전압 감지부(210)는 다양한 방법에 의하여 구현될 수 있으며, 예를 들어, 반도체 메모리 장치의 동작전압(VCC) 및 소정의 기준전압을 입력받는 연산 증폭기 등에 의하여 구현될 수 있다. 이 때, 소정의 기준전압은 저전압 감지부 내에서 생성될 수도 있고, 외부에서 입력받을 수도 있다. 예를 들어, 소정의 기준전압은 약 1.7V정도의 전압일 수 있다.The low voltage detector 210 may be implemented by various methods, for example, an operational amplifier that receives an operating voltage VCC and a predetermined reference voltage of the semiconductor memory device. In this case, the predetermined reference voltage may be generated in the low voltage detector or may be input from the outside. For example, the predetermined reference voltage may be about 1.7V.

저전압 감지부(210)는 반도체 메모리 장치의 동작전압(VCC)이 저전압이라고 판단될 경우에 저전압 제어신호(LVCC_CON)를 활성화시킬 수 있다.The low voltage detector 210 may activate the low voltage control signal LVCC_CON when it is determined that the operating voltage VCC of the semiconductor memory device is a low voltage.

지연조절부(220)는 입력신호(PSE)를 지연하여 지연신호(PS)를 생성하고, 동작전압(VCC)이 저전압인 경우 입력신호(PSE)의 지연시간을 줄인다. 이는, 통상적으로 반도체 메모리 장치의 동작전압이 낮아지게 되면 신호의 지연시간이 늘어나기 때문에 이를 방지하기 위한 것이다.The delay controller 220 delays the input signal PSE to generate the delay signal PS, and reduces the delay time of the input signal PSE when the operating voltage VCC is low. This is because the delay time of the signal increases when the operating voltage of the semiconductor memory device is lowered.

이 때, 지연조절부(220)는 저전압 감지부(210)로부터 발생되는 저전압 제어신호(LVCC_CON)를 이용하여 반도체 메모리 장치의 동작전압이 저전압인지를 판단할 수 있다.In this case, the delay controller 220 may determine whether the operation voltage of the semiconductor memory device is a low voltage by using the low voltage control signal LVCC_CON generated from the low voltage detector 210.

이 때, 입력신호(PSE)는 반도체 메모리 장치에 액티브 커맨드가 인가되면 활성화되는 센싱 인에이블 신호이고, 지연신호(PS)는 반도체 메모리 장치의 비트 라인 센스 앰프를 동작시키기 위한 센싱 신호일 수도 있다.In this case, the input signal PSE may be a sensing enable signal activated when an active command is applied to the semiconductor memory device, and the delay signal PS may be a sensing signal for operating a bit line sense amplifier of the semiconductor memory device.

도 3은 도 2에 도시된 지연조절부의 일 예를 나타낸 회로도이다.3 is a circuit diagram illustrating an example of the delay adjuster illustrated in FIG. 2.

도 3을 참조하면, 지연조절부는 낸드 게이트들(310, 320, 340) 및 지연부(330)를 포함한다.Referring to FIG. 3, the delay controller includes NAND gates 310, 320, and 340 and a delay unit 330.

낸드 게이트(310)는 저전압 제어신호(LVCC_CON) 및 입력신호(PSE)를 입력받아 낸드 논리연산한다.The NAND gate 310 receives the low voltage control signal LVCC_CON and the input signal PSE and performs NAND logic operation.

낸드 게이트(320)는 저전압 제어신호(LVCC_CON)의 반전된 신호 및 입력신호(PSE)를 입력받아 낸드 논리연산한다.The NAND gate 320 receives an inverted signal of the low voltage control signal LVCC_CON and an input signal PSE to perform a NAND logic operation.

지연부(330)는 짝수개의 반전기로 구성되어 낸드 게이트(320)의 출력 신호를 지연한다.The delay unit 330 is configured with an even number of inverters to delay the output signal of the NAND gate 320.

낸드 게이트(340)는 지연부(330) 및 낸드 게이트(310)의 출력 신호를 입력받아 이를 낸드 논리연산하여 지연신호(PS)를 생성한다.The NAND gate 340 receives the output signals of the delay unit 330 and the NAND gate 310 and generates a delay signal PS by performing NAND logic operations on the output signals.

이하 도 3에 도시된 지연조절부의 동작을 보다 상세하게 설명한다.Hereinafter, the operation of the delay adjusting unit shown in FIG. 3 will be described in more detail.

먼저, 저전압 제어신호(LVCC_CON)가 논리 '로우'로 활성화되지 아니한 경우에 낸드 게이트(310)는 입력신호(PSE)의 논리 레벨에 상관없이 논리 '하이'를 출력한다. 따라서, 낸드 게이트(340)는 반전기로 기능한다. 이 때, 낸드 게이트(320)로 입력되는 저전압 제어신호(LVCC_CON)의 반전된 신호가 논리 '하이'이므로 낸드 게 이트(320)도 반전기로 기능한다. 결국 이 경우에 입력신호(PSE)는 반전기로 기능하는 두 개의 낸드 게이트들(320, 340) 및 지연부(330)를 통하여 지연신호(PS)로 출력된다.First, when the low voltage control signal LVCC_CON is not activated as logic 'low', the NAND gate 310 outputs logic 'high' regardless of the logic level of the input signal PSE. Thus, the NAND gate 340 functions as an inverter. In this case, since the inverted signal of the low voltage control signal LVCC_CON input to the NAND gate 320 is logic 'high', the NAND gate 320 also functions as an inverter. As a result, in this case, the input signal PSE is output as the delay signal PS through the two NAND gates 320 and 340 and the delay unit 330 serving as an inverter.

다음에, 저전압 제어신호(LVCC_CON)가 논리 '하이'로 활성화된 경우에 낸드 게이트(320)는 입력신호(PSE)의 논리 레벨에 상관없이 논리 '하이'를 출력한다. 지연부(330)는 짝수개의 반전기로 구성되므로 지연부(330) 역시 논리 '하이'를 출력한다. 따라서, 낸드 게이트(340)는 반전기로 기능한다. 이 때, 낸드 게이트(310)로 입력되는 저전압 제어신호(LVCC_CON)가 논리 '하이'이므로 낸드 게이트(310)도 반전기로 기능한다. 결국 이 경우에 입력신호(PSE)는 반전기로 기능하는 두 개의 낸드 게이트들(310, 340)을 통하여 지연신호(PS)로 출력된다.Next, when the low voltage control signal LVCC_CON is activated with logic 'high', the NAND gate 320 outputs logic 'high' regardless of the logic level of the input signal PSE. Since the delay unit 330 is composed of an even number of inverters, the delay unit 330 also outputs a logic 'high'. Thus, the NAND gate 340 functions as an inverter. At this time, since the low voltage control signal LVCC_CON input to the NAND gate 310 is logic 'high', the NAND gate 310 also functions as an inverter. As a result, in this case, the input signal PSE is output as the delay signal PS through two NAND gates 310 and 340 serving as an inverter.

결과적으로, 도 3에 도시된 지연조절부는 저전압 제어신호(LVCC_CON)가 논리 '로우'로 비활성화 되어있는 경우에, 입력신호(PSE)가 반전기로 기능하는 두 개의 낸드 게이트들(320, 340) 및 지연부(330)를 통하여 지연신호(PS)로 출력되도록 한다. 또한, 지연조절부는 저전압 제어신호(LVCC_CON)가 논리 '하이'로 활성화된 경우에, 입력신호(PSE)가 반전기로 기능하는 두 개의 낸드 게이트들(310, 340)만을 통하여 지연신호(PS)로 출력되도록 한다. 따라서, 지연조절부는 저전압 제어신호(LVCC_CON)가 활성화되는 경우에 지연부(330)에 해당하는 지연시간을 줄일 수 있다.As a result, when the low voltage control signal LVCC_CON is deactivated to a logic 'low', the delay controller shown in FIG. 3 has two NAND gates 320 and 340 in which the input signal PSE functions as an inverter. The delay unit 330 outputs the delay signal PS. In addition, when the low voltage control signal LVCC_CON is activated with a logic 'high', the delay controller may be a delay signal PS through only two NAND gates 310 and 340 that function as an inverter. To be printed. Therefore, the delay controller may reduce the delay time corresponding to the delay unit 330 when the low voltage control signal LVCC_CON is activated.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to the preferred embodiment of the present invention, those skilled in the art will be variously modified and modified within the scope of the present invention without departing from the spirit and scope of the present invention described in the claims below. It will be appreciated that it can be changed.

상기와 같은 본 발명의 반도체 메모리 장치의 신호 지연시간 조절방법 및 신호 지연시간 조절회로는 반도체 메모리 장치의 동작전압에 따라 신호 지연시간을 변경하여 동작전압의 변화에 따른 신호 지연시간의 변화를 줄일 수 있다. 따라서, 반도체 메모리 장치의 저전압 동작 시에도 반도체 메모리 장치의 신호 지연시간이 크게 늘어나지 않게 되어 반도체 메모리 장치의 오동작을 방지할 수 있고, 칩 제조 시에 스펙에서 벗어나는 칩을 줄일 수 있어 수율을 향상시킬 수 있다.The signal delay time adjusting method and the signal delay time adjusting circuit of the semiconductor memory device of the present invention can change the signal delay time according to the operating voltage of the semiconductor memory device to reduce the change in signal delay time according to the change of the operating voltage. have. Therefore, even when the semiconductor memory device is operated at low voltage, the signal delay time of the semiconductor memory device is not significantly increased, thereby preventing malfunction of the semiconductor memory device, and reducing chips that deviate from specifications during chip manufacturing can improve yield. have.

Claims (10)

반도체 메모리 장치의 동작전압의 레벨을 감지하는 단계;Sensing a level of an operating voltage of the semiconductor memory device; 상기 동작전압이 소정의 레벨 미만의 저전압인지 여부를 판단하는 단계; 및Determining whether the operating voltage is a low voltage below a predetermined level; And 상기 동작전압이 상기 저전압인 경우에 신호의 지연시간을 줄이는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 신호 지연시간 조절방법.And reducing a delay time of the signal when the operating voltage is the low voltage. 제 1 항에 있어서,The method of claim 1, 상기 지연시간을 줄이는 단계는Reducing the delay time 지연단의 수를 줄여서 상기 지연시간을 줄이는 것을 특징으로 하는 반도체 메모리 장치의 신호 지연시간 조절방법.And reducing the delay time by reducing the number of delay stages. 제 2 항에 있어서,The method of claim 2, 상기 반도체 메모리 장치의 신호 지연시간 조절방법은The signal delay time adjusting method of the semiconductor memory device 반도체 메모리 장치의 비트 라인 센스앰프를 동작시키기 위한 센싱 신호의 지연시간 조절에 사용되는 것을 특징으로 하는 반도체 메모리 장치의 신호 지연시간 조절방법.A method of controlling a signal delay time of a semiconductor memory device, characterized in that it is used to adjust a delay time of a sensing signal for operating a bit line sense amplifier of a semiconductor memory device. 제 3 항에 있어서, The method of claim 3, wherein 상기 저전압인지 여부를 판단하는 단계는 1.7V 미만의 전압을 상기 저전압으 로 판단하는 것을 특징으로 하는 반도체 메모리 장치의 신호 지연시간 조절방법.The determining of whether the low voltage is a signal delay time control method of a semiconductor memory device, characterized in that for determining the voltage below 1.7V as the low voltage. 반도체 메모리 장치의 동작전압의 레벨을 감지하여 상기 동작전압이 소정의 레벨 이하의 저전압인지 여부를 판단하는 저전압 감지부; 및A low voltage detector configured to sense a level of an operating voltage of a semiconductor memory device and determine whether the operating voltage is a low voltage below a predetermined level; And 입력신호를 지연하여 지연신호를 생성하고, 상기 동작전압이 상기 저전압인 경우 상기 입력신호의 지연시간을 줄이는 지연조절부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 신호 지연시간 조절회로.And a delay adjusting unit configured to generate a delay signal by delaying an input signal and to reduce a delay time of the input signal when the operating voltage is the low voltage. 제 5 항에 있어서,The method of claim 5, wherein 상기 저전압 감지부는The low voltage detection unit 1.7V 미만의 전압을 상기 저전압으로 판단하는 것을 특징으로 하는 반도체 메모리 장치의 신호 지연시간 조절회로.And a voltage of less than 1.7V is determined as the low voltage. 제 5 항에 있어서,The method of claim 5, wherein 상기 지연조절부는The delay control unit 지연단의 수를 줄여서 상기 지연시간을 줄이는 것을 특징으로 하는 반도체 메모리 장치의 신호 지연시간 조절회로.The signal delay time control circuit of the semiconductor memory device, characterized in that for reducing the delay time by reducing the number of delay stages. 제 7 항에 있어서,The method of claim 7, wherein 상기 저전압 감지부는 상기 동작전압이 상기 저전압인 경우에 저전압 제어신 호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치의 신호 지연시간 조절회로.And the low voltage detection unit activates a low voltage control signal when the operating voltage is the low voltage. 제 8 항에 있어서,The method of claim 8, 상기 지연조절부는The delay control unit 상기 저전압 제어신호 및 상기 입력신호를 입력받는 제 1 낸드 게이트;A first NAND gate receiving the low voltage control signal and the input signal; 상기 저전압 제어신호의 반전된 신호 및 상기 입력신호를 입력받는 제 2 낸드 게이트;A second NAND gate receiving the inverted signal of the low voltage control signal and the input signal; 짝수개의 반전기로 구성되어 상기 제 2 낸드 게이트의 출력 신호를 지연하는 지연부; 및A delay unit comprising an even number of inverters and delaying an output signal of the second NAND gate; And 상기 지연부 및 상기 제 1 낸드 게이트의 출력 신호를 입력받아 상기 지연신호를 생성하는 제 3 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 신호 지연시간 조절회로.And a third NAND gate configured to receive the delay unit and the output signal of the first NAND gate to generate the delay signal. 제 5 항에 있어서,The method of claim 5, wherein 상기 입력신호는 반도체 메모리 장치에 액티브 커맨드가 인가되면 활성화되는 센싱 인에이블 신호이고, 상기 지연신호는 반도체 메모리 장치의 비트 라인 센스 앰프를 동작시키기 위한 센싱 신호인 것을 특징으로 하는 반도체 메모리 장치의 신호 지연시간 조절회로.The input signal is a sensing enable signal activated when an active command is applied to the semiconductor memory device, and the delay signal is a sensing signal for operating a bit line sense amplifier of the semiconductor memory device. Time control circuit.
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