KR20060089108A - Ｓｄｒａｍ을 이용한 캐시 버퍼 장치 - Google Patents

Abstract

본 발명은 SDRAM을 이용한 캐시 버퍼 장치에 관한 것으로, 종래에는 SRAM 칩을 사용하는 경우 하드웨어 비용이 증가하고 저장 용량에 한계가 생기는 문제점이 있었다. 이러한 문제점을 감안한 본 발명은 CPU에 의해 제어되는 장치에 있어서, CPU데이터폭(CPU Data Width)만큼의 비트수로 분할한 메모리블록으로 구성된 다수의 캐시블록을 적층한 캐시버퍼와, SRAM대체영역이 할당되어 있고, 상기 캐시블록의 1개 열에 해당하는 비트수가 SDRAM데이터폭(SDRAM Data Width)으로 설정된 SDRAM로 구성되어 하드웨어 비용을 감소시키고 프로그램 작성 시 메모리 용량의 제한을 받지 않는 효과가 있다.

Description

ＳＤＲＡＭ을 이용한 캐시 버퍼 장치{APPARATUS FOR CASH BUFFER USING SDRAM}

도 1은 일반적인 CPU와 주변 장치의 블록도.

도 2는 본 발명에 의한 CPU와 주변장치의 블록도.

도 3은 본 발명에 의한 캐시버퍼의 구성도.

도 4는 본 발명에 의한 캐시블록 및 어드레스의 상세 내부 구성도.

**도면의 주요부분에 대한 부호의 설명**

11, 21: CPU 12, 22: PROM/플래시메모리

13: SRAM 23: 캐시버퍼

14, 25: 기타 하드웨어 24: DDR-SDRAM

본 발명은 SDRAM을 이용한 캐시 버퍼 장치에 관한 것으로, 특히 CPU데이터 버스폭과 SDRAM데이터버스폭에 따른 저장영역으로 구성된 캐시버퍼(Cache Buffer)와 SDRAM으로 SRAM 칩의 기능을 구현한 SDRAM을 이용한 캐시 버퍼 장치에 관한 것이다.

도 1은 일반적인 CPU와 주변 장치의 블록도로서, 이에 도시된 바와 같이 CPU(Central Processing Units)(11)가 동작하기 위해서는 프로그램을 입력할 수 있는 저장 공간으로 PROM(Programmable ROM) 또는 플래시 메모리(12)와, 데이터 저장을 위한 SRAM(Static RAM)(13) 등이 기본적으로 구비되어야 하며, 부가적으로 UART(Universal Asynchronous Receiver Transmitter), 인터럽트 컨트롤러, DMA(Direct Memory Access) 컨트롤러, 타이머, PWM(Pulse Width Modulation) 및 ADC(Analog Digital Converter) 등의 하드웨어가 포함되고, 이와 같은 부가적인 장치는 하드웨어 크기가 작기 때문에 AISC 설계에 있어서 하나의 칩 내에 CPU(11)와 함께 구현될 수 있다.

그러나, SRAM 또는 플래시 메모리의 경우 하드웨어 크기가 크기 때문에 한 개의 칩에 구현하지 않고 CPU와는 별도의 칩을 사용한다. 따라서, 이러한 개별 칩들을 추가하는 경우 하드웨어 비용의 증가를 초래한다.

따라서, SRAM 칩을 사용하지 않고 SRAM 칩의 기능을 실현하기 위하여 SDRAM(Synchronous Dynimic RAM)의 저장 영역의 일부를 SRAM대체영역으로 할당하고, CPU와 SDRAM 간에 캐시버퍼를 장착하여 하드웨어의 비용을 절감하는 방안이 요구된다.

상기 언급한 바와 같이 종래 기술에 있어서, SRAM 칩을 사용하는 경우 하드웨어 비용이 증가하고 저장 용량에 한계가 생기는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 감안하여 창안한 것으로, 별도의 SRAM 칩을 사용하지 않고 SRAM의 기능을 대신하는 고속의 SDRAM을 사용하여 하드웨어 비용을 감소시킨 SDRAM을 이용한 캐시버퍼 장치를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은, CPU에 의해 제어되는 장치에 있어서, CPU데이터폭(CPU Data Width)만큼의 비트수로 분할한 메모리블록으로 구성된 다수의 캐시블록을 적층한 캐시버퍼와, SRAM대체영역이 할당되어 있고, 상기 캐시블록의 1개 열에 해당하는 비트수가 SDRAM데이터폭(SDRAM Data Width)으로 설정된 SDRAM으로 구성한 것을 특징으로 한다.

이하, 본 발명에 따른 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2는 본 발명에 의한 CPU와 주변장치의 구성도로서, 이를 참조하면 시스템 전반을 제어하는 CPU(21)와, 프로그램을 저장하는 PROM 또는 플래시메모리(22)와, 기존의 SRAM 기능을 대신하는 캐시 버퍼(Cache Buffer)(23) 및 DDR-SDRAM(24)으로 구성한다.

기존에 사용하던 SRAM(Static RAM)은 SDRAM에 비해 집적도는 낮으나 접근 시간이 짧아 주기억 장치로 사용되며, 기본 셀이 플립플롭으로 구성되어 있어 구조가 상대적으로 복잡하나 저장된 정보값이 시간에 따라 변화하지 않는다.

반면, DDR-SDRAM(24)을 비롯한 SDRAM의 기본 셀은 커패시터로 구성되어 구조가 간단하기 때문에 가격이 저렴하고, 그에 따라 주로 대용량의 2차 기억 장치로 사용된다. 그러나 기술의 발달로 SDRAM의 속도가 향상되었다는 점을 감안하여, 상 기 DDR-SDRAM(24)이 고가의 저용량 SRAM의 단점을 보완하여 상기 SRAM을 대신할 수 있도록 구성한다.

그리고, CPU(21)와 DDR-SDRAM(24) 사이에 캐시버퍼(23)를 추가하고, 캐시버퍼(23)는 상기 CPU(21)의 데이터버스폭과 상기 DDR-SDRAM(24)의 데이터버스폭을 고려한 다수의 캐시블록으로 구성된다. 즉, 상기 캐시블록은 CPU데이터버스폭만큼의 비트수가 저장된 영역과 SDRAM의 데이터버스폭만큼의 비트수가 저장된 영역으로 구분할 수 있다.

이하에서, 상기 캐시버퍼(23)의 구조와, 상기 CPU(21), 캐시버퍼(23) 및 DDR-SDRAM(24)으로 구현된 시스템의 동작 과정을 도 3 및 도 4를 참조하여 설명한다.

설명에 앞서, CPU, 캐시버퍼 및 DDR-SDRAM은 하기 예시한 바와 같이 설정한다.

우선, CPU의 경우 동작속도를 20MHz, 어드레스 비트(Address Bit)를 24비트(즉, 2²⁴=16,777,216의 어드레스 공간), 데이터 버스(Data Bus)의 폭을 16비트로 설정한다. 실제로 CPU는 어떠한 동작 속도로도 동작할 수 있고, 어드레스 비트를 임의로 조정할 수 있다. 또한, 데이터 버스의 폭은 8비트, 16비트 및 64비트 모두 적용 가능하다.

그리고, DDR-SDRAM의 경우 동작속도를 165MHz, 어드레스 비트를 22비트, 데이터버스폭을 128비트로 설정하며, 용량은 64MByte(4M×128bit=64bit)로 설정한다. 여기서, 동작속도는 임의로 변경할 수 있으며 데이터 버스의 폭을 64비트로 사용할 수 있다. 그리고, DDR-SDRAM(Double Data Rate-SDRAM) 대신 일반 SDRAM인 SDR-SDRAM(Single Data Rate-SDRAM)에도 적용 가능하다.

또한, 상기 DDR-SDRAM 내에 할당한 SRAM대체영역의 데이터 버스 폭을 16비트, 용량을 512Kbyte로 설정한다. 상기 SRAM대체영역의 크기는 별도로 정해진 값을 사용하는 것이 아니라 필요에 따라 그 크기를 조절할 수 있다. 예를 들어, 프로그램에서 사용하는 변수가 많거나 큰 규모의 스택이 필요하다면, SDRAM 내에 할당된 SRAM대체영역의 크기를 512KB 이상으로 확장할 수 있다. 만약, 프로그램에서 사용하는 메모리 용량이 적을 경우 512KB 이하의 용량으로 할당할 수 있다.

도 3은 본 발명에 의한 캐시버퍼의 블록도로서, 이에 도시한 바와 같이 CPU에서 전송받은 데이터를 기록할 수 있는 다수의 캐시블록으로 구성한다.

상기 예시한 바와 같이 CPU, SDRAM 및 SRAM대체영역을 설정한 경우, 상기 CPU와 SDRAM 사이에 위치한 캐시버퍼의 캐시블록은 1)CPU와 액세스 할 경우에 16비트 크기의 데이터를 읽고 쓸 수 있어야 하고, 2)DDR-SDRAM와 액세스 할 경우에 128비트 단위로 데이터를 전송해야 한다.

이는, 상기 CPU의 데이터버스폭이 16비트이고, DDR-SDRAM의 데이터버스폭이 128비트이기 때문이다. 그에 따라, 각 16비트의 16엔트리(Entry)로 이루어진 8개의 캐시블록을 형성하고, 이와 같이 형성한 다수의 캐시블록을 적층한다.

도 4는 본 발명에 의한 캐시블록 및 어드레스의 상세 내부 구성도로서, 이에 도시한 바와 같이 캐시블록은 16비트 16엔트리의 mem0~mem7로 구성한다. 상기 캐시 블록으로 구성된 캐시버퍼에 CPU가 액세스 한 경우, CPU어드레스 값에 따라 상기 mem0 내지 mem7 중 어느 하나의 메모리 영역에서 소정 엔트리의 16비트 데이터를 전송한다.

상기 캐시블록의 소정 영역에 데이터를 읽고 쓰는 과정은 CPU어드레스와 DDR-SDRAM어드레스의 값에 따라 결정된다. 좀더 구체적으로 설명하면, CPU어드레스에 해당하는 위치의 데이터를 캐시블럭에서 CPU로 전송하고, 상기 CPU어드레스에 해당하는 위치에 요청하는 데이터가 존재하지 않는 경우 소정 캐시블럭을 비운 후, 상기 DDR-SDRAM어드레스에 해당하는 DDR-SDRAM 영역에 위치한 데이터를 상기 빈 캐시블럭에 저장한다.

먼저, CPU어드레스를 살펴보면, 상기 CPU어드레스가 0번째 비트부터 23번째 비트까지의 24비트로 구성될 때 1)0번째 비트에는 16비트 단위의 데이터 중에서 상위 바이트 또는 하위 바이트를 선택할 것인지를 결정하기 위한 값이 저장되어 있다. 상기 0번째 비트의 값이 0이면 16비트를 전송받고, 1이면 상위 8비트만 전송받으므로 항상 0으로 설정한다. 즉, CPU가 캐시버퍼에 액세스 할 경우에 16비트 데이터 전송이 이루어지도록 설정하는 것이다.

그리고, 2)1번째 비트부터 3번째 비트까지는 1개 캐시블록에 있는 8개의 mem0~mem7에서 어느 하나를 선택하기 위한 값이 저장되고 있고, 3)4번째 비트부터 7번째 비트까지는 16엔트리 중 어느 하나를 선택하기 위한 값이 저장되어 있으며, 4)나머지 8비트부터 23비트까지는 캐시블록0~캐시블록n에서 어느 하나를 선택하기 위한 값이 저장되어 있어 데이터 미스(data miss) 여부를 파악할 수 있도록 한다.

데이터 미스가 발생한 경우, DDR-SRAM에서 새로운 데이터를 불러와 빈 캐시블럭에 입력하기 위하여, 어떤 캐시블록에 저장되어 있는 데이터를 DDR-SDRAM에 라이트백(Write-Back) 할 것인지 결정해야 한다. 이 때, 사용할 확률이 가정 적은 캐시블록을 라이트백 하는 것이 바람직하다.

상기 캐시블록의 라이트백은 LRU(Least Recent Used) 알고리즘을 사용한다. LRU는 운영체계의 페이지 교체 알로리즘으로서, 기억장치 외부로 내보낼 페이지를 선정할 때 최근에 가장 적게 사용된 페이지를 선택하는 알고리즘이다. 이 알고리즘은 일반적으로 가장 오랫동안 액세스되지 않은 페이지는 당분간 액세스될 확률이 가장 작다는 시간적 집약성(Temporal Locality)에 기반을 두고 있다.

따라서, LRU알고리즘을 적용함으로써 여러 개의 캐시블록 중에서 사용한지 가장 오래된 캐시블록에 저장된 데이터를 DDR-SDRAM에 쓰고, 그에 따라 빈 캐시블록 위치에 새로운 데이터를 써넣음으로써 캐시블록의 효율성을 높인다.

그 다음, DDR-SDRAM어드레스를 살펴보면, 상기 DDR-SDRAM어드레스가 0번째 비트부터 21번째 비트까지의 22비트로 구성될 때(이는, 상기 예시된 설정에 의한 것이며 24비트로 구성할 수도 있다.), 1)0번째 비트부터 2번째 비트까지는 16엔트리 중 어느 하나를 선택하기 위한 값이 저장되어 있고, 2)3번째 비트부터 14번째 비트까지는 상기 캐시블록0~캐시블록n 중 어느 하나를 선택하기 위한 값이 저장되어 있으며, 3)15번째 비트부터 21번째 비트까지는 DDR-SDRAM 중 어느 영역에 액세스 할 것인지 표시하는 값이 저장되어 있다. 이 때, 상기 CPU어드레스의 1번째 비트부터 3번째 비트에 해당하는 mem0~mem7 중 어느 하나를 선택하기 위한 값을 저장 할 영역을 할당하지 않은 것은 소정 엔트리에 대하여 모든 mem0~mem7을 선택하기 때문이다.

DDR-SDRAM과 데이터를 주고받을 때 중재(Arbitration)에 사용되는 시간 소요를 감소시키기 위하여 버스트 트랜스퍼(Burst Transfer)를 사용한다. 이 때, 캐시버퍼와 DDR-SRDRAM간의 전송 효율성을 높이기 위하여 한번에 몇 개의 데이터를 전송할지 결정해야 하는데, 본 발명의 캐시버퍼의 경우 한번에 전송할 데이터를 캐시블록 1개의 열(Row) 개수와 동일하게 하여 효율성을 높인다. 특히, 상기 예시된 설정에 의하면, 128비트의 데이터 16개를 연속적으로 전송하는 방법을 사용하는 것이 바람직하다.

이상에서 상세히 설명한 바와 같이, 본 발명은 별도의 SRAM 칩을 사용하지 않고도 SDRAM의 소정 영역을 SRAM대체영역으로 할당하여, CPU 동작 시 SRAM 칩을 사용하지 않을 수 있어 하드웨어 비용을 감소시키고, 프로그램 작성 시 메모리 용량의 제한을 받지 않는 효과가 있다.

또한, 본 발명에 의한 캐시버퍼는 LRU알고리즘과 버스트 트랜스퍼를 사용하여 CPU의 대기시간을 줄임으로써 CPU 동작의 효율성을 향상시킬 수 있는 효과가 있다.

Claims (8)

1. CPU에 의해 제어되는 장치에 있어서,

   CPU데이터폭(CPU Data Width)만큼의 비트수로 분할한 메모리블록으로 구성된 다수의 캐시블록을 적층한 캐시버퍼와,

   SRAM대체영역이 할당되어 있고, 상기 캐시블록의 1개 열에 해당하는 비트수가 SDRAM데이터폭(SDRAM Data Width)으로 설정된 SDRAM으로 구성한 것을 특징으로 하는 SDRAM을 이용한 캐시 버퍼 장치.
2. 제 1 항에 있어서, 상기 CPU는, 상기 CPU가 상기 캐시버퍼에 액세스 한 경우 상기 메모리블록 중 어느 하나의 1개 열에 해당하는 비트수만큼의 데이터를 한번에 읽고 쓸 수 있는 것을 특징으로 하는 SDRAM을 이용한 캐시 버퍼 장치.
3. 제 1 항에 있어서, 상기 SDRAM은 SDR-SDRAM 또는 DDR-SDRAM인 것을 특징으로 하는 SDRAM을 이용한 캐시 버퍼 장치.
4. 제 1 항에 있어서, 상기 SDRAM어드레스는, 상기 소정 캐시블록을 선택하는 영역 및 상기 소정 캐시블록의 소정 열을 선택하는 영역으로 구성된 것을 특징으로 하는 SDRAM을 이용한 캐시 버퍼 장치.
5. 제 1 항에 있어서, 상기 CPU어드레스는, 전송비트 단위를 선택하는 영역, 상기 소정 메모리블록을 선택하는 영역, 상기 소정 메모리블록의 소정 열을 선택하는 영역 및 소정 캐시블록을 선택하는 영역으로 구성된 것을 특징으로 하는 SDRAM을 이용한 캐시 버퍼 장치.
6. 제 1 항에 있어서, 상기 캐시버퍼는, 상기 캐시블록의 소정 열에 저장된 데이터를 버스트 트랜스퍼(Burst Transfer) 방식으로 상기 SDRAM에 전송하거나, 상기 SDRAM에 저장된 데이터를 버스트 트랜스퍼 방식으로 전송받아 상기 캐쉬블록의 소정 열에 저장하는 것을 특징으로 하는 캐시 버퍼 장치.
7. 제 1 항에 있어서, 상기 캐시버퍼는, 상기 소정 메모리블록의 소정 열에 저장된 데이터를 버스트 트랜스퍼 방식으로 상기 CPU에 전송하는 것을 특징으로 하는 SDRAM을 이용한 캐시 버퍼 장치.
8. 제 1 항에 있어서, 상기 CPU에서 요청하는 데이터가 저장된 캐시블록이 상기 캐시버퍼에 존재하지 않는 경우, 최장기간 액세스 되지 않은 캐시블록의 데이터를 삭제하고, 상기 CPU에서 요청하는 데이터를 상기 SDRAM에서 불러오는 것을 특징으로 하는 SDRAM을 이용한 캐시 버퍼 장치.

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