KR20060085271A - 차동 배랙터. - Google Patents

차동 배랙터. Download PDF

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Abstract

본 발명은 차동 배랙터에 관한 것이며, 더욱 상세하게는 전압제어 발진기(Voltage Controlled Oscillator; VCO)에 적용되는 차동 배랙터에 관한 것이다.
본 발명에 따른 차동 배랙터는 소오스 단자, 드레인 단자 및 벌크 단자가 서로 커플 되는 제1 및 제2 MOS 배랙터로 구성되는 제1 소자부와, 소오스 단자, 드레인 단자 및 벌크 단자가 서로 커플 되는 제3 및 제4 MOS 배랙터로 구성되는 제2 소자부와, 상기 제1 및 제3 MOS 배랙터의 게이트 단자에 바이어싱 하기 위한 제1 바이어스와, 상기 제2 및 제4 MOS 배랙터의 소오스 단자, 드레인 단자 및 벌크 단자에 공통 바이어싱 하기 위한 제2 바이어스와, 상기 제1 및 제3 MOS 배랙터의 벌크 단자에 제어 전압을 인가 하기 위한 제1제어 전압과, 상기 제2 및 제4 MOS 배랙터의 게이트 단자에 제어 전압을 인가 하기 위한 제2 제어 전압과, 상기 제1 MOS 배랙터와 제2 MOS 배랙터는 차동쌍을 이루며, 상기 제3 MOS 배랙터와 제4 MOS 배랙터가 차동쌍을 이루고, 상기 제1 MOS 배랙터와 제2 MOS 배랙터의 각각의 게이트 단자측이 + 출력단을 형성하고, 상기 제3 MOS 배랙터와 제4 MOS 배랙터의 각각의 게이트 단자측이 - 출력단을 형성하는 것을 특징으로 한다.
차동 배랙터, VCO, 전압 제어 발진기, MOS, 상보성 소자

Description

차동 배랙터.{Differential Varactors}
도 1은 종래의 상보성 소자를 이용한 차동 MOS 배랙터를 도시한 것이다.
도 2a는 종래의 MOS형 가변 커패시터를 이용한 차동 MOS 배랙터를 도시한 것이다.
도 2b는 종래의 다이오드 타입의 가변 커패시터를 이용한 정션 배랙터를 도시한 것이다.
도 2c는 도 2b에 도시된 정션 배랙터에 대한 CV-다이어그램과 선택도를 도시한 것이다.
도 3은 본 발명에 따른 차동 배랙터로 구현된 차동 전압 제어 발진기를 도시한 것이다.
도 4a는 본 발명의 일실시예에 따른 공핍형 PMOS 배랙터를 이용하여 전압 제어 발진기의 가변 커패시터 동작이 가능하도록 구현한 차동 MOS 배랙터의 회로도 이다.
도 4b는 도 4a에 도시된 차동 MOS 배랙터의 CV-다이어그램을 도시한 것이다.
도 5는 본 발명의 다른 실시예에 따른 정션 배랙터를 이용하여 전압 제어 발진기의 가변 커패시터 동작이 가능하도록 구현한 차동 정션 배랙터의 회로도 이다.
도 6는 본 발명의 또 다른 실시예에 따른 트리플-웰(Triple-Well) CMOS 배랙 터를 이용하여 전압 제어 발진기의 가변 커패시터 동작이 가능하도록 구현한 차동 트리플-웰 CMOS 배랙터의 회로도 이다.
도 7는 본 발명의 또 다른 실시예에 따른 트리플-웰 정션 배랙터를 이용하여 전압 제어 발진기의 가변 커패시터 동작이 가능하도록 구현한 차동 트리플-웰 정션 배랙터의 회로도 이다.
본 발명은 차동 배랙터에 관한 것이며, 더욱 상세하게는 전압제어 발진기(Voltage Controlled Oscillator; VCO)에 적용되는 차동 배랙터에 관한 것이다.
가변 커패시터는 동조회로에 유용한 소자이며 주파수 범위를 전기적으로 조절하는 전자회로를 구성하는 데 사용될 수 있으며 그 대표적인 것이 배랙터이다.
배랙터는 주파수 튜닝을 요하는 아날로그 회로에 사용되며 특히 발진 주파수 조절을 위해 모듈레이터, PLL(phase-locked loop) 또는 발진기에 사용된다.
여기서, 발진기중 전압 제어 발진기는 출력 주파수를 전압에 따라 가변 되도록 하는 소자를 채용하고 있으며 주파수 가변을 위해서 배랙터 다이오드나 MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)를 커패시터로 사용하고 있다.
상기 소자들은 인가되는 전압에 따라 접합의 공핍층을 커패시터로 사용하게 된다.
도 1은 종래의 상보성 소자를 이용한 차동 MOS 배랙터를 도시한 것이다.
도시된 바와 같이, 차동 MOS 배랙터는 전압 제어 발진기에 적용되는 가변 커패시터다.
차동 MOS 배랙터는 제1 상보 소자(MP11) 및 제2 상보 소자(MN11)를 포함하는 제1 상보 소자부(101) 및 서로 상보적인 특성을 갖는 제3 상보 소자(MP12) 및 제4 상보 소자(MN12)를 포함하는 제2 상보 소자부(102)로 구성된다.
여기서, 상기 제1 상보 소자(MP11) 및 제3 상보 소자(MP12)는 P형 MOSFET 소자를 기반으로 하고 제2 상보 소자(MN11) 및 제4 상보 소자(MN12)는 N형 MOSFET 소자이다.
여기서, 상기 제1 상보 소자(MP11) 및 제2 상보 소자(MN11)는 차동적 제어 가변 커패시터의 성분으로 이용되며 제3 상보 소자(MP21) 및 제4 상보 소자(MN21)도 차동적 제어 가변 커패시터의 성분으로 이용된다.
차동 제어 신호(Vc+, Vc-)를 제1 상보 소자(MP11) 및 제2 상보 소자(MN11)에 인가함으로써 차동 제어를 수행하게 된다.
또한, 차동 제어 신호(Vc+, Vc-)를 제3 상보 소자(MP12) 및 제4 상보 소자(MN12)에 인가함으로써 차동 제어를 수행하게 되는 구조를 가진다.
그러나, 이러한 상보성 소자를 이용한 차동 배랙터 구조는 NMOS와 PMOS 소자 간의 부정합을 극복하기 어렵다는 문제가 있다.
또한, VCO 출력 DC-바이어스와 제어 신호의 common-mode 전압에 따라서 common-mode 잡음에 대한 rejection 특성이 크게 달라지는 문제가 있다.
도 2a는 종래의 MOS형 가변 커패시터를 이용한 차동 MOS 배랙터를 도시한 것이다.
도시된 바와 같이, 차동 MOS 배랙터는 전압 제어 발진기에 적용되는 가변 커패시터다.
상기 차동 MOS 배랙터는 제1 NMOS 트랜지스터(MN21) 및 제2 PMOS 트랜지스터(MP22)로 구성된 제1 소자부(201)과 제3 NMOS 트랜지스터(MN23) 및 제4 PMOS 트랜지스터(MP24)로 구성된 제2 소자부(202)으로 구성된다.
여기서, 제1 NMOS 트랜지스터(MN21) 및 제2 PMOS 트랜지스터(MP22)는 차동적 제어 가변 커패시터의 성분으로서 이용되며 제3 NMOS 트랜지스터(MN23) 및 제4 PMOS 트랜지스터(MP24)도 차동적 제어 가변 커패시터의 성분으로 이용된다.
차동 제어 신호(Vc+, Vc-)를 제1 NMOS 트랜지스터(MN21) 및 제2 PMOS 트랜지스터(MP22)에 인가함으로써 차동 제어를 수행하게 된다.
또한, 차동 제어 신호(Vc+, Vc-)를 제3 NMOS 트랜지스터(MN23) 및 제4 PMOS 트랜지스터(MP24)에 인가함으로써 차동 제어를 수행하게 되는 구조로 단일 소자를 이용하여 차동 제어를 수행하도록 구성된다.
도 2b는 종래의 다이오드 타입의 가변 커패시터를 이용한 정션 배랙터를 도시한 것이다.
도시된 바와 같이, 도 2b에 도시된 가변 커패시터는 상기 도 2a의 차동 배랙터 회로와 동일한 구조이며, 단지 가변 소자를 MOS를 사용하는 대신 다이오드를 사용한 것만 다를 뿐이다.
상기 도 2a 및 도 2b에서 차동 배랙터의 구조는 단일 소자로 구성됨에 따라 소자 간의 부정합 문제는 없다.
그러나, 소자의 기생 커패시턴스 또는 박막 저항이 크게 나타나는 부분인 도 2a에 도시된 NMOS(MN21 및 NM23) 및 PMOS(MP22 및 MP24)의 소오스 단자 및 드레인 단자가 VCO의 출력단에 연결되는 구조가 되고, 또한 도 2b에 도시된 다이오드(D22, D24)의 캐소드도 VCO의 출력단에 연결되는 구조가 되어, 공진 탱크(resonance tank) 회로의 선택도(quality factor)가 현격히 감소하는 문제가 있다.
도 2c는 상기 도 2b 회로에 대한 CV-다이어그램과 선택도를 도시한 것이다.
도 2c에 도시된 바와 같이, 애노드 제어와 캐소드 제어 경로 사이에 커패시턴스 변화율이 다르게 나타나게 되는데 이는 공통 모드(common-mode) 잡음에 대한 rejection 특성이 제한을 받게 되는 단점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 NMOS 또는 PMOS 소자 중 어느 한 소자만을 사용하여 차동 동작을 하도록 구현하여 소자 간의 부정합 문제를 해결할 수 있는 차동 배랙터를 제공하는데 있다.
본 발명의 다른 목적은 기생 커패시턴스 및 박막 저항 성분이 상대적으로 높게 나타나는 부분을 VCO의 출력단에 연결되지 않게 하여 공진 탱크 회로의 선택도가 현격히 감소되는 것을 방지할 수 있는 차동 배랙터를 제공하는데 있다.
본 발명의 또 다른 목적은 기생 커패시턴스의 증가에 따라 차동 제어 신호 간의 커패시턴스 변화율이 다르게 나타나지 않게 하여 동상 신호 노이즈의 제한을 받지 않는 차동 배랙터를 제공하는데 있다.
상술한 과제를 해결하기 위한 본 발명에 따른 차동 배랙터는, 소오스 단자, 드레인 단자 및 벌크 단자가 서로 커플 되는 제1 및 제2 MOS 배랙터로 구성되는 제1 소자부와, 소오스 단자, 드레인 단자 및 벌크 단자가 서로 커플 되는 제3 및 제4 MOS 배랙터로 구성되는 제2 소자부와, 상기 제1 및 제3 MOS 배랙터의 게이트 단자에 바이어싱 하기 위한 제1 바이어스와, 상기 제2 및 제4 MOS 배랙터의 소오스 단자, 드레인 단자 및 벌크 단자에 공통 바이어싱 하기 위한 제2 바이어스와, 상기 제1 및 제3 MOS 배랙터의 벌크 단자에 제어 전압을 인가 하기 위한 제1제어 전압과, 상기 제2 및 제4 MOS 배랙터의 게이트 단자에 제어 전압을 인가 하기 위한 제2 제어 전압과, 상기 제1 MOS 배랙터와 제2 MOS 배랙터는 차동쌍을 이루며, 상기 제3 MOS 배랙터와 제4 MOS 배랙터가 차동쌍을 이루고, 상기 제1 MOS 배랙터와 제2 MOS 배랙터의 각각의 게이트 단자측이 + 출력단을 형성하고, 상기 제3 MOS 배랙터와 제4 MOS 배랙터의 각각의 게이트 단자측이 - 출력단을 형성하는 것을 특징으로 한다.
여기서, 상기 제1 소자부 및 제2 소자부의 제1 내지 제4 MOS 배랙터 소자간의 부정합의 영향이 나타나지 않도록 NMOS 또는 PMOS 소자 중 어느 하나로만 구성되는 것을 특징으로 한다.
또한, 본 발명에 따른 차동 배랙터는, 소오스 단자, 드레인 단자 및 벌크 단자가 서로 커플 되는 제1 및 제2 MOS 배랙터로 구성되는 제1 소자부와, 소오스 단자, 드레인 단자 및 벌크 단자가 서로 커플 되는 제3 및 제4 MOS 배랙터로 구성되 는 제2 소자부와, 상기 제1 및 제3 MOS 배랙터의 게이트 단자에 바이어싱 하기 위한 제1 바이어스와, 상기 제2 및 제4 MOS 배랙터의 게이트 단자에 바이어싱 하기 위한 제2 바이어스와, 상기 제1 및 제3 MOS 배랙터의 벌크 단자에 제어 전압을 인가 하기 위한 제1 제어 전압과, 상기 제2 및 제4 MOS 배랙터의 벌크 단자에 제어 전압을 인가 하기 위한 제2 제어 전압과, 상기 제1 MOS 배랙터와 제2 MOS 배랙터는 차동쌍을 이루며, 상기 제3 MOS 배랙터와 제4 MOS 배랙터가 차동쌍을 이루고, 상기 제1 MOS 배랙터와 제2 MOS 배랙터의 각각의 게이트 단자측이 + 출력단을 형성하고, 상기 제3 MOS 배랙터와 제4 MOS 배랙터의 각각의 게이트 단자측이 - 출력단을 형성하고, 상기 제2 및 제4 MOS 배랙터는 트리플-웰(Triple-Well) 공정으로 제작되는 배랙터인 것을 특징으로 한다.
또한, 본 발명에 따른 차동 배랙터는, 제1 및 제2 정션 배랙터로 구성되는 제1 소자부와, 제3 및 제4 정션 배랙터로 구성되는 제2 소자부와, 상기 제1 및 제3 정션 배랙터의 에노드 단자 각각에 바이어싱 하기 위한 제1 바이어스와, 상기 제2 및 제4 정션 배랙터의 캐소드 단자 각각에 바이어싱 하기 위한 제2 바이어스와, 상기 제1 및 제3 정션 배랙터의 캐소드 단자에 제어 전압을 인가 하기 위한 제1제어 전압과, 상기 제2 및 제4 정션 배랙터의 에노드 단자에 제어 전압을 인가 하기 위한 제2 제어 전압과, 상기 제1 정션 배랙터와 제2 정션 배랙터는 차동쌍을 이루며, 상기 제3 정션 배랙터와 제4 정션 배랙터가 차동쌍을 이루고, 상기 제1 정션 배랙터와 제2 정션 배랙터의 각각의 에노드 단자측이 + 출력단을 형성하고, 상기 제3 정션 배랙터와 제4 정션 배랙터의 각각의 에노드 단자측이 - 출력단을 형성하는 것 을 특징으로 한다.
또한, 본 발명에 따른 차동 배랙터는, 제1 및 제2 정션 배랙터로 구성되는 제1 소자부와, 제3 및 제4 정션 배랙터로 구성되는 제2 소자부와, 상기 제1 및 제3 정션 배랙터의 에노드 단자 각각에 바이어싱 하기 위한 제1 바이어스와, 상기 제2 및 제4 정션 배랙터의 캐소드 단자 각각에 바이어싱 하기 위한 제2 바이어스와, 상기 제1 및 제3 정션 배랙터의 캐소드 단자에 제어 전압을 인가 하기 위한 제1제어 전압과, 상기 제2 및 제4 정션 배랙터의 에노드 단자에 제어 전압을 인가 하기 위한 제2 제어 전압과, 상기 제1 정션 배랙터와 제2 정션 배랙터는 차동쌍을 이루며, 상기 제3 정션 배랙터와 제4 정션 배랙터가 차동쌍을 이루고, 상기 제1 정션 배랙터와 제2 정션 배랙터의 각각의 에노드 단자측이 + 출력단을 형성하고, 상기 제3 정션 배랙터와 제4 정션 배랙터의 각각의 에노드 단자측이 - 출력단을 형성하고, 상기 제2 및 제4 정션 배랙터는 트리플-웰 공정으로 제작되는 배랙터인 것을 특징으로 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 차동 배랙터로 구현된 차동 전압 제어 발진기를 도시한 것이다.
도시된 바와 같이, LC 차동 전압 제어 발진기는 전원(Vdd), 입력단(301, 302), 차동 가변 커패시터(C31), 인덕터(L31, L32), 트랜지스터(M31, M32), 전류 바이어스(IS31) 및 출력단(305, 306)를 포함한다.
여기서, 입력부(300)는 입력단(301, 302) 및 차동 가변 커패시터(C31)를 포함한다.
차동 제어 신호(Vc+, Vc-)는 입력단(301, 302)에 공급되고 입력단(301, 302)를 통하여 차동 가변 커패시터(C31)로 공급된다.
차동 가변 커패시터(C31)의 출력단(303, 304)은 각각 공통단(305, 306)에 연결된다.
각각의 공통단(305, 306)은 직렬 연결된 인덕터(L31, L32)를 통하여 전원(Vdd)에 연결되며 LC 발진기를 위한 출력단이 된다.
트랜지스터(M31, M32)의 드레인 단자는 공통단(305, 306)에 각각 연결되며, 소오스 단자는 바이어스 단(307)를 통하여 전류 바이어스(IS31)에 연결된다.
트랜지스터(M31, M32)는 바이어스 회로에 의하여 발진 신호를 발생하기 위해 동작되며 전류 바이어스(IS31)는 전류 제한을 위해 동작된다.
LC 발진기의 인덕터(L31, L32)와 커패시터(C31)는 피드백에 의해 전달된 발진 신호의 주파수, 위상 및 진폭을 결정한다.
공통단(305, 306)은 도시하지 않은 바이어스 회로에 의하여 특정 값으로 DC 바이어스 되며 공통단(305, 306)의 값은 차동 가변 커패시터에 의해 조절 가능하게 된다.
도 4a는 본 발명의 일실시예에 따른 공핍형 PMOS 배랙터를 이용하여 전압 제어 발진기의 가변 커패시터 동작이 가능하도록 구현한 차동 MOS 배랙터(400)의 회로도 이다.
도시된 바와 같이, 전압 제어 발진기의 가변 커패시터 역할을 하는 차동 MOS 배랙터(400)는 제1 소자부(401)와 제2 소자부(402)를 포함하여 구성된다.
여기서, 제1 소자부(401)는 제1 커패시터(C41)와 제2 커패시터(C42) 및 제1 PMOS 배랙터(MP41)와 제2 PMOS 배랙터(MP42)를 포함하고, 제2 소자부(402)는 제3 커패시터(C43)와 제4 커패시터(C44) 및 제3 PMOS 배랙터(MP43)와 제4 PMOS 배랙터(MP44)를 포함한다.
제1 커패시터(C41)의 일단은 제1 저항(R41)의 일단과 제1 PMOS 배랙터(MP41)의 게이트가 연결되고, 제1 저항(R41)의 타단에는 제1 바이어스 전압(Vb1)이 인가되며, 제2 커패시터(C42)의 일단은 제2 저항(R42)의 일단과 제2 PMOS 배랙터(MP42)의 게이트가 연결되고, 제2 저항(R42)의 타단에는 (-)차동 제어 전압(Vc-)이 인가되며, 제1 커패시터(C41)의 타단과 제2 커패시터(C42)의 타단은 서로 커플 되어 (+)전압(Vo+)이 출력된다.
또한, 제3 커패시터(C43)의 일단은 제3 저항(R43)의 일단과 제3 PMOS 배랙터(MP43)의 게이트가 연결되고, 제3 저항(R43)의 타단에는 제1 바이어스 전압(Vb1)이 인가되며, 제4 커패시터(C44)의 일단은 제4 저항(R44)의 일단과 제4 PMOS 배랙터(MP44)의 게이트가 연결되고, 제4 저항(R44)의 타단에는 (-)차동 제어 전압(Vc-)이 인가되며, 제3 커패시터(C43)의 타단과 제4 커패시터(C44)의 타단은 서로 커플 되어 (-)전압(Vo-)이 출력된다.
여기서, 제1 내지 제4 PMOS 배랙터(MP41 내지 MP44) 각각은 소오스 단자, 드레인 단자 및 벌크단자는 서로 커플 되어 공동 벌크단을 구성한다.
제1 PMOS 배랙터(MP41)의 공동 벌크단과 제3 PMOS 배랙터(MP43)의 공동 벌크단은 공통으로 제5 저항(R45)의 일단에 연결되며, 제5 저항(R45)의 타단에 (+)차동 제어 전압(Vc+)이 인가된다.
제2 PMOS 배랙터(MP42)의 공동 벌크단과 제4 PMOS 배랙터(MP44)의 공동 벌크단은 공통으로 제6 저항(R46)의 일단에 연결되며, 제6 저항(R46)의 타단에 제2 바이어스 전압(Vb2)이 인가된다.
즉, 제1 PMOS 배랙터(MP41)은 제2 PMOS 배랙터(MP42)와 차동쌍을 이루며, 제3 PMOS 배랙터(MP43)은 제4 PMOS 배랙터(MP44)와 차동쌍을 형성하게 된다.
차동 제어 전압(Vc+, Vc-), 제1 및 제2 바이어스 전압(Vb1, Vb2)를 각각의 제1 PMOS 배랙터(MP41) 내지 제4 PMOS 배랙터(MP44)에 인가함으로써, 차동 출력 전압(Vo+, Vo-)이 발생된다.
본원 발명의 일실시예에 따른 차동 MOS 배랙터(400)는 배랙터 소자 간의 부정합의 영향이 나타나지 않도록 NMOS나 PMOS 배랙터 소자 중 어느 하나만을 이용하여 차동 동작을 수행하도록 구성된다.
여기서, 기생 커패시터 성분들이 상대적으로 많이 보이는 PMOS 배랙터(MP41, MP42, MP43 및 MP44)의 소오스 단자측과 드레인 단자측이 출력단에 연결되지 않도록, PMOS 배랙터(MP41, MP42, MP43 및 MP44)를 사용하여 기생 커패시터 성분들이 상대적으로 적은 게이트 단자측이 출력단에 연결되도록 구성된다.
또한, 소오스 단자, 드레인 단자 및 벌크 단자는 서로 커플 되도록 구성한다.
이렇게 구성함으로써, 차동 MOS 배랙터(400)의 기생 커패시턴스 및 박막 저항 성분이 상대적으로 높게 나타나는 부분(MOS 배랙터 소자의 소오스 단자, 드레인 단자 및 벌크)이 VCO의 출력단에 연결되지 않게 되므로 LC-탱크 회로의 선택도가 감소되는 것을 방지할 수 있다.
또한, 기생 커패시턴스의 증가에 따라 차동 제어 전압(Vc+, Vc-)간의 커패시턴스 변화율이 다르게 나타나는 현상이 나타나지 않으므로 common-mode 잡음에 대한 제거 특성의 제한을 받지 않게 된다.
여기서, MOS형 구조의 배랙터(MP41, MP42, MP43 및 MP44)는 P형 또는 N형 기판 대신에 n-웰 또는 p-웰에 제조한다는 점을 제외하고는 n채널 또는 p채널 MOSFET와 유사한 구조이다.
도 4b는 도 4a의 PMOS 소자의 CV-다이어그램을 도시한 것이다.
도시된 바와 같이, 출력 DC 전압과 제어 신호의 common-mode level에 따라서 common-mode rejection 특성이 달라지는 것을 방지하기 위해서 Vb1과 Vb2를 이용해 CV-곡선을 이동시켜 제어 전압의 전 영역에서 common-mode rejection을 크게 유지할 수 있다는 것을 보인다.
도 5는 본 발명의 다른 실시예에 따른 정션 배랙터를 이용하여 전압 제어 발진기의 가변 커패시터 동작을 하도록 구성한 차동 정션 배랙터(500)의 회로도 이다.
도시된 바와 같이, 전압 제어 발진기의 가변 커패시터 역할을 하는 차동 정션 배랙터(500)는 제1 소자부(501)와 제2 소자부(502)를 포함하여 구성된다.
여기서, 제1 소자부(501)는 제1 커패시터(C51)와 제2 커패시터(C52) 및 제1 정션 배랙터(D51)와 제2 정션 배랙터(D52)를 포함하고, 제2 소자부(502)는 제3 커패시터(C53)와 제4 커패시터(C54) 및 제3 정션 배랙터(D53)와 제4 정션 배랙터(D54)를 포함한다.
제1 커패시터(C51)의 일단은 제1 저항(R51)의 일단과 제1 정션 배랙터(D51)의 애노드가 연결되고, 제1 저항(R51)의 타단에는 제1 바이어스 전압(Vb1)이 인가되며, 제2 커패시터(C52)의 일단은 제2 저항(R52)의 일단과 제2 정션 배랙터(D52)의 애노드가 연결되고, 제2 저항(R52)의 타단에는 (-)차동 제어 전압(Vc-)이 인가되며, 제1 커패시터(C51)의 타단과 제2 커패시터(C52)의 타단은 서로 커플 되어 (+)전압(Vo+)이 출력된다.
또한, 제3 커패시터(C53)의 일단은 제3 저항(R53)의 일단과 제3 정션 배랙터 (D53)의 애노드가 연결되고, 제3 저항(R53)의 타단에는 제1 바이어스 전압(Vb1)이 인가되며, 제4 커패시터(C54)의 일단은 제4 저항(R54)의 일단과 제4 정션 배랙터(D54)의 애노드가 연결되고, 제4 저항(R54)의 타단에는 (-)차동 제어 전압(Vc-)이 인가되며, 제3 커패시터(C53)의 타단과 제4 커패시터(C54)의 타단은 서로 커플 되어 (-)전압(Vo-)이 출력된다.
제1 정션 배랙터(D51)의 캐소드와 제3 정션 배랙터(D53)의 캐소드는 공통으로 제5 저항(R55)의 일단에 연결되며, 제5 저항(R55)의 타단에 (+)차동 제어 전압(Vc+)이 인가된다.
제2 정션 배랙터(D52)의 캐소드와 제4 정션 배랙터(D54)의 캐소드는 공통으로 제6 저항(R56)의 일단에 연결되며, 제6 저항(R56)의 타단에 제2 바이어스 전압(Vb2)이 인가된다.
즉, 제1 정션 배랙터(D51)은 제2 정션 배랙터(D52)와 차동쌍을 이루며, 제3 정션 배랙터(D53)은 제4 정션 배랙터(D54)와 차동쌍을 형성하게 된다.
차동 제어 전압(Vc+, Vc-), 제1 및 제2 바이어스 전압(Vb1, Vb2)를 각각의 제1 정션 배랙터(D51) 내지 제4 정션 배랙터(D54)에 인가함으로써, 차동 출력 전압(Vo+, Vo-)이 발생된다.
결국, 차동 정션 배랙터(500)는 단일 소자의 제1 내지 제4 정션 배랙터 소자를 이용하여 차동 제어를 수행하는 것으로, 이를 이용하여 차동 정션 배랙터(500)를 구성하면 종래의 일반적인 CMOS의 기생 커패시턴스와 박막 저항 영향을 최소화 시킬 수 있다는 장점이 있다.
도 6는 본 발명의 또 다른 실시예에 따른 트리플-웰(Triple-Well) CMOS 배랙터를 이용하여 전압 제어 발진기의 가변 커패시터 동작을 하도록 구성한 차동 트리플-웰 MOS 배랙터(600)의 회로도 이다.
도시된 바와 같이, 전압 제어 발진기의 가변 커패시터 역할을 하는 차동 트리플-웰 MOS 배랙터(600)는 제1 소자부(601)와 제2 소자부(602)을 포함하여 구성된다.
여기서, 제1 소자부(601)는 제1 커패시터(C61)와 제2 커패시터(C62) 및 제1 PMOS 배랙터(MP61)와 제2 트리플-웰 NMOS 배랙터(MN62)를 포함하고, 제2 소자부(602)는 제3 커패시터(C63)와 제4 커패시터(C64) 및 제3 PMOS 배랙터(MP63)와 제4 트리플-웰 NMOS 배랙터(MN64)를 포함한다.
제1 커패시터(C61)의 일단은 제1 저항(R61)의 일단과 제1 PMOS 배랙터(MP61)의 게이트가 연결되고, 제1 저항(R61)의 타단에는 제1 바이어스 전압(Vb1)이 인가되며, 제2 커패시터(C62)의 일단은 제2 저항(R62)의 일단과 제2 트리플-웰 NMOS 배랙터(MN62)의 게이트가 연결되고, 제2 저항(R62)의 타단에는 제2 바이어스 전압(Vb2)이 인가되며, 제1 커패시터(C61)의 타단과 제2 커패시터(C62)의 타단은 서로 커플 되어 (+)전압(Vo+)이 출력된다.
또한, 제3 커패시터(C63)의 일단은 제3 저항(R63)의 일단과 제3 PMOS 배랙터(MP63)의 게이트가 연결되고, 제3 저항(R63)의 타단에느 제1 바이어스 전압(Vb1)이 인가되며, 제4 커패시터(C64)의 일단은 제4 저항(R64)의 일단과 제4 트리플-웰 NMOS 배랙터(MN64)의 게이트가 연결되고, 제4 저항(R64)의 타단에는 제2 바이어스 전압(Vb2)이 인가되며, 제3 커패시터(C63)의 타단과 제4 커패시터(C64)의 타단은 서로 커플 되어 (-)전압(Vo-)이 출력된다.
여기서, 제1 PMOS 배랙터(MP61)와 제3 PMOS 배랙터(MP63) 및 제2 트리플-웰 NMOS 배랙터(MN62)와 제4 트리플-웰 NMOS 배랙터(MN64)는 소오스 단자, 드레인 단자 및 벌크단자는 서로 커플 되어 공동 벌크단을 구성한다.
제1 PMOS 배랙터(MP61)의 공동 벌크단과 제3 트리플-웰 NMOS 배랙터(MN63)의 공동 벌크단은 공통으로 제5 저항(R65)의 일단에 연결되며, 제5 저항(R65)의 타단에 (+)차동 제어 전압(Vc+)이 인가된다.
제2 트리플-웰 NMOS 배랙터(MN62)의 공동 벌크단과 제4 트리플-웰 NMOS 배랙터(MN64)의 공동 벌크단은 공통으로 제6 저항(R66)의 일단에 연결되며, 제6 저항(R66)의 타단에 (-)차동 제어 전압(Vc-)이 인가된다.
즉, 제1 PMOS 배랙터(MP61)는 제2 트리플-웰 NMOS 배랙터(MN62)와 차동쌍을 이루며, 제3 PMOS 배랙터(MP63)는 제4 트리플-웰 NMOS 배랙터(MN64)와 차동쌍을 형성하게 된다.
차동 제어 전압(Vc+, Vc-), 제1 및 제2 바이어스 전압(Vb1, Vb2)를 각각의 제1 PMOS 배랙터(MP61)와 제3 PMOS 배랙터(MP63) 및 제2 트리플-웰 NMOS 배랙터(MN62)와 제4 트리플-웰 NMOS 배랙터(MN64)에 인가함으로써, 차동 출력 전압(Vo+, Vo-)이 발생된다.
여기서, 기생 커패시터 성분들이 상대적으로 많이 보이는 PMOS 배랙터(MP61, MP63)와 트리플-웰 NMOS 배랙터(MN62, MN64)의 소오스 단자측과 드레인 단자 측이 출력단에 연결되지 않도록, 제1 PMOS 배랙터(MP61)와 제3 PMOS 배랙터(MP63) 및 제2 트리플-웰 NMOS 배랙터(MN62)와 제4 트리플-웰 NMOS 배랙터(MN64)를 이용하여 기생 커패시터 성분들이 상대적으로 적은 게이트 단자측이 출력단에 연결되도록 구성된다.
또한, 소오스 단자, 드레인 단자 및 벌크 단자는 서로 커플 되도록 구성한다.
이렇게 구성함으로써, 차동 트리플-웰 MOS 배랙터(600)의 기생 커패시턴스 및 박막 저항 성분이 상대적으로 높게 나타나는 부분(배랙터 소자의 소오스 단자, 드레인 단자 및 벌크 단자)이 VCO의 출력단에 연결되지 않게 되므로 LC-탱크 회로의 선택도가 감소되는 것을 방지할 수 있다.
또한, 기생 커패시턴스의 증가에 따라 차동 제어 전압(Vc+, Vc-)간의 커패시턴스 변화율이 다르게 나타나는 현상이 나타나지 않으므로 common-mode 잡음에 대한 제거 특성의 제한을 받지 않게 되며, 일반적인 CMOS 공정에서와 달리 트리플-웰 공정에서는 deep n-웰을 이용하여 NMOS에 대해서도 박막을 분리할 수 있다는 특징이 있다.
따라서, 이를 이용하여 차동 트리플-웰 MOS 배랙터(600)를 구성하면 종래의 일반적인 CMOS의 기생 커패시턴스와 박막 저항 영향을 최소화 시킬 수 있다는 장점이 있다.
도 7는 본 발명의 또 다른 실시예에 따른 트리플-웰 정션 배랙터를 이용하여 전압 제어 발진기의 가변 커패시터 동작을 하도록 구성한 차동 트리플-웰 정션 배 랙터(700)의 회로도 이다.
도시된 바와 같이, 전압 제어 발진기의 가변 커패시터 역할을 하는 차동 트리플-웰 정션 배랙터(700)는 제1 소자부(701)과 제2 소자부(702)을 포함하여 구성한다.
여기서, 제1 소자부(701)는 제1 커패시터(C71)와 제2 커패시터(C72) 및 제1 정션 배랙터(D71)와 제2 트리플-웰 정션 배랙터(D72)를 포함하고, 제2 소자부(702)는 제3 커패시터(C73)와 제4 커패시터(C74) 및 제3 정션 배랙터(D73)와 제4 트리플-웰 정션 배랙터(D74)를 포함한다.
제1 커패시터(C71)의 일단은 제1 저항(R71)의 일단과 제1 정션 배랙터(D71)의 애노드가 연결되고, 제1 저항(R71)의 타단에는 제1 바이어스 전압(Vb1)이 인가되며, 제2 커패시터(C72)의 일단은 제2 저항(R72)의 일단과 제2 트리플-웰 정션 배랙터(D72)의 캐소드가 연결되고, 제2 저항(R72)의 타단에는 제2 바이어스 전압(Vb2)이 인가되며, 제1 커패시터(C71)의 타단과 제2 커패시터(C72)의 타단은 서로 커플 되어 (+)전압(Vo+)이 출력된다.
또한, 제3 커패시터(C73)의 일단은 제3 저항(R73)의 일단과 제3 정션 배랙터(D73)의 애노드가 연결되고, 제3 저항(R73)의 타단에는 제1 바이어스 전압(Vb1)이 인가되며, 제4 커패시터(C74)의 일단은 제4 저항(R74)의 일단과 제4 트리플-웰 정션 배랙터(D74)의 캐소드가 연결되고, 제4 저항(R74)의 타단에는 제2 바이어스 전압(Vb2)이 인가되며, 제3 커패시터(C73)의 타단과 제4 커패시터(C74)의 타단은 서로 커플 되어 (-)전압(Vo-)이 출력된다.
제1 정션 배랙터(D71)의 캐소드와 제3 정션 배랙터(D73)의 캐소드는 공통으로 제5 저항(R75)의 일단에 연결되며, 제5 저항(R75)의 타단에 (+)차동 제어 전압(Vc+)이 인가된다.
제2 트리플-웰 정션 배랙터(D72)의 애노드와 제4 트리플-웰 정션 배랙터(D74)의 애노드는 공통으로 제6 저항(R76)의 일단에 연결되며, 제6 저항(R76)의 타단에 (-)차동 제어 전압(Vc-)이 인가된다.
즉, 제1 정션 배랙터(D71)은 제2 트리플-웰 정션 배랙터(D72)와 차동쌍을 이루며, 제3 정션 배랙터(D73)은 제4 트리플-웰 정션 배랙터(D74)와 차동쌍을 형성하게 된다.
차동 제어 전압(Vc+, Vc-), 제1 및 제2 바이어스 전압(Vb1, Vb2)를 각각의 제1 정션 배랙터(D71)와 제3 정션 배랙터(D73) 및 제2 트리플-웰 정션 배랙터(D72)와 제4 트리플-웰 정션 배랙터(D74)에 인가함으로써, 차동 출력 전압(Vo+, Vo-)이 발생된다.
따라서, 이를 이용하여 차동 트리플-웰 정션 배랙터(700)를 구성하면 종래의 일반적인 CMOS의 기생 커패시턴스와 박막 저항 영향을 최소화 시킬 수 있다는 장점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에 서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 구성에 따른 본 발명은 NMOS 또는 PMOS 소자 중 어느 한 소자만을 사용하여 차동 동작을 하도록 구현하여 소자 간의 부정합을 극복할 수 있는 차동 배랙터를 제공하는 것이 가능하게 된다.
또한, 본 발명은 기생 커패시턴스 및 박막 저항 성분이 상대적으로 높게 나타나는 부분을 VCO의 출력단에 연결되지 않게 하여 공진 탱크 회로의 선택도가 현격히 감소할 수 있는 차동 배랙터를 제공하는 것이 가능하게 된다.
또한, 본 발명은 기생 커패시턴스의 증가에 따라 차동 제어 신호 간의 커패시턴스 변화율이 다르게 나타나지 않게 하여 동상 신호 노이즈의 제한을 받지 않는 차동 배랙터를 제공하는 것이 가능하게 된다.

Claims (5)

  1. 소오스 단자, 드레인 단자 및 벌크 단자가 서로 커플 되는 제1 및 제2 MOS 배랙터로 구성되는 제1 소자부와,
    소오스 단자, 드레인 단자 및 벌크 단자가 서로 커플 되는 제3 및 제4 MOS 배랙터로 구성되는 제2 소자부와,
    상기 제1 및 제3 MOS 배랙터의 게이트 단자에 바이어싱 하기 위한 제1 바이어스와,
    상기 제2 및 제4 MOS 배랙터의 소오스 단자, 드레인 단자 및 벌크 단자에 공통 바이어싱 하기 위한 제2 바이어스와,
    상기 제1 및 제3 MOS 배랙터의 벌크 단자에 제어 전압을 인가 하기 위한 제1제어 전압과,
    상기 제2 및 제4 MOS 배랙터의 게이트 단자에 제어 전압을 인가 하기 위한 제2 제어 전압과,
    상기 제1 MOS 배랙터와 제2 MOS 배랙터는 차동쌍을 이루며, 상기 제3 MOS 배랙터와 제4 MOS 배랙터가 차동쌍을 이루고,
    상기 제1 MOS 배랙터와 제2 MOS 배랙터의 각각의 게이트 단자측이 + 출력단을 형성하고, 상기 제3 MOS 배랙터와 제4 MOS 배랙터의 각각의 게이트 단자측이 - 출력단을 형성하는, 차동 배랙터.
  2. 제1항에 있어서,
    상기 제1 소자부 및 제2 소자부의 제1 내지 제4 MOS 배랙터 소자간의 부정합의 영향이 나타나지 않도록 NMOS 또는 PMOS 소자 중 어느 하나로만 구성되는, 차동 배랙터.
  3. 소오스 단자, 드레인 단자 및 벌크 단자가 서로 커플 되는 제1 및 제2 MOS 배랙터로 구성되는 제1 소자부와,
    소오스 단자, 드레인 단자 및 벌크 단자가 서로 커플 되는 제3 및 제4 MOS 배랙터로 구성되는 제2 소자부와,
    상기 제1 및 제3 MOS 배랙터의 게이트 단자에 바이어싱 하기 위한 제1 바이어스와,
    상기 제2 및 제4 MOS 배랙터의 게이트 단자에 바이어싱 하기 위한 제2 바이어스와,
    상기 제1 및 제3 MOS 배랙터의 벌크 단자에 제어 전압을 인가 하기 위한 제1 제어 전압과,
    상기 제2 및 제4 MOS 배랙터의 벌크 단자에 제어 전압을 인가 하기 위한 제2 제어 전압과,
    상기 제1 MOS 배랙터와 제2 MOS 배랙터는 차동쌍을 이루며, 상기 제3 MOS 배랙터와 제4 MOS 배랙터가 차동쌍을 이루고,
    상기 제1 MOS 배랙터와 제2 MOS 배랙터의 각각의 게이트 단자측이 + 출력단 을 형성하고, 상기 제3 MOS 배랙터와 제4 MOS 배랙터의 각각의 게이트 단자측이 - 출력단을 형성하고,
    상기 제2 및 제4 MOS 배랙터는 트리플-웰(Triple-Well) 공정으로 제작되는 배랙터인, 차동 MOS 배랙터.
  4. 제1 및 제2 정션 배랙터로 구성되는 제1 소자부와,
    제3 및 제4 정션 배랙터로 구성되는 제2 소자부와,
    상기 제1 및 제3 정션 배랙터의 에노드 단자 각각에 바이어싱 하기 위한 제1 바이어스와,
    상기 제2 및 제4 정션 배랙터의 캐소드 단자 각각에 바이어싱 하기 위한 제2 바이어스와,
    상기 제1 및 제3 정션 배랙터의 캐소드 단자에 제어 전압을 인가 하기 위한 제1제어 전압과,
    상기 제2 및 제4 정션 배랙터의 에노드 단자에 제어 전압을 인가 하기 위한 제2 제어 전압과,
    상기 제1 정션 배랙터와 제2 정션 배랙터는 차동쌍을 이루며, 상기 제3 정션 배랙터와 제4 정션 배랙터가 차동쌍을 이루고,
    상기 제1 정션 배랙터와 제2 정션 배랙터의 각각의 에노드 단자측이 + 출력단을 형성하고, 상기 제3 정션 배랙터와 제4 정션 배랙터의 각각의 에노드 단자측이 - 출력단을 형성하는, 차동 배랙터.
  5. 제1 및 제2 정션 배랙터로 구성되는 제1 소자부와,
    제3 및 제4 정션 배랙터로 구성되는 제2 소자부와,
    상기 제1 및 제3 정션 배랙터의 에노드 단자 각각에 바이어싱 하기 위한 제1 바이어스와,
    상기 제2 및 제4 정션 배랙터의 캐소드 단자 각각에 바이어싱 하기 위한 제2 바이어스와,
    상기 제1 및 제3 정션 배랙터의 캐소드 단자에 제어 전압을 인가 하기 위한 제1제어 전압과,
    상기 제2 및 제4 정션 배랙터의 에노드 단자에 제어 전압을 인가 하기 위한 제2 제어 전압과,
    상기 제1 정션 배랙터와 제2 정션 배랙터는 차동쌍을 이루며, 상기 제3 정션 배랙터와 제4 정션 배랙터가 차동쌍을 이루고,
    상기 제1 정션 배랙터와 제2 정션 배랙터의 각각의 에노드 단자측이 + 출력단을 형성하고, 상기 제3 정션 배랙터와 제4 정션 배랙터의 각각의 에노드 단자측이 - 출력단을 형성하고,
    상기 제2 및 제4 정션 배랙터는 트리플-웰 공정으로 제작되는 배랙터인, 차동 배랙터.
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