KR20060078581A - Thin film transistor substrate of transflective type and method for fabricating the same - Google Patents
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Abstract
본 발명은 공정을 단순화하여 제조비용을 절감할 수 있는 반투과형 박막 트렌지스터 기판 및 그 제조 방법을 제공하는 것이다.The present invention is to provide a semi-transmissive thin film transistor substrate and a method for manufacturing the same that can simplify the process and reduce the manufacturing cost.
본 발명의 반투과형 박막 트랜지스터 기판은 기판 상에 형성된 버퍼층과; 재1 및 제2 절연층을 사이에 두고 서로 교차되게 형성되어 화소영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차영역에 마련되며 폴리실리콘으로 이루어진 액티브층을 가지는 박막 트랜지스터와; 상기 게이트 라인, 데이터 라인 및 박막 트랜지스터를 덮도록 형성되며 사기 화소영역 내에서 상기 기판 및 버퍼층 중 적어도 어느 하나를 노출시키는 제1 홀을 가지는 유기 절연막과; 상기 제1 홀에 의해 노출된 기판 및 버퍼층 중 어느 하나와 상기 유기 절연막 상에 형성되며 상기 박막 트랜지스터와 접속된 화소전극과; 상기 제1 홀을 제외한 영역에서 상기 화소전극과 중첩되게 형성되는 반사전극을 구비하는 것을 특징으로 한다.The semi-transmissive thin film transistor substrate of the present invention includes a buffer layer formed on the substrate; A gate line and a data line formed to cross each other with the first and second insulating layers interposed therebetween to define a pixel area; A thin film transistor provided at an intersection of the gate line and the data line and having an active layer made of polysilicon; An organic insulating layer formed to cover the gate line, the data line, and the thin film transistor, the organic insulating layer having a first hole exposing at least one of the substrate and the buffer layer in a pseudo pixel area; A pixel electrode formed on one of the substrate and the buffer layer exposed by the first hole and the organic insulating layer, and connected to the thin film transistor; And a reflective electrode formed to overlap the pixel electrode in an area excluding the first hole.
Description
도 1은 종래의 폴리 실리콘형 박막 트랜지스터 기판의 화상표시부를 나타내는 평면도이다.1 is a plan view showing an image display unit of a conventional polysilicon thin film transistor substrate.
도 2는 도 1에 도시된 박막 트랜지스터 기판의 I - I'선을 따라 절단하여 도시한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of the thin film transistor substrate of FIG. 1.
도 3은 본 발명의 실시예에 따른 반투과형 박막 트랜지스터 기판을 나타내는 평면도이다.3 is a plan view illustrating a transflective thin film transistor substrate according to an exemplary embodiment of the present invention.
도 4는 도 3에 도시된 반투과형 박막 트랜지스터 기판의 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.4 is a cross-sectional view taken along the line II-II 'of the transflective thin film transistor substrate shown in FIG. 3.
도 5a 및 도 5b는 본 발명의 실시예에 따른 반투과형 박막 트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.5A and 5B are a plan view and a cross-sectional view for describing a first mask process of a transflective thin film transistor substrate according to an exemplary embodiment of the present invention.
도 6a 및 도 6b는 본 발명의 실시예에 따른 반투과형 박막 트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.6A and 6B are a plan view and a cross-sectional view for describing a second mask process of a transflective thin film transistor substrate according to an exemplary embodiment of the present invention.
도 7a 및 도 7b는 본 발명의 실시예에 따른 반투과형 박막 트랜지스터 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.7A and 7B are plan views and cross-sectional views illustrating a third mask process of a semi-transmissive thin film transistor substrate according to an exemplary embodiment of the present invention.
도 8a 및 도 8b는 본 발명의 실시예에 따른 반투과형 박막 트랜지스터 기판 의 제4 마스크 공정을 설명하기 위한 평면도 및 단면도이다.8A and 8B are a plan view and a cross-sectional view for describing a fourth mask process of a transflective thin film transistor substrate according to an exemplary embodiment of the present invention.
도 9a 및 도 9b는 본 발명의 실시예에 따른 반투과형 반막 트랜지스터 기판의 제5 마스크 공정을 설명하기 위한 평면도 및 단면도이다.9A and 9B are a plan view and a cross-sectional view for describing a fifth mask process of a semi-transmissive half-film transistor substrate according to an embodiment of the present invention.
도 10a 및 도 10b는 본 발명의 실시예에 따른 반투과형 박막 트랜지스터 기판의 제6 마스크 공정을 설명하기 위한 평면도 및 단면도이다.10A and 10B are plan and cross-sectional views for describing a sixth mask process of a transflective thin film transistor substrate according to an exemplary embodiment of the present invention.
도 11a 및 도 11f는 본 발명의 실시예에 따른 반투과형 박막 트랜지스터 기판의 제6 마스크 공정을 구체적으로 설명하기 위한 단면도이다.11A and 11F are cross-sectional views for describing a sixth mask process of a transflective thin film transistor substrate according to an exemplary embodiment of the present invention in detail.
〈 도면의 주요부분에 대한 설명〉<Description of Main Parts of Drawing>
2, 102 : 게이트 라인 4, 104 : 데이터 라인2, 102:
16,116 : 액티브층 40, 140 : 하부기판16,116:
44,144 : 게이트 절연막 9, 109 : 게이트 전극44,144 gate
46, 146 : 층간절연막 8, 108 : 소스 전극46, 146: interlayer
10, 110 : 드레인 전극 50 : 보호막10, 110: drain electrode 50: protective film
18, 118 : 화소전극 154 : 유기 절연막18, 118: pixel electrode 154: organic insulating film
156 : 반사전극156: reflective electrode
본 발명은 박막 트랜지스터 기판에 관한 것으로, 특히 공정을 단순화하여 제조비용을 절감할 수 있는 반투과형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE
통상, 액정표시장치(Liquid Crystal Display; LCD)는 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 액정셀들이 매트릭스 형태로 배열되어진 액정패널에 비디오신호에 해당하는 화상을 표시하게 된다. 이 경우, 액정셀들을 스위칭하는 소자로서 통상 박막트랜지스터(Thin film Transistor; TFT)가 이용되고 있다.In general, a liquid crystal display (LCD) displays an image corresponding to a video signal on a liquid crystal panel in which liquid crystal cells are arranged in a matrix by adjusting light transmittance of liquid crystal cells according to a video signal. In this case, a thin film transistor (TFT) is commonly used as a device for switching liquid crystal cells.
이러한 액정표시장치에 이용되는 박막트랜지스터는 반도체층으로 아몰피스(Amorphous) 실리콘 또는 폴리(Poly) 실리콘을 이용한다. 아몰퍼스 실리콘형 박막 트렌지스터는 아몰퍼스 실리콘막의 균일성이 비교적 좋아 특성이 안정된 장점을 가지고 있다. 그러나, 아몰퍼스 실리콘형 박막 트랜지스터는 전하 이동도가 낮아 응답 속도가 느리다는 단점을 가지고 있다. 이에 따라, 아몰퍼스 실리콘형 박막 트랜지스터는 빠른 응답 속도를 필요로 하는 고해상도 표시 패널이나 게이트 드라이버 및 데이터 드라이버의 구동 소자로는 적용이 어려운 단점을 가지고 있다.The thin film transistor used in such a liquid crystal display device uses amorphous silicon or polysilicon as a semiconductor layer. The amorphous silicon type thin film transistor has the advantage that the uniformity of the amorphous silicon film is relatively good and the characteristics are stable. However, the amorphous silicon thin film transistor has a disadvantage in that the response speed is low due to low charge mobility. Accordingly, the amorphous silicon thin film transistor has a disadvantage in that it is difficult to apply to a driving device of a high resolution display panel, a gate driver, and a data driver that require fast response speed.
폴리 실리콘형 박막 트랜지스터는 전하 이동도가 높음에 따라 빠른 응답 속도를 필요로 하는 고해상도 표시 패널에 적합할 뿐만 아니라 주변 구동 회로들을 표시 패널에 내장할 수 있는 장점을 가지고 있다. 이에 따라, 폴리 실리콘형 박막 트랜지스터를 이용한 액정 표시 장치가 대두되고 있다.The polysilicon thin film transistor is suitable for a high resolution display panel requiring fast response speed due to high charge mobility, and has the advantage of embedding peripheral driving circuits in the display panel. Accordingly, liquid crystal displays using polysilicon thin film transistors have emerged.
종래 폴리 실리콘형 박막트랜지스터를 이용한 액정표시장치는 화소 매트릭스를 포함하는 화상표시부와, 화상 표시부의 데이터 라인들을 구동하기 위한 데이터 구동부와, 화상 표시부의 게이트 라인들을 구동하기 위한 게이트 구동부를 구비한다.A liquid crystal display using a conventional polysilicon thin film transistor includes an image display unit including a pixel matrix, a data driver for driving data lines of the image display unit, and a gate driver for driving gate lines of the image display unit.
화상 표시부에는 액정셀들이 매트릭스 형태로 배열되어 화상을 표시한다. 액정셀들 각각은 게이트 라인과 데이터 라인의 교차점에 접속된 스위칭소자로서 소정불순물이 주입된 폴리 실리콘을 이용한 박막 트랜지스터(Thin Film Transistor ; 이하 "TFT" 라 함)에 의해 구동된다.In the image display unit, liquid crystal cells are arranged in a matrix to display an image. Each of the liquid crystal cells is a switching element connected to the intersection of the gate line and the data line and is driven by a thin film transistor (TFT) using polysilicon implanted with a predetermined impurity.
도 1은 종래 폴리 실리콘을 이용한 박막 트랜지스터 기판을 나타내는 평면도이고, 도 2는 도 1의 I - I'선을 절취하여 도시한 단면도이다.1 is a plan view illustrating a conventional thin film transistor substrate using polysilicon, and FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1.
도 1 및 도 2에 도시된 박막 트랜지스터 기판(96)은 게이트 절연막(44) 및 층간절연막(46)을 사이에 두고 서로 교차하여 화소영역을 정의하는 게이트 라인(2) 및 데이터 라인(4), 게이트 라인(2) 및 데이터 라인(4)과 접속된 박막 트랜지스터(6), 박막 트랜지스터(6)와 접속된 회소전극(118)을 구비한다.The thin
박막 트랜지스터는(6)는 게이트라인(2)과 접속되는 게이트전극(9), 데이터라인(4)과 접속되는 소스전극(8), 보호막(50)을 관통하는 드레인 컨택홀(14)을 통해 화소전극(18)과 접속되는 드레인전극(10)을 구비한다.The
게이트전극(9)은 버퍼막(42) 상에 형성되는 액티브층(16)의 채널영역(16C)과 게이트절연막(44)을 사이에 두고 중첩되게 형성된다. 소스전극(8)은 게이트전극(9)과 층간절연막(46)을 사이에 두고 절연되게 형성되어 예를 들어 n+이온이 주입된 액티브층(16)의 소스영역(16S)과 소스접촉홀(26S)을 통해 접촉된다. 드레인전극(10)은 게이트전극(9)과 층간절연막(46)을 사이에 두고 연되게 형성되어 n+이온이 주입된 액티브층(16)의 드레인영역(16D)과 드레인접촉홀(26D)을 통해 접촉된다.The
이러한 박막 트랜지스터(6)는 게이트 라인(2)으로부터의 스캔 펄스에 응답하여 데이터 라인(4)으로부터의 비디오 신호, 즉 화소 신호를 액정셀(LC)에 충전되게 한다. 이에 따라, 액정셀(LC)은 충전된 화소 신호에 따라 광투과율을 조절하게 된다.The
화소 전극(18)은 보호막(50)을 관통하는 드레인 컨택홀(14)을 통해 박막 트렌지스터(6)의 드레인 전극(10)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.The
이러한 폴리 실리콘형 박막 트랜지스터 기판(96)은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정(이하, 포토 공정), 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다. 특히, 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하며 액정표시장치의 제조 단가 상승의 중요 원인이 되고 있다.The polysilicon thin
나아가, 액정은 백라이트 유닛(Back light unit)으로부터 입사된 광을 이용하여 화상을 표시하는 투과형과, 자연광과 같은 외부광을 반사시켜 화상을 표시하는 반사형과, 투과형 및 반사형의 장점을 이용한 반투과형으로 대별된다.Furthermore, the liquid crystal has a transmissive type that displays an image using light incident from a back light unit, a reflective type that displays an image by reflecting external light such as natural light, and a transmissive type and a reflective type. It is roughly classified into a transmission type.
투과형은 백라이트 유닛의 전력 소모가 크고, 반사형은 외부광에 의존함에 따라 어두운 환경에서는 화상을 표시할 수 없는 문제점이 있다. 반면에, 반투과형은 외부광이 충분하면 반사 모드로, 불충분하면 백라이트 유닛을 이용한 투과 모드로 동작하게 되므로 투과형 보다 소비 전력을 줄일 수 있으면서 반사형과 달리 외부광 제약을 받지 않게 된다.The transmissive type has a high power consumption of the backlight unit, and the reflective type has a problem in that an image cannot be displayed in a dark environment because it depends on external light. On the other hand, the transflective type is operated in a reflective mode when sufficient external light is provided, and in a transmissive mode using a backlight unit when insufficient external light can reduce power consumption than the transmissive type, and unlike the reflective type, it is not subject to external light constraints.
이를 위하여, 반투과형 액정 패널은 각 화소가 반사 영역 및 투과 영역으로 구분된다. 따라서, 반투과형 박막 트랜지스터 기판에는 도 1에 도시된 박막 트랜지스터 기판(20)과 대비하여 반사 영역에 형성된 반사 전극과, 반사 영역과 투과 영역의 광 경로를 같게 하기 위하여 절연막 등이 추가되어야만 한다. 이 결과, 마스크 공정수가 증가되어야만 하므로 종래의 반투과형 박막 트랜지스터 기판은 제조공정이 복잡한 문제점이 있다.To this end, in the transflective liquid crystal panel, each pixel is divided into a reflection area and a transmission area. Therefore, the semi-transmissive thin film transistor substrate must be added with a reflective electrode formed in the reflective region as compared with the thin film transistor substrate 20 shown in FIG. As a result, since the number of mask processes must be increased, the conventional semi-transmissive thin film transistor substrate has a complicated manufacturing process.
따라서, 본 발명의 목적은 공정을 단순화하여 제조비용을 절감할 수 있는 반투과형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a semi-transmissive thin film transistor substrate and a method of manufacturing the same, which can simplify the process and reduce the manufacturing cost.
상기 목적을 달성하기 위하여, 본 발명에 따른 반투과형 박막 트랜지스터 기판은 기판 상에 형성된 버퍼층과; 제1 및 제2 절연층을 사이에 두고 서로 교차되게 형성되어 화소영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차영역에 마련되며 폴리실리콘으로 이루어진 액티브층을 가지는 박막 트랜지스터와; 상기 게이트 라인, 데이터 라인 및 박막 트랜지스터를 덮도록 형성되며 사기 화소영역 내에서 상기 기판 및 버퍼층 중 적어도 어느 하나를 노 출시키는 제1 홀을 가지는 유기 절연막과; 상기 제1 홀에 의해 노출된 기판 및 버퍼층 중 어느 하나와 상기 유기 절연막 상에 형성되며 상기 박막 트랜지스터와 접속된 화소전극과; 상기 제1 홀을 제외한 영역에서 상기 화소전극과 중첩되게 형성되는 반사전극을 구비하는 것을 특징으로 한다.In order to achieve the above object, the transflective thin film transistor substrate according to the present invention includes a buffer layer formed on the substrate; A gate line and a data line formed to cross each other with the first and second insulating layers interposed therebetween to define a pixel area; A thin film transistor provided at an intersection of the gate line and the data line and having an active layer made of polysilicon; An organic insulating layer formed to cover the gate line, the data line, and the thin film transistor, the organic insulating layer having a first hole exposing at least one of the substrate and the buffer layer in a pseudo pixel area; A pixel electrode formed on one of the substrate and the buffer layer exposed by the first hole and the organic insulating layer, and connected to the thin film transistor; And a reflective electrode formed to overlap the pixel electrode in an area excluding the first hole.
상기 박막 트랜지스터는 상기 액티브층을 덮는 상기 제1 절연층과; 상기 제1 절연층을 사이에 두고 상기 액티브층에 마련되는 채널과 중첩되는 게이트 전극과; 상기 게이트 전극을 덮는 상기 제2 절연층과; 상기 제1 및 제2 절연층을 관통하여 상기 액티브층을 노출시키는 소스접촉홀 및 드레인 접촉홀과; 상기 소스접촉홀을 통해 상기 액티브층과 접속되는 소스전극 및 상기 드레인접촉홀을 통해 상기 액티브층과 접속되는 드레인 전극을 포함하는 것을 특징으로 한다.The thin film transistor may include the first insulating layer covering the active layer; A gate electrode overlapping a channel provided in the active layer with the first insulating layer interposed therebetween; The second insulating layer covering the gate electrode; A source contact hole and a drain contact hole penetrating the first and second insulating layers to expose the active layer; And a source electrode connected to the active layer through the source contact hole, and a drain electrode connected to the active layer through the drain contact hole.
상기 유기 절연막은 상기 박막 트랜지스터의 드레인 전극을 노출시키는 제2 홀을 더 구비하고, 상기 화소전극은 상기 제2 홀을 통해 상기 드레인 전극과 접속되는 것을 특징으로 한다.The organic insulating layer further includes a second hole exposing the drain electrode of the thin film transistor, and the pixel electrode is connected to the drain electrode through the second hole.
상기 반사전극이 엠보싱 표면을 갖도록 상기 유기 절연막 및 화소전극이 엠보싱 표면을 갖는 것을 특징으로 한다.The organic insulating film and the pixel electrode have an embossed surface such that the reflective electrode has an embossed surface.
본 발명에 따른 박막 트랜지스터 기판의 제조방법은 기판 상에 버퍼층을 형성하고 상기 버퍼층 상에 폴리실리콘으로 이루어진 액티브층을 형성하는 제1 마스크 공정과; 상기 액티브층을 덮도록 제1 절연층을 형성하고 상기 제1 절연막 상에 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극을 포함하는 게이트 패턴을 형성하는 제2 마스크 공정과; 상기 게이트 패턴 상에 제2 절연층을 형성하고 상기 제1 및 제2 절연층을 관통하여 상기 액티브층을 노출시키는 소스접촉홀 및 드레인 접촉홀을 형성하는 제3 마스크 공정과; 상기 소스 접촉홀을 통해 상기 액티브층과 접속되는 소스전극, 상기 드레인접촉홀을 통해 상기 액티브층과 접속된 드레인전극 및 상기 제1 및 제2 절연층을 사이에 두고 상기 게이트 라인과 교차되게 형성되어 화소영역을 정의하는 데이터 라인을 포함하는 소스/드레인 패턴을 형성하는 제4 마스크 공정과; 상기 게이트 라인, 소스전극 및 데이터 라인을 덮도록 형성되며 상기 화소영역 내에서 상기 기판 및 상기 버퍼층 중 어느 하나를 노출시키는 제1 홀을 가지는 유기 절연막을 형성하는 제5 마스크 공정과; 상기 제1 홀에 의해 노출된 기판 및 버퍼층 중 어느 하나와 상기 유기 절연막 상에 형성되어 상기 드레인 전극과 접속되는 화소전극을 형성함과 아울러 상기 제1 홀을 제외한 영역에서 상기 화소전극과 중첩되는 반사전극을 형성하는 제6 마스크 공정을 포함하는 것을 특징으로 한다.A method of manufacturing a thin film transistor substrate according to the present invention includes: a first mask process of forming a buffer layer on a substrate and forming an active layer made of polysilicon on the buffer layer; Forming a first insulating layer to cover the active layer, and forming a gate pattern including a gate line and a gate electrode connected to the gate line on the first insulating layer; Forming a second insulating layer on the gate pattern and forming a source contact hole and a drain contact hole through the first and second insulating layers to expose the active layer; A source electrode connected to the active layer through the source contact hole, a drain electrode connected to the active layer through the drain contact hole, and the first and second insulating layers interposed therebetween; A fourth mask process of forming a source / drain pattern including data lines defining a pixel region; A fifth mask process for forming an organic insulating layer formed to cover the gate line, the source electrode, and the data line, the organic insulating layer having a first hole in the pixel region, the first hole exposing one of the substrate and the buffer layer; Reflection formed on one of the substrate and the buffer layer exposed by the first hole and the organic insulating layer to form a pixel electrode connected to the drain electrode, and overlapping the pixel electrode in a region except the first hole. And a sixth mask process for forming an electrode.
상기 유기 절연막은 상기 드레인 전극을 노출시키는 제2 홀을 더 구비하고, 상기 화소전극은 상기 제2 홀을 통해 상기 드레인 전극과 접속되는 것을 특징으로 한다.The organic insulating layer further includes a second hole exposing the drain electrode, and the pixel electrode is connected to the drain electrode through the second hole.
상기 제1 마스크 공정은 상기 액티브층에서 신장되는 스토리지 하부전극을 형성하는 단계를 더 포함하고, 상기 제2 마스크 공정은 상기 게이트 라인과 나란하며 상기 제1 절연층을 사이에 두고 상기 스토리지 하부전극과 중첩되게 형성되어 스토리지 캐패시터를 구성하는 스토리지 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.The first mask process may further include forming a storage lower electrode extending from the active layer, and the second mask process may be parallel to the gate line and may be connected to the storage lower electrode with the first insulating layer therebetween. And forming a storage upper electrode which is formed to overlap and constitutes a storage capacitor.
상기 제6 마스크 공정은 상기 유기 절연막 상에 투명도전막 및 반사금속층을 순차적으로 적층하는 단계와; 상기 반사금속층 위에 서로 다른 두께를 가지는 제1 및 제2 포토레지스트 패턴을 형성하는 단계와; 상기 제1 및 제2 포토레지스트 패턴을 마스크로 한 식각공정으로 상기 투명 도전막 및 반사 금속층을 패터닝하여 상기 화소전극 및 반사전극을 형성하는 단계와; 상기 제1 포토레지스트 패턴을 마스크로 한 식각공정으로 상기 화소영역상에 형성된 화소전극 상에 위치하는 반사전극을 제거하는 단계와; 상기 제1 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.The sixth mask process may include sequentially depositing a transparent conductive film and a reflective metal layer on the organic insulating film; Forming first and second photoresist patterns having different thicknesses on the reflective metal layer; Patterning the transparent conductive layer and the reflective metal layer by an etching process using the first and second photoresist patterns as a mask to form the pixel electrode and the reflective electrode; Removing the reflective electrode on the pixel electrode formed on the pixel region by an etching process using the first photoresist pattern as a mask; And removing the first photoresist pattern.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.
이하, 도 3 내지 도 11f를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 3 to 11F.
도 3은 본 발명에 실시예에 따른 폴리실리콘을 이용하는 반투과형 박막 트랜지스터 기판을 도시한 평면도이고, 도 4은 도 3에 도시된 반투과형 박막 트랜지스터 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.3 is a plan view illustrating a transflective thin film transistor substrate using polysilicon according to an embodiment of the present invention, and FIG. 4 is a cross-sectional view of the transflective thin film transistor substrate illustrated in FIG. 3 taken along line II-II '. It is a cross section.
도 3 및 도 4에 도시된 박막 트랜지스터 기판은 하부기판(140) 위에 게이트 절연막(144) 및 층간절연막(146)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 게이트 라인(102) 및 데이터 라인(104)과 접속된 박막 트랜지스터(106), 각 화소 영역에 형성되어 박막 트랜지스터(106)와 접속된 화소 전극(118), 각 화소의 반사 영역에 화소 전극(118)과 중접되게 형성된 반사 전극(156)을 구비한다. 이에 따라, 각 화소 영역은 반사 전극(156) 및 화소 전극(118)이 형성된 반사 영역과, 반사 전극(156)의 개구부를 통해 화소 전극(118)이 노출된 투과 영역으로 구분된다.3 and 4 may include a
박막 트랜지스터(106)는 게이트라인(102)과 접속되는 게이트전극(109)과, 데이터라인(104)과 접속되는 소스전극(108)과, 보호막(154)을 관통하는 드레인 컨택홀(114)을 통해 화소전극(118)과 접속되는 드레인전극(110)을 구비한다.The
게이트전극(109)은 버퍼막(142) 상에 형성되는 액티브층(116)의 채널영역(116C)과 게이트절연막(144)을 사이에 두고 중첩되게 형성된다. 소스전극(108)은 게이트전극(109)과 층간절연막(146)을 사이에 두고 절연되게 형성되어 소정 예를 들어 n+이온이 주입된 액티브층(116)의 소스영역(116S)과 소스접촉홀(126S)을 통해 접촉한다. 드레인전극(110)은 게이트전극(109)과 층간절연막(146)을 사이에 두고 연되게 형성되어 n+이온이 주입된 액티브층(116)의 드레인영역(116D)과 드레인접촉홀(126D)을 통해 접촉된다.The
이러한 박막 트랜지스터(106)는 게이트 라인(102)으로부터의 스캔 펄스에 응답하여 데이터 라인(104)으로부터의 비디오 신호, 즉 화소 신호를 액정셀(LC)에 충전되게 한다. 이에 따라, 액정셀(LC)은 충전된 화소 신호에 따라 광투과율을 조절하게 된다.The
화소 전극(118)은 게이트 라인(102)과 데이터 라인(104)의 교차로 정의된 화소 영역에 형성된다. 구체적으로, 화소 전극(118)은 화소 영역에서 유기 절연막(154) 및 보호막(150)을 관통하는 드레인 컨택홀(114)과, 유기 절연막(154) 으로부터 게이트 절연막(144)까지 관통하는 투과홀(170)을 경유하면서 유기 절연막(154) 위에 형성된다. 이에 따라, 화소 전극(118)은 드레인 컨택홀(114)을 통해 드레인 전극(112)과 접속되고, 투과홀(170)을 통해 기판(140)과도 접촉하게 된다. 또한, 화소 전극(118)은 반사 영역에서는 그 위에 형성되는 반사 전극(156)과 중첩되고, 투과 영역에서는 반사 전극(156)의 개구부를 통해 노출되어 빛을 투과시키게 된다. 이러한 화소 전극(118)은 박막 트랜지스터(TFT)를 통해 공급된 화소 신호에 의해 칼라 필터 기판(미도시)의 공통 전극과 전위차를 발생시킨다. 이 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 반사 영역과 투과 영역 각각의 액정층을 경유하는 광의 투과율을 조절하므로 상기 비디오 신호에 따라 휘도가 달라지게 된다.The
반사 전극(156)은 외부광을 반사시키기 위하여 각 화소의 반사 영역에 형성된다. 구체적으로, 반사 전극(156)은 투과홀(170)에 형성된 화소 전극(118)을 노출되게 하여 투과 영역을 정의하고, 그 투과 영역을 감싸는 화소 전극(118)의 나머지부분과 중첩되어 반사 영역을 정의한다. 그리고, 반사 전극(156)은 화소 전극(118)과 함께 데이터 라인(104) 및 게이트 라인(102)과 같은 신호 라인 상에서 인접 화소의 반사 전극(156) 및 화소 전극(118)과 분리되게 형성된다. 이때, 반사 전극(156)은 화소 전극(118)과 동일한 에지부를 같거나, 반사 전극(156)의 에지부가 화소 전극(118)의 에지부 보다 약간 안쪽에 위치하게 된다. 이러한 반사 전극(156)은 화소 전극(118)과 함께 유기 절연막(154)의 표면을 따라 엠보싱 형상을 갖게 됨으로써 산란 효과로 반사 효율을 증대시킨다.The
여기서, 투과홀(170)은 상대적으로 두꺼운 유기 절연막(154)과, 그 아래의 층간절연막(150) 및 게이트 절연막(144)까지 관통하여 형성됨으로써 반사 영역과 투과 영역에서 액정층을 경유하는 광 경로의 길이가 동일해지게 한다. 이에 따라, 반사 모드와 투과 모드의 투과 효율이 같아지게 된다.Here, the
그리고 본 발명의 박막 트랜지스터 기판은 화소 전극(118)에 공급된 비디오 신호가 안정적으로 유지되게 하기 위하여 드레인 전극(110)과 접속된 스토리지 캐패시터(120)를 더 구비한다.In addition, the thin film transistor substrate of the present invention further includes a
스토리지 캐패시터(120)는 액티브층(116)에서 신장되는 스토리지 하부전극(124), 게이트 절연막(144)을 사이에 두고 스토리지 하부전극(124)과 중첩되는 스토리지 상부전극(122)을 포함한다. 여기서, 스토리지 상부전극(122)은 게이트 라인(102)과 나란하게 형성되고, 스토리지 하부전극(124)에는 PH3 등이 주입될 수 도 있다. 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.The
이러한 구성을 갖는 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 다음과 같이 6마스크 공정으로 형성된다.The thin film transistor substrate according to the embodiment of the present invention having such a configuration is formed in a six mask process as follows.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트렌지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.5A and 5B illustrate a plan view and a cross-sectional view for describing a first mask process in a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.
제1 마스크 공정으로 하부 기판(140) 상에 버퍼막(142)가 전면 형성되고, 버퍼막(142) 상에 액티브층(116) 및 액티브층(116)에서 신장된 스토리지 하부전극(124)이 형성된다.The
구체적으로, 하부기판(140) 상에 SiO2 등의 절연물질로 전면 증착됨으로써 버퍼막(142)이 형성된다. 버퍼막(142)이 형성된 하부기판(140) 상에 아몰퍼스 실리콘막이 증착된 후 아몰퍼스 실리콘막이 레이저에 의해 결정화되어 폴리 실리콘막이 되고, 그 폴리 실리콘막이 제1 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 패터닝된다. 이에 따라, 박막 트랜지스터(106)의 액티브층(116) 및 액티브층(116)에서 신장되는 스토리지 하부전극(124)이 형성된다.Specifically, the
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.6A and 6B illustrate a plan view and a cross-sectional view for describing a second mask process in a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.
제2 마스크 공정으로 액티브층(116) 및 스토리지 하부전극(124)이 형성된 하부기판(142) 상에 게이트 절연막(144)이 형성되고, 게이트 라인(102), 게이트 전극(109) 및 스토리지 상부전극(122)이 형성된다.The
구체적으로, 액티브층(116) 및 스토리지 하부전극(124)이 형성된 하부기판(140) 상에 SiO2 등의 절연물질로 전면 증착됨으로써 게이트 절연막(144)이 형성된다. 이후, 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 Mo, Cu, Al, Ti, Cr, Mo 합금, AlNd 등의 Al합금, Cu 합금이 단일층 구조로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금 등과 같이 이중 이상의 복층 구조로 이용된다.In detail, the
이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102)과 접속된 게이트 전극(109), 게이트 라인(102)과 나란한 스토리지 상부전극(122)을 포함하는 게이트 금속 패턴이 형성된다.Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using a second mask, so that the gate includes the
게이트 전극(108) 및 스토리지 상부전극(122)과 비중첩되는 영역에 소정 불순물 예를 들어 n+ 이온이 주입된다. 이에 따라, 액티브층(116)의 소스영역(116S) 및 드레인영역(116D)이 형성되며 스토리지 하부전극(122)에도 부분적으로 불순불이 주입된다.Certain impurities, for example, n + ions are implanted into regions not overlapped with the
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.7A and 7B illustrate a plan view and a cross-sectional view for describing a third mask process in a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.
제3 마스크 공정에서 게이트 금속 패턴이 형성된 하부 기판(140) 상에 층간절연막(146) 및 액티브층의 소스영역(116S) 및 드레인영역(116D)을 노출시키는 소스접촉홀(126S) 및 드레인접촉홀(126D)이 형성된다.The
구체적으로, 게이트 금속 패턴이 형성된 하부 기판(140) 상에 절연물질이 전면 증착됨으로써 층간절연막(146)이 형성된다. 이후, 포토리쏘그래피 공정 및 식각공정에 의해 층간절연막(146) 및 게이트 절연막(144)이 패터닝됨으로써 액티브층의 소스영역(116S) 및 드레인영역(116D)을 노출시키는 소스접촉홀(126S) 및 드레인접촉홀(126D)이 형성된다.Specifically, an
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.8A and 8B illustrate a plan view and a cross-sectional view for describing a fourth mask process in a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.
제4 마스크 공정에서는 층간절연막(146)이 형성된 하부 기판(140) 상에 데이터 라인(104), 소스전극(108) 및 드레인 전극(110)을 포함하는 소스/드레인 패턴이 형성된다.In the fourth mask process, a source / drain pattern including the
구체적으로, 층간절연막(146)이 형성된 하부 기판(140) 상에 스퍼터링, PECVD 등의 증착방법을 이용하여 소스/드레인 금속층이 형성된다. 여기서, 소스/드레인 금속층으로는 Mo, Cu, Al, Ti, Cr, Mo 합금, AlNd 등의 Al합금, Cu 합금이 단일층 구조로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금 등과 같이 이중 이상의 복층 구조로 이용된다.Specifically, a source / drain metal layer is formed on the
그리고, 소스/드레인 금속층이 포토리쏘그래피 공정 및 식각공정에 의해 패터닝됨으로써 데이터 라인(104), 데이터 라인(104)과 접속되며 소스접촉홀(126S)을 통해 액티브층의 소스영역(116S)과 접속되는 소스전극(108), 소스전극(108)과 마주보며 드레인 접촉홀(126D)을 통해 액티브층의 소스영역(116D)과 접속되는 드레인 전극(110)을 포함하는 소스/드레인 패턴이 형성된다.In addition, the source / drain metal layer is patterned by a photolithography process and an etching process to be connected to the
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트렌지스터 기판의 제조 방법 중 제5 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.9A and 9B illustrate a plan view and a cross-sectional view for describing a fifth mask process in a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.
제5 마스크 공정으로 소스/드레인 금속 패턴을 덮는 유기 절연막(154)이 형성되고, 유기 절연막(154)을 관통하는 투과홀(170), 드레인 컨택홀(114)이 형성된다.An organic insulating
구체적으로, 소스/드레인 금속 패턴이 형성된 하부기판(140) 상에 반사 영역에서 엠보싱 표면을 갖고 투과홀(170), 드레인 컨택홀(114)을 갖는 유기막(154)이 형성된다. 유기 절연막(154)은 포토 아크릴 등과 같은 감광성 유기 물질을 스핀 코팅 방법 등으로 코팅함으로써 형성된다. 그 다음, 제5 마스크를 이용한 포토리소그래피 공정으로 유기막(154)을 패터닝함으로써 제5 마스크의 투과부에 대응하여, 유기 절연막(154)을 관통하여 기판 상의 버퍼층(142)을 노출시키는 투과홀(170), 드레인 전극(110)을 노출시키는 드레인 컨택홀(114)이 형성된다. 여기서, 투과홀(170)은 버퍼층(142) 까지 관통하여 기판(140)을 노출시킬 수 도 있다.In detail, an
즉, 제5 마스크에서 투과부를 제외한 나머지 부분이 하단부와 회절 노광부(또는 반투과부)가 반복되는 구조를 갖게 되고, 이에 대응하여 유기 절연막(154)은 반사 영역에서 단차를 갖는 차단 영역(돌출부) 및 회절 노광 영역(홈부)이 반복되는 구조로 패터닝된다. 이어시, 돌출부 및 홈부가 반복된 유기막(154)을 소성함으로써 반사 영역에서 유기막(154)의 표면은 엠보싱 형상을 갖게 된다. 이러한 유기막(154)을 마스크로 이용하여 그 아래의 게이트 절연막(144) 및 층간절연막(146)을 패터닝함으로써 투과홀(170) 및 드레인 컨택홀(114)이 형성된다.In other words, the remaining portion of the fifth mask except for the transmissive portion has a structure in which the lower end portion and the diffractive exposure portion (or semi-transmissive portion) are repeated. And a diffraction exposure area (groove) is patterned in a repeating structure. Subsequently, by firing the
도 10a 및 도 10b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제6 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 11a 내지 도 11f는 본 발명의 제6 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.10A and 10B illustrate a plan view and a cross-sectional view for describing a sixth mask process in a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention, and FIGS. 11A through 11F illustrate a sixth mask process according to the present invention. Cross-sectional views for explaining in detail are shown.
엠보싱 형상을 갖는 유기 절연막(154) 위에 제6 마스크 공정으로 화소 전극(118), 반사 전극(156)이 형성된다. 이러한, 화소 전극(118) 및 반사 전극(156)은 회절 노광 마스크, 하프 톤 마스크, 부분 투과 마스크를 이용하여 형성된다.The
도 11a를 참조하면, 스퍼터링 등과 같은 증착 방법으로 유기 절연막(154)을 덮도록 투명 도전막(118a) 및 반사 금속층(156a)이 적층된다. 투명 도전막(118a)으로는 ITO, TO, IZO, ITZO 등이 이용되고, 반사 금속층(156a)으로는 Al, AlNd 등과 같이 반사율이 높은 금속이 이용되거나, AlNd/Mo 등과 같이 이중 구조로 이용된다. 이어서, 반사 금속층(156a) 위에 포토레지스트(239)가 도포된 다음, 하프 톤 마스크를 이용한 포토리소그래피 공정으로 노광 및 현상됨으로써 도 11b에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(240)이 형성된다.Referring to FIG. 11A, a transparent
구체적으로, 하프 톤 마스크는 투명한 석영 기판과, 그 위에 형성된 하프 톤 투과층 및 차단층을 구비한다. 여기서, 하프 톤 투과층 및 그와 중첩된 차단층이 위치하는 차단부(P1)는 자외선(UV)을 차단함으로써 반사 금속층(156a) 및 투명 도전막(118a)이 모두 존재해야 하는 영역에 도 11b와 같이 제1 포토레지스트 패턴(240A)이 남게 한다. 하프 톤 투과층이 위치하는 부분 투과부(P2)는 자외선(UV)을 부분적으로 투과시킴으로써 투명 도전막(118a)만 존재해야 하는 영역에 도 11b와 같이 제1 포토레지스트 패턴(240A) 보다 얇은 제2 포토레지스트 패턴(240B)이 남게 한다. 그리고, 풀 투과부(P3)는 자외선(UV)을 모두 투과시킴으로써 반사 금속층(155) 및 투명 도전막(117)이 모두 제거되어야 하는 영역에서 도 11b와 같이 포토레지스트 패턴(240)이 존재하지 않게 한다.Specifically, the halftone mask includes a transparent quartz substrate and a halftone transmissive layer and a blocking layer formed thereon. Here, the blocking portion P1 in which the half-tone transmissive layer and the blocking layer overlapping with each other is positioned is blocked in the ultraviolet UV, so that the
도 11c를 참조하면, 포토레지스트 패턴(240)을 마스크로 이용한 식각 공정, 예를 들면 습식 식각 공정으로 반사 금속층(156a) 및 투명 도전막(118a)이 패터닝됨으로써 화소 전극(118), 화소전극(118)과 중첩된 반사 전극(156)이 같은 에지부를 갖도록 형성된다. 화소 전극(118) 및 반사 전극(156)은 화소 영역에서 투과홀(170)을 경유하면서 유기 절연막(154)과 중첩되게 형성되고, 드레인 컨택홀(114)을 경유하여 드레인 전극(110)과 접속된다. 이때, 유기 절연막(154)의 표면이 엠보싱 형상을 갖으므로 그 위에 형성된 화소 전극(118) 및 반사 전극(156)도 엠보싱 형상을 갖게 된다.Referring to FIG. 11C, the
도 11d를 참조하면, 애싱 공정으로 제1 포토레지스트 패턴(240A)은 두께가 얇아지게 되고, 제2 포토레지스 패턴(240B)은 제거된다.Referring to FIG. 11D, the thickness of the
도 11e를 참조하면, 애싱된 제1 포토레지스트 패턴(240A)을 마스크로 이용한 습식 식각 공정으로 노출된 반사 전극(156)이 식각됨으로써 투과홀(170) 내의 화소전극(118)이 노출된다. 이때, 애싱된 제1 포토레지스트 패턴(240A)의 에지부를 따라 화소 전극(118) 위의 반사 전극(156)의 에지부가 노출되어 식각되기도 한다. 이에 따라, 반사 전극(156)의 에지부가 화소 전극(118)의 에지부 보다 안쪽에 위치하기도 한다.Referring to FIG. 11E, the
도 11f를 참조하면, 도 11e에서 반사 전극(156) 위에 잔존하던 제1 포토레지스트 패턴(240A)이 스트립 공정으로 제거된다.Referring to FIG. 11F, the
상술한 바와 같이, 본 발명에 따른 반투과형 박막 트랜지스터 기판 및 그 제 조 방법은 하나의 마스크 공정으로 화소 전극과 반사 전극을 형성하게 된다. 이에따라, 본 발명은 6마스크 공정으로 반투과형 박막 트랜지스터 기판을 형성할 수 있게 되는 등 공정이 단순화되고 제조비용이 절감된다.As described above, the transflective thin film transistor substrate and the method of manufacturing the same according to the present invention form the pixel electrode and the reflective electrode in one mask process. Accordingly, the present invention simplifies the process and reduces the manufacturing cost, such as to form a semi-transmissive thin film transistor substrate in a six mask process.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
Claims (8)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040118569A KR20060078581A (en) | 2004-12-31 | 2004-12-31 | Thin film transistor substrate of transflective type and method for fabricating the same |
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KR1020040118569A KR20060078581A (en) | 2004-12-31 | 2004-12-31 | Thin film transistor substrate of transflective type and method for fabricating the same |
Publications (1)
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Family Applications (1)
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Cited By (3)
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US8400601B2 (en) | 2009-12-01 | 2013-03-19 | Samsung Display Co., Ltd. | Flat panel display device and method of manufacturing the same |
US8400589B2 (en) | 2009-10-21 | 2013-03-19 | Samsung Display Co., Ltd. | Flat panel display device and method of manufacturing the same |
-
2004
- 2004-12-31 KR KR1020040118569A patent/KR20060078581A/en not_active Application Discontinuation
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US8400589B2 (en) | 2009-10-21 | 2013-03-19 | Samsung Display Co., Ltd. | Flat panel display device and method of manufacturing the same |
US8400601B2 (en) | 2009-12-01 | 2013-03-19 | Samsung Display Co., Ltd. | Flat panel display device and method of manufacturing the same |
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