KR20060078152A - 고전압 소자용 ｅｓｄ 보호회로 및 이를 구비한 반도체 소자 - Google Patents

고전압 소자용 ｅｓｄ 보호회로 및 이를 구비한 반도체 소자 Download PDF

Info

Publication number
KR20060078152A
KR20060078152A KR1020040116851A KR20040116851A KR20060078152A KR 20060078152 A KR20060078152 A KR 20060078152A KR 1020040116851 A KR1020040116851 A KR 1020040116851A KR 20040116851 A KR20040116851 A KR 20040116851A KR 20060078152 A KR20060078152 A KR 20060078152A
Authority
KR
South Korea
Prior art keywords
esd protection
protection circuit
transistor
junction
esd
Prior art date
Application number
KR1020040116851A
Other languages
English (en)
Other versions
KR100638455B1 (ko
Inventor
이승호
정종척
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040116851A priority Critical patent/KR100638455B1/ko
Publication of KR20060078152A publication Critical patent/KR20060078152A/ko
Application granted granted Critical
Publication of KR100638455B1 publication Critical patent/KR100638455B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 정전방전(ESD; Electro static Discharge) 현상으로부터 집적회로의 내부소자를 보호하기 위한 ESD 보호 회로에 관한 것이다.
본 발명의 ESD 보호회로는, 게이트 및 소스 접합에 접지전압단이 연결된 엔모스트랜지스터; 및 게이트가 접지전압단에 연결되거나 플로팅되고 상기 엔모스트랜지스터의 드레인 접합에 자신의 일측 접합이 연결되고 자신의 타측 접합이 소자의 입출력 패드에 접속된 피모스트랜지스터를 포함하여 이루어지며, 상기 엔모스트랜지스터는 P형 기판에 형성되며, 상기 피모스트랜지스터는 상기 엔모스트랜지스터의 드레인 접합이 연결되는 N웰 상에 형성된다.
상기 구성의 ESD 보호회로는 고전압 환경에서도 양호한 ESD 특성을 가질 수 있을 뿐만 아니라, 반도체 소자 내에서 ESD 보호회로가 차지하는 면적이 작은 장점이 있다.
집적회로, ESD, 고전압 인터페이스, 고전압 소자, 정전기

Description

고전압 소자용 ＥＳＤ 보호회로 및 이를 구비한 반도체 소자{ESD protection circuit for high voltage device and semiconductor device comprising it}
도 1은 종래기술에 의한 ESD 보호회로의 기판상에서의 단면도,
도 2는 본 발명에 의한 ESD 보호회로의 기판상에서의 단면도,
도 3은 도 2의 ESD 보호회로의 상면도,
도 4는 도 2의 ESD 보호회로의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
ENM : 엔모스트랜지스터 EPM : 피모스트랜지스터
101 : P형 기판 102 : N웰
121, 123 : N 드리프트 영역 122, 124 : N 액티브 영역
141, 143 : P 드리프트 영역 142, 144 : P 액티브 영역
본 발명은 반도체 집적회로에 관한 것으로, 특히 정전방전(ESD; Electro static Discharge) 현상으로부터 집적회로의 내부소자를 보호하기 위한 ESD 보호 회로에 관한 것이다.
정전기에 의한 정전방전(Electro static Discharge)에는 크게 두가지 종류가 있다. 첫째가 디바이스가 패키지(Package) 형태로 어떠한 테스트 장비 등에 장착될 때 그 장비의 접지 상태가 불안정하여 발생하는 정전기로 전압은 약 250V로 낮으나 임피던스가 작아서 전하량은 상대적으로 많은 경우(Machine Model)이며, 두번째는 디바이스가 사용자의 손에 닿을 때 인체에 유기되어 있던 정전기가 방전되는 형태로 약 2000V의 고전압이나 큰 임피던스를 통해서 방전되어 낮은 전하량을 가지는 경우(Human Body Model)이다.
이러한 정전기에 노출되면 MOS 디바이스는 게이트 옥사이드 파괴(gate oxide rupture), 접합 파괴(junction spiking) 등의 현상이 발생하여 디바이스가 완전히 파괴되거나 혹은 미세하게 데미지(damage)를 받아 소자 신뢰도(reliability)에 심각한 영향을 준다.
따라서 정전기의 유입에 따른 파괴로부터 집적회로를 보호하기 위하여 집적회로 내부와 외부와의 연결부위에 ESD 보호회로를 삽입한다. 정전기 방전은 ESD 보호회로에 의해 접지선(ground line) 또는 Vcc선을 통해 제거되며, 내부회로는 안전하게 되는 것이다.
한편, 고속 동작을 요구하는 ULSI/VLSI MOS 디바이스에서는 살리사이드(Salicide; Self-aligned Silicide) 공정이 낮은 콘택 저항과 커패시턴스를 얻기 위한 효율적인 방법으로 알려져 있어 실질적으로 필수적으로 이용되고 있는 실정이다.
하지만 살리사이드 공정을 수행한 경우, ESD 보호 회로의 NMOS트랜지스터 드레인은 저항이 적어질 수밖에 없어 ESD 특성이 저하되며, 더 두꺼운 실리사이드 층이 더욱 ESD에 취약한 것으로 알려져 있다.
본 발명의 출원인은 상기 문제점들 해결하기 위한 방안으로서, 대한민국 특허출원 2001-0016757호의 개선된 종래 기술을 제안한 바 있다. 도 1에 도시한 바와 같은 상기 개선된 종래 기술에 따른 ESD 보호회로는 P형 기판(301); 상기 P형 기판 내의 일부영역에 형성된 N웰(302); 상기 P형 기판(301)에 형성되며, 접지전도라인이 콘택되는 N+ 소스접합, N+ 드레인접합 및 게이트 폴리실리콘을 포함하는 NMOS트랜지스터; 상기 N웰(302) 영역의 기판에 형성되며, 상기 NMOS트랜지스터의 N+ 소스접합에 접하여 형성된 P+ 드레인접합, P+ 소스접합 및 게이트 폴리실리콘을 포함하는 PMOS트랜지스터; 상기 PMOS트랜지스터의 P+소스접합에 접하여 형성되며 패드 전도라인이 콘택되는 N+ 접합; 및 상기 PMOS 및 NMOS 트랜지스터의 각 게이트 폴리실리콘과, 소스/드레인 접합 및 N+ 접합 상에는 형성된 실리사이드층을 포함하여 구성되는 것을 특징으로 한다.
상기와 같은 개선된 종래기술에 따라, ESD보호 트랜지스터인 NMOS트랜지스터의 드레인 영역에 PMOS트랜지스터의 삽입으로 인해, 정상적인 동작상황에서 턴온(Turn-On)된 PMOS트랜지스터의 적은 저항으로 특성저하를 방지하면서도 ESD에 양호한 회로 및 구조를 얻을 수 있었다.
그러나, 개선된 종래기술의 경우도 다음과 같은 문제점을 가지고 있다.
상기 ESD 보호 트랜지스터는 반도체 소자가 정상 동작시에는 턴온되지 않아야 하는데, 종래기술의 ESD 보호 트랜지스터를 고전압 동작 환경의 소자에 적용하면, 정상 동작시의 전압이 상기 ESD 보호 트랜지스터를 턴온시키기에 충분한 크기가 되므로, 정상 동작시에 ESD 보호 기능이 구동되게 된다. 따라서, 종래기술의 ESD 보호 트랜지스터는 고전압 소자에는 사용할 수 없었다.
또한, 종래기술의 ESD 보호 트랜지스터를 구성하는 피모스 트랜지스터의 게이트에는 접지전압이 인가되고 있는데, 이러한 구조는 피모스 트랜지스터를 턴온시키는 구조로서 피모스 트랜지스터에 의한 저항은 떨어지고, 전류의 유동 경로 폭은 넓어지게 된다. 이러한 구조도 ESD 보호 트랜지스터가 턴온되는 전압을 낮추어 주어서, 고전압 소자에 적용하는데 마찬가지의 장애가 되었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 고전압 소자에 적용하였을때 양호한 ESD 특성을 가지는 ESD 보호회로를 제공함을 그 목적으로 한다.
또한, 본 발명은 웨이퍼 기판상 면적을 작게 차지하면서도 양호한 고전압 소자용 ESD 특성을 가지는 ESD 보호회로를 제공함을 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 ESD 보호회로는, 게이트 및 소스 접합에 접지전압단이 연결된 엔모스트랜지스터; 및 게이트가 접지전압단에 연결되거나 플로팅되고 상기 엔모스트랜지스터의 드레인 접합에 자신의 일측 접합이 연결되고 자신의 타측 접합이 소자의 입출력 패드에 접속된 피모스트랜지스터를 포함하여 이루어지며, 상기 엔모스트랜지스터는 P형 기판에 형성되며, 상기 피모스트랜지스터는 상기 엔모스트랜지스터의 드레인 접합이 연결되는 N웰 상에 형성되는 것을 특징으로 한다.
또한, 본 발명의 반도체 소자는, 고전압 인터페이스를 가지며, P형 기판상에 제조되는데, 외부 소자로 신호를 입출력 하기 위한 패드; 상기 패드를 통해 외부로 입출력되는 신호에 대한 소정의 처리 기능을 수행하는 내부회로; 및 ESD로부터 상기 내부회로를 보호하기 위한 제1항 내지 제6항 중 어느 한 항의 ESD 보호회로를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들 이 있을 수 있음을 이해하여야 한다.
(실시예)
도 2 및 도 3에 도시한 바와 같은 본 실시예의 ESD 보호회로는, P형 기판(101); 상기 P형 기판(101) 내의 일부영역에 형성된 N웰(102); 상기 P형 기판(101)에 형성된 낮은 농도의 N+ 드리프트 도핑 영역(121, 123), 및 상기 N+ 드리프트 도핑 영역 내에 형성되는 높은 농도의 N+ 액티브 도핑 영역(122, 124)을 구비하는 소스 접합 및 드레인 접합을 포함하는 엔모스트랜지스터(ENM); 및 상기 N웰(102)에 형성된 낮은 농도의 P+ 드리프트 도핑 영역(141, 143), 및 상기 P+ 드리프트 도핑 영역 내에 형성되는 높은 농도의 P+ 액티브 도핑 영역(142, 144)을 구비하는 소스 접합 및 드레인 접합을 포함하는 피모스트랜지스터(EPM)를 포함하며,
상기 엔모스트랜지스터(ENM)의 소스 및 게이트에 접지전압단이 연결되며, 상기 엔모스트랜지스터(ENM)의 드레인 및 상기 피모스트랜지스터(EPM)의 드레인이 도전적으로 연결되며, 상기 피모스트랜지스터(EPM)의 소스에 소자의 입출력 패드가 연결되는 것을 특징으로 한다.
본 실시예의 ESD 보호회로에서는, 엔모스트랜지스터로 GGNMOS(gate grounded NMOS)를 구성하여, 고전압환경에서 ESD 보호용 소자로 기능한다. 즉, 대응하는 엔모스트랜지스터의 게이트가 플로팅 되었던 개선된 종래기술의 엔모스트랜지스터에 비해 항복전압값 자체가 높아져서 고전압환경에 적합하게 된다. 또한, 상기 2개의 모스트랜지스터(ENM, EPM) 중 하나의 게이트단에는 접지전압을 인가하여 PAD단과 접지전압단 사이에 발생하는 전압에 대한 ESD 보호 트랜지스터의 민감도를 높이는 것이 바람직하다. 그런데, 도시된 구조는 엔모스트랜지스터(ENM)의 게이트에 접지전압을 인가하였으므로 피모스트랜지스터(EPM)의 게이트는 플로팅시킬 수 있으며, 이는 하기 설명과 같이 고전압 소자용으로서의 장점을 더욱 커지게 한다.
ESD 보호 회로는 접지 쪽으로 정전기를 추출하기 위하여 접지와 패드(Pad) 사이에 상기 엔모스트랜지스터를 구비하고 있는 바, 보다 좋은 ESD 특성을 위해서는 상기 ESD 보호용 엔모스트랜지스터의 드레인 영역에서 패드까지의 저항은 커지는 것이 바람직한데, 이는 다음의 이유로 인하여 ESD 특성의 향상을 기대할 수 있기 때문이다.
첫 번째로 드레인 전체에 균일한 저항을 제공하므로써, 엔모스트랜지스터가 ESD 상황에서 턴온(Turn-On) 될 때, 엔모스트랜지스터의 양 끝단이 먼저 턴온(Turn-On) 되지 않고, 트랜지스터가 균일하게 턴온(Turn-On) 되는 특성을 얻을 수 있다. 두 번째, ESD 상황에서 스냅백(Snap-Back) 모드로 들어갈 때, 두 번째 항복(2nd Breakdown) 전압을 스냅백 전압보다 높게 하기 위해서는 드레인의 저항 성분을 키워 주어야 하며, 그렇게 함으로써 여러개의 트랜지스터가 동시에 턴온(Turn-On) 되도록 할 수 있다.
본 발명에서는 ESD 엔모스트랜지스터(ENM)의 드레인 영역에 위치하는 N웰(102) 상에 피모스트랜지스터(EPM)를 형성하여 필요한 크기의 저항을 부여한다. 피모스트랜지스터(EPM)의 게이트에는 접지전압(ground)을 연결하거나, 플로팅시킬 수 있다. 상기 2가지 경우 모두 피모스트랜지스터(EPM)의 게이트 절연막에 접하여 캐 리어채널이 형성되는 것을 허용하지만, 접지전압을 가하는 경우가 보다 넓은 캐리어 채널을 형성하게 된다. 따라서, 게이트를 플로팅시키는 경우가 정상동작시 피모스트랜지스터(EPM)가 가지는 저항이 더 커지게되므로, 고전압용 환경에 보다 적합하다.
상기와 같이, 정상적인 동작시는 피모스트랜지스터(EPM)가 턴온(Turn-On)되어 피모스트랜지스터(EPM)를 통한 작은 저항을 형성하나, 피모스트랜지스터(EPM)의 소스에 매우 높은 전하량의 고전압이 가해지는 ESD 상황에서는, 턴오프(Turn-Off)되는 피모스트랜지스터(EPM)쪽은 매우 높은 저항값을 가지게 되므로, ESD 전류의 유출경로로서 피모스트랜지스터(EPM) 하단의 N웰(102)을 통한 패스(Path)가 형성된다. 따라서 ESD 상황에서는 외부에서 들어오는 전류가 N웰(102)을 통해서 지나므로, 필요한 저항을 N웰을 통해서 얻게 되는데, 이렇게 얻어진 저항값은 ESD 보호용 엔모스트랜지스터의 드레인 영역에서 패드까지의 저항를 충분히 크게 하여 엔모스트랜지스터(ENM)의 ESD 특성을 향상시킨다.
도 2 및 도 3에 도시된 피모스트랜지스터(EPM) 및 엔모스트랜지스터(ENM)는, 도 1에 도시한 종래기술의 경우와 비교했을 때, 소스 접합 및 드레인 접합이 드리프트 도핑 영역(121, 123, 141, 143) 및 액티브 도핑 영역(122, 124, 142, 144)의 이중 구조로 된 차이점이 있음을 알 수 있다. 이는 고전압용 소자의 경우 정상적인 동작시에도 패드와 접지전압단 간에 상당히 높은 전압이 인가되는 바, 정상적인 동작 전압에서 ESD용 엔모스트랜지스터(ENM)가 동작하는 것을 방지하기 위함이다. 즉, 정상적인 동작 전압이 인가되는 엔모스트랜지스터(ENM)의 소스 접합 및 게이트 접합을 드리프트 도핑 영역(121, 123)과 액티브 도핑 영역(122, 124)의 이중 정션(junction)으로 구성하여 정션 브레이크 다운 전압(junction break-down voltage)을 높여주어, 엔모스트랜지스터(ENM)가 정상적인 동작시의 고전압에서는 작동 안하고, ESD 상황의 보다 높은 고전압 스트레스가 가해질때 동작토록 하는 것이다. 보다 고전압용 ESD 소자의 특성을 살리기 위해서는 ESD용 엔모스트랜지스터(ENM) 뿐만 아니라, 피모스트랜지스터(EPM)의 소스 접합 및 게이트 접합도 상기와 같이 드리프트 도핑 영역(141, 143)과 액티브 도핑 영역(142, 144)의 이중 정션(junction)으로 구성하는 것이 바람직하다.
본 실시예에 의한 상기 ESD 보호회로는 P형 기판상에 제조되며, 입출력 신호의 스윙폭이 큰 고전압 인터페이스를 가지는 반도체 소자에 적용될 수 있다. 이 경우 상기 반도체 소자는, 외부 소자로 신호를 입출력 하기 위한 패드; 상기 패드를 통해 외부로 입출력되는 신호에 대한 소정의 처리 기능을 수행하는 내부회로; 및 ESD로부터 상기 내부회로를 보호하기 위한 상기 ESD 보호회로를 포함하게 된다.
도 4의 회로는 본 실시예의 ESD 보호회로를 간략화한 회로도이며, 상기 내부회로는 입력버퍼 및/또는 출력드라이버를 경유하여 상기 회로도 상의 패드(PAD)에 접속된다. 상기 ESD 보호회로는 ESD 상황에서 정전기로부터 상기 내부회로 및 버퍼/드라이버 회로를 보호한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 따른 ESD 보호회로를 실시함에 의해 고전압 환경에서도 양호한 ESD 특성을 가질 수 있을 뿐만 아니라, 반도체 소자 내에서 ESD 보호회로가 차지하는 면적을 절감할 수 있는 효과가 있다.

Claims (8)

  1. 반도체 소자내 형성되는 ESD 보호회로에 있어서,
    게이트 및 소스 접합에 접지전압단이 연결된 엔모스트랜지스터; 및
    게이트가 접지전압단에 연결되거나 플로팅되고, 상기 엔모스트랜지스터의 드레인 접합에 자신의 드레인 접합이 연결되고 소스 접합이 상기 소자의 입출력 패드에 접속된 피모스트랜지스터를 포함하며,
    상기 엔모스트랜지스터는 P형 기판에 형성되며, 상기 피모스트랜지스터는 상기 엔모스트랜지스터의 드레인 접합이 연결되는 N웰 상에 형성되는 ESD 보호회로.
  2. 반도체 소자내 형성되는 ESD 보호회로에 있어서,
    P형 기판;
    상기 P형 기판 내의 일부영역에 형성된 N웰;
    상기 P형 기판에 형성된 낮은 농도의 N+ 드리프트 도핑 영역, 및 상기 N+ 드리프트 도핑 영역 내에 형성되는 높은 농도의 N+ 액티브 도핑 영역을 구비하는 소스 접합 및 드레인 접합을 포함하는 엔모스트랜지스터; 및
    상기 N웰에 형성된 피모스트랜지스터를 포함하며,
    상기 엔모스트랜지스터의 소스 및 게이트에 접지전압단이 연결되며, 상기 엔모스트랜지스터의 드레인 및 상기 피모스트랜지스터의 드레인이 도전적으로 연결되 며, 상기 피모스트랜지스터의 소스에 상기 소자의 입출력 패드가 연결되는 ESD 보호회로.
  3. 제2항에 있어서, 상기 피모스트랜지스터는,
    상기 N웰에 형성된 낮은 농도의 P+ 드리프트 도핑 영역, 및 상기 P+ 드리프트 도핑 영역 내에 형성되는 높은 농도의 P+ 액티브 도핑 영역을 구비하는 소스 접합 및 드레인 접합을 포함하는
    ESD 보호회로.
  4. 제2항에 있어서,
    상기 엔모스트랜지스터의 드레인 접합의 N+ 드리프트 영역은, 상기 N웰에 접촉되도록 형성되는 ESD 보호회로.
  5. 제2항에 있어서,
    상기 피모스트랜지스터의 게이트는 플로팅된 ESD 보호회로.
  6. 제2항에 있어서,
    상기 피모스트랜지스터의 게이트는 접지전압단에 연결되는 ESD 보호회로.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 ESD 보호회로는 고전압 인터페이스를 가지는 반도체 소자 내에 형성되는 ESD 보호회로.
  8. 고전압 인터페이스를 가지며, P형 기판상에 제조되는 반도체 소자에 있어서,
    외부 소자로 신호를 입출력 하기 위한 패드;
    상기 패드를 통해 외부로 입출력되는 신호에 대한 소정의 처리 기능을 수행하는 내부회로; 및
    ESD로부터 상기 내부회로를 보호하기 위한 제1항 내지 제7항 중 어느 한 항의 ESD 보호회로
    를 포함하는 반도체 소자.
KR1020040116851A 2004-12-30 2004-12-30 고전압 소자용 ｅｓｄ 보호회로 및 이를 구비한 반도체 소자 KR100638455B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040116851A KR100638455B1 (ko) 2004-12-30 2004-12-30 고전압 소자용 ｅｓｄ 보호회로 및 이를 구비한 반도체 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040116851A KR100638455B1 (ko) 2004-12-30 2004-12-30 고전압 소자용 ｅｓｄ 보호회로 및 이를 구비한 반도체 소자

Publications (2)

Publication Number Publication Date
KR20060078152A true KR20060078152A (ko) 2006-07-05
KR100638455B1 KR100638455B1 (ko) 2006-10-24

Family

ID=37170096

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040116851A KR100638455B1 (ko) 2004-12-30 2004-12-30 고전압 소자용 ｅｓｄ 보호회로 및 이를 구비한 반도체 소자

Country Status (1)

Country Link
KR (1) KR100638455B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100976410B1 (ko) * 2008-05-28 2010-08-17 주식회사 하이닉스반도체 정전기 방전 장치
US8742784B2 (en) 2009-09-02 2014-06-03 Samsung Display Co., Ltd. Organic light emitting display device
CN112103285A (zh) * 2020-09-22 2020-12-18 成都中电熊猫显示科技有限公司 静电保护电路及显示面板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100976410B1 (ko) * 2008-05-28 2010-08-17 주식회사 하이닉스반도체 정전기 방전 장치
US8039899B2 (en) 2008-05-28 2011-10-18 Hynix Semiconductor Inc. Electrostatic discharge protection device
US8742784B2 (en) 2009-09-02 2014-06-03 Samsung Display Co., Ltd. Organic light emitting display device
CN112103285A (zh) * 2020-09-22 2020-12-18 成都中电熊猫显示科技有限公司 静电保护电路及显示面板

Also Published As

Publication number Publication date
KR100638455B1 (ko) 2006-10-24

Similar Documents

Publication Publication Date Title
US5686751A (en) Electrostatic discharge protection circuit triggered by capacitive-coupling
US6573566B2 (en) Low-voltage-triggered SOI-SCR device and associated ESD protection circuit
US6399990B1 (en) Isolated well ESD device
US5218222A (en) Output ESD protection circuit
USRE38319E1 (en) Dual-node capacitor coupled MOSFET for improving ESD performance
US6788507B2 (en) Electrostatic discharge protection circuit
US7705404B2 (en) Electrostatic discharge protection device and layout thereof
KR100642651B1 (ko) 정전기 방전용 실리콘 제어 정류기
US20070210387A1 (en) ESD protection device and method
US6204537B1 (en) ESD protection scheme
KR100369361B1 (ko) 실리사이드 정전방전보호 트랜지스터를 갖는 집적회로
US5281841A (en) ESD protection element for CMOS integrated circuit
US8009399B2 (en) ESD improvement with dynamic substrate resistance
US6392860B1 (en) Electrostatic discharge protection circuit with gate-modulated field-oxide device
US6611027B2 (en) Protection transistor with improved edge structure
EP1359620A2 (en) ESD Protection Of Noise Decoupling Capacitors
US20030043517A1 (en) Electro-static discharge protecting circuit
US7098522B2 (en) High voltage device with ESD protection
KR100638455B1 (ko) 고전압 소자용 ｅｓｄ 보호회로 및 이를 구비한 반도체 소자
US7843009B2 (en) Electrostatic discharge protection device for an integrated circuit
KR20070052912A (ko) 반도체회로용 정전기 보호소자
KR100357191B1 (ko) 메탈 커플링 커패시터를 이용한 이에스디 보호 회로
KR100591125B1 (ko) 정전기적 방전으로부터의 보호를 위한 게이트 접지 엔모스트랜지스터
EP0451904B1 (en) A semiconductor device
KR101369194B1 (ko) 반도체 집적회로의 esd 보호회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140917

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150923

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160926

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170920

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180918

Year of fee payment: 13